KR20090021418A - Isolation film and method for manufacturing the same in semiconductor device - Google Patents

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Abstract

An element isolation film of the semiconductor device and a manufacturing method thereof are provided to prevent the loss of the element isolation film in the following recess gate process by forming the nitride film at the upper part of the trench sidewall for the element isolation. A trench is created in a semiconductor substrate(21). An SOD(Spin On Dielectric) oxide film(22) is formed as the first oxide film reclaiming the trench. The first oxide film is partially etched selectively and the first groove is formed inside the first oxide film. The second oxide film reclaiming the first groove is formed. The HDP(High Density Plasma) oxide film(24) is used as the second oxide film. The second groove is formed by the wet cleaning. A nitride film(23) is reclaimed inside the second groove. An element isolation film(200) consisting of the HDP oxidation layer and the SOD oxide film and are formed.

Description

반도체 소자의 소자분리막 및 그 제조 방법{ISOLATION FILM AND METHOD FOR MANUFACTURING THE SAME IN SEMICONDUCTOR DEVICE}Isolation film for semiconductor device and manufacturing method thereof {ISOLATION FILM AND METHOD FOR MANUFACTURING THE SAME IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 트렌치형(trench type) 소자분리막 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a trench type device isolation film and a method for manufacturing the same.

최근 반도체 소자의 제조에 있어서 소자 분리 기술로 STI(Shallow Trench Isolation) 방식을 널리 사용하고 있다. STI 방식은 반도체 기판에 식각 공정으로 트렌치를 형성한 후, 이 트렌치 내부에 절연막(주로, 산화막)을 매립함으로써 소자 분리막을 형성하는 기술이다.Recently, in the manufacture of semiconductor devices, STI (Shallow Trench Isolation) method is widely used as a device isolation technology. The STI method is a technique for forming a device isolation film by forming a trench in a semiconductor substrate by an etching process and then embedding an insulating film (mainly an oxide film) in the trench.

한편, 반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)가 감소하게 되면서 문턱전압의 감소 등과 같은 단채널 효과(short channel effec)가 발생하게 되었다. 이러한 문제를 해결하기 위하여 제안된 기술 중 하나가 리세스 게이트 공정이다. 리세스 게이트 공정이란 반도체 기판의 활성 영역을 소정 깊이 식각하여 형성되는 리세스 상에 게이트를 형성하는 기술 로서, 이를 이용하면 트랜지스터의 유효 채널 길이(effective channel length)를 증가시킬 수 있다.Meanwhile, as the degree of integration of semiconductor devices increases, channel lengths of transistors decrease, resulting in short channel effects such as reduction of threshold voltage. One technique proposed to solve this problem is a recess gate process. The recess gate process is a technique of forming a gate on a recess formed by etching an active region of a semiconductor substrate to a predetermined depth, and using the recess gate process, an effective channel length of a transistor may be increased.

그러나, 이와 같은 리세스 게이트 공정에 있어서, 리세스 형성을 위한 활성 영역의 식각시 일반적으로 산화막으로 이루어진 소자 분리막이 과도하게 손실(loss)되는 현상이 발생한다(도1의 "A" 참조). 이러한 소자 분리막의 과도 손실은 소자 분리막 상의 패싱 게이트(passing gate)와 활성 영역의 리세스 게이트 사이의 간섭을 초래하고 기생 캐패시턴스를 증가시키는 등 여러가지 문제를 초래하며, 그에 따라 소자의 제조 수율 및 특성이 저하된다.However, in such a recess gate process, when the active region for forming the recess is etched, a phenomenon in which the device isolation layer, which is generally made of an oxide film, is excessively lost occurs (see "A" in FIG. 1). The transient loss of the device isolation layer causes various problems such as interference between the passing gate on the device isolation layer and the recess gate of the active region and increases the parasitic capacitance. Accordingly, the manufacturing yield and characteristics of the device may vary. Degrades.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리막 형성시 소자분리용 트렌치 측벽 상부에 질화막을 형성하고 후속 리세스 게이트 공정시 이 질화막에 의하여 소자분리막의 손실을 방지함으로써, 소자의 제조 수율 및 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 및 그 제조 방법을 제공하고자 한다.The present invention has been proposed to solve the above problems of the prior art, by forming a nitride film on the upper sidewall of the trench for forming the isolation layer and preventing the loss of the isolation layer by the nitride layer in the subsequent recess gate process, An object isolation film of a semiconductor device and a method of manufacturing the same can improve the manufacturing yield and characteristics of the device.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 소자분리막은, 반도체 기판에 형성되는 트렌치; 상기 트렌치의 바닥 및 측벽 하부에 형성되는 제1 산화막; 상기 제1 산화막에 의해 노출되는 상기 트렌치의 측벽 상부에 형성되는 질화막; 및 상기 제1 산화막과 상기 질화막이 형성된 상기 트렌치의 내부를 매립하도록 형성되는 제2 산화막을 포함한다.The device isolation film of the semiconductor device of the present invention for solving the above problems is a trench formed in the semiconductor substrate; A first oxide film formed under the trench and under the sidewalls of the trench; A nitride film formed on an upper sidewall of the trench exposed by the first oxide film; And a second oxide film formed to fill the inside of the trench in which the first oxide film and the nitride film are formed.

또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 소자분리막 제조 방법은, 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 제1 산화막을 형성하는 단계; 상기 제1 산화막을 선택적으로 부분 식각하여 상기 제1 산화막 내부에 제1 홈을 형성하는 단계; 상기 제1 홈을 매립하는 제2 산화막을 형성하되, 상기 제2 산화막으로 상기 제1 산화막에 비하여 습식 식각 속도가 작은 물질을 이용하는 단계; 결과물에 대해 습식 세정을 수행하여 상기 제2 산화막에 비하여 상 기 제1 산화막이 더 리세스되어 형성되는 제2 홈을 형성하는 단계; 및 상기 제2 홈 내부에 매립되는 질화막을 형성하는 단계를 포함한다.In addition, a device isolation film manufacturing method of a semiconductor device of the present invention for solving the above problems, forming a trench in a semiconductor substrate; Forming a first oxide film filling the trench; Selectively partially etching the first oxide layer to form a first groove in the first oxide layer; Forming a second oxide film filling the first groove, and using a material having a lower wet etching rate than the first oxide film as the second oxide film; Performing a wet cleaning on the resultant to form a second groove formed by recessing the first oxide film more than the second oxide film; And forming a nitride film embedded in the second groove.

상술한 본 발명에 의한 반도체 소자의 소자 분리막 및 그 제조 방법은, 소자분리막 형성시 소자분리용 트렌치 측벽 상부에 질화막을 형성하고 후속 리세스 게이트 공정시 이 질화막에 의하여 소자분리막의 손실을 방지함으로써, 소자의 제조 수율 및 특성을 향상시킬 수 있다.The above-described device isolation film of a semiconductor device and a method of manufacturing the same according to the present invention are formed by forming a nitride film on the sidewalls of the device isolation trench when forming the device isolation film and preventing loss of the device isolation film by the nitride film during the subsequent recess gate process. It is possible to improve the production yield and characteristics of the device.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 구조를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a device isolation film structure of a semiconductor device according to an embodiment of the present invention.

도2에 도시된 바와 같이, 반도체 기판(21)은 소자분리용 트렌치(T)를 구비하며, 이 소자분리용 트렌치(T) 내부에는 SOD(Spin On Dielectric) 산화막(22), 질화막(23) 및 HDP(High Density Plasma) 산화막(24)으로 구성되는 소자 분리막(200)이 형성된다.As shown in FIG. 2, the semiconductor substrate 21 includes a trench T for device isolation, and a spin on dielectric (SOD) oxide film 22 and a nitride film 23 inside the trench T for isolation. And an isolation layer 200 formed of an HDP (High Density Plasma) oxide film 24.

이때, SOD 산화막(22) 및 질화막(23)은 트렌치(T)의 프로파일을 따라 소정 두께로 형성되되, SOD 산화막(22)은 트렌치(T)의 바닥면 및 측벽 하부에 형성되고, 질화막(23)은 SOD 산화막(22)에 의해 노출되는 트렌치(T)의 측벽 상부에 형성된다. HDP 산화막(24)은 SOD 산화막(22) 및 질화막(23)이 형성된 트렌치(T)의 내부를 매립하도록 형성된다.In this case, the SOD oxide film 22 and the nitride film 23 are formed to have a predetermined thickness along the profile of the trench T, and the SOD oxide film 22 is formed on the bottom surface and lower sidewall of the trench T, and the nitride film 23 is formed. ) Is formed on the sidewalls of the trench T exposed by the SOD oxide film 22. The HDP oxide film 24 is formed to fill the inside of the trench T in which the SOD oxide film 22 and the nitride film 23 are formed.

이와 같은 구조의 소자분리막(200)을 형성하는 경우, 후속 리세스 형성을 위한 반도체 기판의 식각시 트렌치(T)의 측벽 상부에 형성된 질화막(23)이 베리어로 작용하여 소자분리막(200)과 활성 영역이 접하는 부분의 소자분리막(200) 손실을 방지할 수 있다. 특히, 소자분리막(200)과 활성 영역이 접하는 부분의 소자분리 영역은 패싱 게이트가 형성될 부분으로서 패싱 게이트의 영향을 최소화할 수 있다.In the case of forming the device isolation film 200 having the above structure, the nitride film 23 formed on the sidewall of the trench T acts as a barrier during the etching of the semiconductor substrate for subsequent recess formation, thereby acting as a barrier. It is possible to prevent loss of the device isolation layer 200 at a portion where the region is in contact with each other. In particular, the device isolation region of the portion where the device isolation layer 200 is in contact with the active region is a portion where the passing gate is to be formed, thereby minimizing the influence of the passing gate.

도3a 내지 도3i는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 설명하기 위한 공정 단면도이다.3A to 3I are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.

도3a에 도시된 바와 같이, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(31) 상에 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한 후, 반도체 기판(31)의 소자분리 영역이 노출되도록 패드 질화막(33) 및 패드 산화막(32)을 순차적으로 식각한다.As shown in FIG. 3A, after the pad oxide film 32 and the pad nitride film 33 are sequentially formed on the semiconductor substrate 31 having the active region and the device isolation region, the device isolation region of the semiconductor substrate 31 is formed. The pad nitride film 33 and the pad oxide film 32 are sequentially etched so as to be exposed.

이어서, 식각된 패드 질화막(33) 및 패드 산화막(32)을 식각 베리어로 반도체 기판(31)을 식각하여 반도체 기판(31)에 소자분리용 트렌치(T)를 형성한다. Subsequently, the semiconductor substrate 31 is etched using the etched pad nitride film 33 and the pad oxide film 32 as an etch barrier to form a trench T for device isolation in the semiconductor substrate 31.

이어서, 트렌치(T)가 형성된 결과물의 전체 구조 상에 트렌치(T)를 매립하는 SOD 산화막(34)을 형성한다.Subsequently, an SOD oxide film 34 filling the trench T is formed on the entire structure of the resultant in which the trench T is formed.

도3b에 도시된 바와 같이, 패드 질화막(33)이 드러날 때까지 평탄화 공정(예를 들어, CMP)를 수행한 후, SOD 산화막(34)에 대해 습식 식각을 수행하여 패드 질화막(33) 표면으로부터 소정 정도 하향된 지점(예를 들어, 패드 질화막(33)의 중간 부분)까지 SOD 산화막(34)을 리세스시킨다. 그 결과, 패드 질화막(33)의 측벽 일부가 드러나게 된다.As shown in FIG. 3B, a planarization process (for example, CMP) is performed until the pad nitride film 33 is exposed, and then wet etching is performed on the SOD oxide film 34 from the surface of the pad nitride film 33. The SOD oxide film 34 is recessed to a predetermined downward point (for example, the middle portion of the pad nitride film 33). As a result, a part of the sidewall of the pad nitride film 33 is exposed.

도3c에 도시된 바와 같이, 결과물의 전체 구조 상에 포토레지스트막을 증착한 후 이에 대해 스페이서 식각(spacer etch)을 수행하여 드러난 패드 질화막(33)의 측벽 일부에 포토레지스트 스페이서(35)를 형성한다.As shown in FIG. 3C, a photoresist film is deposited on the entire structure of the resultant, followed by spacer etching, thereby forming a photoresist spacer 35 on a portion of the sidewall of the exposed pad nitride film 33. .

도3d에 도시된 바와 같이, 포토레지스트 스페이서(35)를 식각 베리어로 SOD 산화막(34)을 부분 식각하되, 트렌치(T)의 측벽 및 바닥이 드러나지 않는 정도로 SOD 산화막(34)의 식각을 수행한다. 그 결과, SOD 산화막(34)은 트렌치(T)의 측벽 및 바닥을 감싸면서 U형의 제1 홈(U1)을 갖는 형태로 형성된다.As shown in FIG. 3D, the SOD oxide layer 34 is partially etched using the photoresist spacer 35 as an etching barrier, but the SOD oxide layer 34 is etched to such an extent that sidewalls and bottoms of the trench T are not exposed. . As a result, the SOD oxide film 34 is formed to have a U-shaped first groove U1 while surrounding the sidewalls and the bottom of the trench T. As shown in FIG.

도3e에 도시된 바와 같이, 포토레지스트 스트립(photoresist strip) 공정을 통하여 포토레지스트 스페이서(35)를 제거한 후, 결과물의 전체 구조 상에 제1 홈(U1)을 매립하는 HDP 산화막(36)을 형성한다.As shown in FIG. 3E, after the photoresist spacer 35 is removed through a photoresist strip process, an HDP oxide layer 36 is formed to fill the first groove U1 in the entire structure of the resultant structure. do.

도3f에 도시된 바와 같이, 패드 질화막(33)이 드러날 때까지 평탄화 공정(예를 들어, CMP)를 수행한다. 이때, 질화막에 비하여 산화막이 무른 특성을 갖기 때문에 SOD 산화막(34) 및 HDP 산화막(36)의 표면은 패드 질화막(33)의 표면보다 소정 정도 낮게 위치하게 된다.As shown in Fig. 3F, a planarization process (for example, CMP) is performed until the pad nitride film 33 is exposed. At this time, since the oxide film is softer than the nitride film, the surfaces of the SOD oxide film 34 and the HDP oxide film 36 are positioned to a predetermined level lower than the surface of the pad nitride film 33.

도3g에 도시된 바와 같이, 인산 용액을 이용하여 패드 질화막(33)을 제거한 후, 반도체 기판(31)의 표면이 드러날 때까지 습식 세정을 수행하여 패드 산화막(32), SOD 산화막(34) 및 HDP 산화막(36)을 리세스시킨다. 이때, SOD 산화막(34)은 HDP 산화막(36)에 비하여 상대적으로 무르기 때문에 상대적으로 습식 식각 속도가 더 크고, 그에 따라 습식 세정시 SOD 산화막(34)의 리세스 정도가 HDP 산화막(36)에 비하여 더 크게 된다. 그 결과, SOD 산화막(34)과 HDP 산화막(36) 사이에 단차가 생기게 되며, 그로 인한 제2 홈(U2)이 형성된다.As shown in FIG. 3G, after the pad nitride film 33 is removed using a phosphoric acid solution, wet cleaning is performed until the surface of the semiconductor substrate 31 is exposed, thereby providing the pad oxide film 32, the SOD oxide film 34, and the like. The HDP oxide film 36 is recessed. At this time, since the SOD oxide layer 34 is relatively softer than the HDP oxide layer 36, the wet etching speed is relatively higher, and therefore, the degree of recess of the SOD oxide layer 34 when wet cleaning is higher than that of the HDP oxide layer 36. Becomes larger. As a result, a step is generated between the SOD oxide film 34 and the HDP oxide film 36, thereby forming a second groove U2.

도3h에 도시된 바와 같이, 제2 홈(U2)을 포함하는 결과물의 전면에 얇은 두께의 산화막(37)을 형성한다. 이 산화막(37)은 후속 질화막의 에치백(etch back) 공정시 발생하는 스트레스(stress)로부터 반도체 기판(31)을 보호하기 위한 버퍼(buffer)로 작용한다.As shown in FIG. 3H, an oxide film 37 having a thin thickness is formed on the entire surface of the resultant including the second groove U2. The oxide film 37 serves as a buffer for protecting the semiconductor substrate 31 from stresses generated during the subsequent etch back process of the nitride film.

이어서, 산화막(37) 상에 제2 홈(U2)을 매립하는 질화막(38)을 형성한다.Next, the nitride film 38 which fills the second groove U2 is formed on the oxide film 37.

도3i에 도시된 바와 같이, 반도체 기판(31)이 드러날 때까지 질화막(38)에 대해 에치백 공정을 수행하여 제2 홈(U2) 내부에 질화막(38)을 매립시킨다. 그 결과, SOD 산화막(34), HDP 산화막(36) 및 질화막(38)으로 구성되는 소자분리막(300)이 형성된다.As shown in FIG. 3I, the nitride film 38 is embedded in the second groove U2 by performing an etch back process on the nitride film 38 until the semiconductor substrate 31 is exposed. As a result, the device isolation film 300 composed of the SOD oxide film 34, the HDP oxide film 36, and the nitride film 38 is formed.

이어서, 본 명세서에서는 도시되지 않았으나, 후속 공정으로 반도체 기판(31)의 활성 영역을 식각하여 리세스를 형성한다. 이때, 질화막(38)이 리세스 형성을 위한 반도체 기판(31)의 식각시 소자분리막(300)의 손실을 방지하는 베리어로 작용한다. 특히, 질화막(38)은 패싱 게이트가 형성될 부분에 위치하기 때문에 패싱 게이트의 영향을 최소화할 수 있다.Subsequently, although not shown in the present specification, a recess is formed by etching the active region of the semiconductor substrate 31 in a subsequent process. In this case, the nitride film 38 acts as a barrier to prevent the loss of the device isolation film 300 during the etching of the semiconductor substrate 31 for forming the recess. In particular, since the nitride film 38 is located at a portion where the passing gate is to be formed, the influence of the passing gate can be minimized.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1은 종래 기술에 따른 리세스 게이트 공정시 소자 분리막이 손실되는 현상을 나타내는 도면.1 is a view illustrating a phenomenon in which a device isolation layer is lost during a recess gate process according to the related art.

도2는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 구조를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a device isolation film structure of a semiconductor device in accordance with an embodiment of the present invention.

도3a 내지 도3i는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 설명하기 위한 공정 단면도.3A to 3I are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : SOD 산화막21 semiconductor substrate 22 SOD oxide film

23 : 질화막 24 : HDP 산화막23 nitride film 24 HDP oxide film

200 : 소자 분리막 T : 소자분리용 트렌치200: device isolation layer T: trench for device isolation

Claims (13)

반도체 기판에 형성되는 트렌치; Trenches formed in the semiconductor substrate; 상기 트렌치의 바닥 및 측벽 하부에 형성되는 제1 산화막;A first oxide film formed under the trench and under the sidewalls of the trench; 상기 제1 산화막에 의해 노출되는 상기 트렌치의 측벽 상부에 형성되는 질화막; 및A nitride film formed on an upper sidewall of the trench exposed by the first oxide film; And 상기 제1 산화막과 상기 질화막이 형성된 상기 트렌치의 내부를 매립하도록 형성되는 제2 산화막A second oxide film formed to fill the inside of the trench in which the first oxide film and the nitride film are formed 을 포함하는 반도체 소자의 소자분리막.Device isolation film of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 산화막은 SOD 산화막이고,The first oxide film is an SOD oxide film, 상기 제2 산화막은 HDP 산화막인The second oxide film is an HDP oxide film 반도체 소자의 소자분리막.Device isolation film of a semiconductor device. 반도체 기판에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치를 매립하는 제1 산화막을 형성하는 단계;Forming a first oxide film filling the trench; 상기 제1 산화막을 선택적으로 부분 식각하여 상기 제1 산화막 내부에 제1 홈을 형성하는 단계;Selectively partially etching the first oxide layer to form a first groove in the first oxide layer; 상기 제1 홈을 매립하는 제2 산화막을 형성하되, 상기 제2 산화막으로 상기 제1 산화막에 비하여 습식 식각 속도가 작은 물질을 이용하는 단계;Forming a second oxide film filling the first groove, and using a material having a lower wet etching rate than the first oxide film as the second oxide film; 결과물에 대해 습식 세정을 수행하여 상기 제2 산화막에 비하여 상기 제1 산화막이 더 리세스되어 형성되는 제2 홈을 형성하는 단계; 및Performing a wet cleaning on the resultant to form a second groove formed by recessing the first oxide film more than the second oxide film; And 상기 제2 홈 내부에 매립되는 질화막을 형성하는 단계Forming a nitride film embedded in the second groove 를 포함하는 반도체 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a semiconductor device comprising a. 제3항에 있어서,The method of claim 3, 상기 트렌치 형성 단계는,The trench forming step, 상기 반도체 기판상에 패드 절연막을 형성하는 단계;Forming a pad insulating film on the semiconductor substrate; 상기 패드 절연막을 선택적으로 식각하여 상기 반도체 기판의 소자분리 영역을 노출시키는 패드 절연막 패턴을 형성하는 단계; 및Selectively etching the pad insulating layer to form a pad insulating layer pattern exposing the device isolation region of the semiconductor substrate; And 상기 패드 절연막 패턴을 식각 베리어로 상기 반도체 기판을 식각하는 단계를 포함하는Etching the semiconductor substrate using the pad insulating layer pattern as an etching barrier; 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제4항에 있어서,The method of claim 4, wherein 상기 패드 절연막은 패드 산화막 및 패드 질화막이 적층된 구조를 갖는The pad insulating film has a structure in which a pad oxide film and a pad nitride film are stacked. 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제4항에 있어서,The method of claim 4, wherein 상기 제1 산화막 형성 단계는,The first oxide film forming step, 상기 트렌치를 포함하는 결과물의 전체 구조 상에 상기 제1 산화막을 증착하는 단계; 및Depositing the first oxide film over the entire structure of the resulting product including the trench; And 상기 패드 절연막 패턴의 측벽 일부가 드러나도록 상기 패드 절연막 패턴으로부터 소정 정도 하향된 지점까지 상기 제1 산화막을 리세스하는 단계를 포함하는Recessing the first oxide film to a point downward from the pad insulating film pattern to expose a portion of the sidewall of the pad insulating film pattern. 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 제1 홈 형성 단계는,The first groove forming step, 상기 드러난 패드 절연막 패턴의 측벽 일부에 스페이서를 형성하는 단계; Forming a spacer on a portion of sidewalls of the exposed pad insulating layer pattern; 상기 스페이서를 식각 베리어로 상기 제1 산화막을 식각하되, 상기 트렌치의 측벽 및 바닥이 드러나지 않도록 부분 식각하는 단계; 및Etching the first oxide layer using the spacers as an etch barrier, but partially etching the sidewalls and bottoms of the trenches so as not to be exposed; And 상기 스페이서를 제거하는 단계를 포함하는Removing the spacers 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제7항에 있어서,The method of claim 7, wherein 상기 스페이서는 포토레지스트로 이루어지는 The spacer is made of photoresist 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 스페이서 제거 단계는, The spacer removing step, 포토레지스트 스트립 공정으로 수행되는Performed by a photoresist strip process 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 제2 홈 형성 단계는,The second groove forming step, 상기 반도체 기판이 드러날 때까지 상기 습식 세정에 의하여 수행되는By the wet cleaning until the semiconductor substrate is exposed 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제10항에 있어서,The method of claim 10, 상기 제2 홈 형성 단계 후에,After the second groove forming step, 상기 제2 홈을 포함하는 결과물의 전면에 제3 산화막을 형성하는 단계Forming a third oxide film on the entire surface of the resultant including the second groove; 를 더 포함하는 반도체 소자의 소자분리막 제조 방법.Device isolation film manufacturing method of a semiconductor device further comprising. 제11항에 있어서,The method of claim 11, 상기 질화막 형성 단계는,The nitride film forming step, 상기 제3 산화막 상에 상기 질화막을 증착하는 단계; 및Depositing the nitride film on the third oxide film; And 상기 반도체 기판이 드러날 때까지 상기 질화막을 에치백하는 단계를 포함하는Etching back the nitride film until the semiconductor substrate is exposed; 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device. 제3항에 있어서,The method of claim 3, 상기 제1 산화막은 SOD 산화막이고,The first oxide film is an SOD oxide film, 상기 제2 산화막은 HDP 산화막인The second oxide film is an HDP oxide film 반도체 소자의 소자분리막 제조 방법.A device isolation film manufacturing method for a semiconductor device.
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