KR20090079559A - 반도체 소자의 금속 배선 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 및 그의 형성 방법에 관한 것으로, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막에 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴을 포함하는 상기 절연막 상에 금속 장벽막을 형성하는 단계와, 상기 금속 장벽막 상에 금속 배선용 물질과 상기 금속 장벽막 사이의 전위차를 감소시키는 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 금속 배선용 물질막을 형성하는 단계 및 상기 금속 배선용 물질막에 대해 평탄화 공정을 실시하여 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하기 때문에, 구리 배선을 형성하기 위한 화학 기계적 연마 공정 중에 금속 장벽막과 구리막에 갈바닉 부식이 발생하는 것을 방지할 수 있다.
금속 배선, 구리 배선, 금속 장벽막, 갈바닉 부식

Description

반도체 소자의 금속 배선 및 그의 형성 방법{A metal line of semiconductor devices and method of forming the same}
본 발명은 반도체 소자의 금속 배선 및 그의 형성 방법에 관한 것으로, 특히 구리를 이용한 반도체 소자의 금속 배선 및 그의 형성 방법에 관한 것이다.
반도체 소자의 금속 배선은 반도체 소자에 형성된 여러 요소들을 전기적으로 연결시켜주는 상호 연결선으로써 형성되며, 반도체 소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 형성하는 것이 점차 중요한 이슈가 되고 있다.
금속 배선 형성 물질로써 알루미늄(Al)은 매립 특성이 우수하지 못함에도 불구하고 비저항이 2.7μΩcm 정도로 낮고 금속 배선을 형성하는 공정이 비교적 용이하기 때문에 금속 배선 물질로서 널리 사용되어 왔다. 그러나, 반도체 소자의 디자인 룰(design rule)이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리 기상 증착(Physical Vapor Deposition, PVD) 방식으로 형성되는 알루미늄으로는 미세한 금속 배선을 형성하는 것이 어려워지고 있다.
이러한 알루미늄 금속 배선의 한계를 고려하여 알루미늄에 비해 매립 특성이 우수한 구리를 금속 배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다. 통상적으로 구리를 사용하여 금속 배선을 형성할 때 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 사용하고 있다.
그런데, 구리는 식각 특성이 불량한 단점이 있어 일반적인 금속 배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속 배선의 형성시 금속 배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토 레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 구리의 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다.
통상적인 다마신 금속배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속 장벽막과 금속 배선용 물질막으로써 구리막을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 트렌치 절연막 상부에 있는 금속 장벽막 및 구리막을 제거한다. 이로써, 각각의 트렌치에 금속 장벽막 및 구리막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다.
그런데 화학 기계적 연마 공정 중에 트렌치 절연막 상의 구리막이 거의 제거되는 시점에서 금속 장벽막과 구리막이 슬러리(slurry)에 동시에 접하게 된다. 이 경우 금속 장벽막과 구리막 사이의 큰 전위차로 인하여 금속 장벽막과 금속 배선에 갈바닉 부식(galvanic corrosion)이 발생하여 금속 배선의 특성을 저해할 수 있다.
본 발명은 금속 장벽막과 구리막 사이에 전위 버퍼막(potential buffer layer)로써 코발트(Co)를 포함하는 막을 형성하여 금속 장벽막과 구리막 사이에 전위차를 감소시킴으로써, 화학 기계적 평탄화 공정 중에 금속 장벽막 및 금속 배선에 갈바닉 부식이 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막에 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴을 포함하는 상기 절연막 상에 금속 장벽막을 형성하는 단계와, 상기 금속 장벽막 상에 금속 배선용 물질과 상기 금속 장벽막 사이의 전위차를 감소시키는 버퍼막을 형성하는 단계와, 상기 버퍼막 상에 금속 배선용 물질막을 형성하는 단계 및 상기 금속 배선용 물질막에 대해 평탄화 공정을 실시하여 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼막은 코발트를 포함하여 형성될 수 있다. 상기 버퍼막은 물리 기상 증착 방법, 화학 기상 증착 방법, 원자층 증착 방법 중 어느 하나로 형성될 수 있다. 상기 물리 기상 증착 방법으로 상기 버퍼막을 형성할 때에는 물리 기상 증착 소스 타켓(source target)에 코발트 농도가 0.1∼1wt% 되도록 실시할 수 있다. 상기 화학 기상 증착 방법 또는 상기 원자층 증착 방법으로 상기 버퍼막을 형성할 때에는 프리커서(precurser)로써 코발틱 아세틸라세토네이트{cobaltic acetylacetonate, Co[CH3COCH(CH3)O]3}, 코발토스 하이드로사이드{cobaltous hydroxide, Co(OH)2}, 코발트 아세테이트{cobalt acetate, Co(C2H3O2)2}, 코발토스오리에이트{cobaltous oleate, Co(C18H33O2)}중 어느 하나와 구리 시드 프리커서(copper seed precurser)를 혼합하여 형성할 수 있다. 상기 프리커서는 농도가 0.1∼1wt% 되도록 상기 구리 시드 프리커서와 혼합할 수 있다. 상기 버퍼막은 전기 도금 방법으로 형성할 수 있다. 상기 전기 도금 방법은 구리 도금액에 황산 구리와 황산 코발트를 혼합한 혼합물을 사용하여 형성할 수 있다. 상기 황산 코발트는 0.1∼1wt%의 농도로 혼합할 수 있다. 상기 금속 배선용 물질막을 형성한 뒤 상기 반도체 기판에 대해 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 열처리 공정은 400∼600℃의 온도에서 30분∼2시간 동안 실시할 수 있다.
상기 금속 장벽막은 질화 탄탈막과 탄탈막의 적층막으로 형성할 수 있다. 상기 질화 탄탈막 또는 상기 탄탈막은 20∼50Å의 두께로 형성할 수 있다. 상기 질화 탄탈막은 물리 기상 증착 방법 또는 원자층 증착 방법으로 형성할 수 있다. 상기 탄탈막은 원자층 증착 방법으로 형성할 수 있다. 상기 금속 배선용 금속막은 전기 도금 방식으로 형성할 수 있다. 상기 평탄화 공정은 연마 압력을 1.5∼2 psi로 진행하는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 실시할 수 있다. 상기 화학 기계적 연마 방법으로 실시할 때 부식 억제제를 더욱 첨가하여 실시할 수 있다. 상기 절연막은 질화막과 산화막의 적층막으로 형성할 수 있다. 상기 질화막은 100∼1000Å의 두께로 형성하고 상기 산화막은 1500∼2000Å의 두께로 형성할 수 있다.
본 발명의 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 형성되며 다마신 패턴이 형성된 절연막과, 상기 다마신 패턴을 포함하는 상기 절연막 상에 형성된 금속 장벽막과, 상기 금속 장벽막 상에 형성되며 금속 배선용 물질과 상기 금속 장벽막 사이의 전위차를 감소시키는 버퍼막 및 상기 버퍼막 상의 상기 다마신 패턴에 형성되는 금속 배선을 포함하는 것을 특징으로 한다.
상기 버퍼막은 코발트를 포함할 수 있다.
본 발명에 따르면 구리 배선을 형성하기 위한 화학 기계적 연마 공정 중에 금속 장벽막과 구리막에 갈바닉 부식이 발생하는 것을 방지할 수 있다. 이에 따라 결함없이 균일하게 구리 금속 배선을 형성하는 것이 가능하여 반도체 소자의 특성과 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 게이트, 접합 영역, 콘택 플러그(도시하지 않음) 등이 형성된 반도체 기판(102)이 제공된다. 반도체 기판(102)은 플래시 메모리 소자 또는 디램 메모리 소자 등 금속 배선이 형성되는 모든 반도체 소자를 포함할 수 있다. 반도체 기판(102) 상에 제1 절연막(104)을 형성한다. 제1 절연막(104)은 반도체 기판(102)과 반도체 기판(102) 상에 형성될 금속 배선 사이를 절연하기 위하여 형성한다. 제1 절연막(104)은 질화막, 예를 들면 실리콘 질화막(Si3N4)을 100∼1000Å의 두께로 형성할 수 있다. 제1 절연막(104) 상에는 제2 절연막(106)을 형성한다. 제2 절연막(106)은 반도체 기판(102)과 반도체 기판(102) 상에 형성될 금속 배선 사이를 절연하기 위하여 형성하며, 또한 금속 배선을 형성하기 위한 단차를 제공하는 다마신 패턴을 형성하기 위하여 형성한다. 제2 절연막(106)은 산화막과 같은 절연체막을 이용하여 후속하는 평탄화 공정에서 손실되는 두께를 고려하여 1500∼2000 Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 제2 절연막(106) 상에 하드 마스크 패턴을 형성하고 제2 절연막(106)에 대해 하드 마스크 패턴을 이용한 식각 공정을 실시하여 제2 절연막(106) 중 금속 배선이 형성될 영역에 다마신 패턴을 형성한다. 다마신 패턴은 트렌치(trench) 또는 비아홀(via hole)을 포함할 수 있다. 이때, 트렌치는 측벽을 수직으로 형성하고 하부에 언더컷(undercut)이 발생하지 않도록 하여 트렌치에 금속배선용 물질막이 보이드(void)없이 형성될 수 있도록 한다.
도 1c를 참조하면, 다마신 패턴을 포함하는 제2 절연막(106) 상에 금속 장벽막(barrier metal layer; 108)을 형성한다. 금속 장벽막(108)은 다마신 패턴에 금속 배선용 물질을 형성할 때 금속 배선용 물질이 제2 절연막(106)으로 확산되는 것을 방지하는 확산 방지층으로써 역할을 한다.
금속 장벽막(108)을 형성하기 위하여, 제2 절연층(106) 상에 질화 탄탈막(108a)을 형성하고 질화 탄탈막(108a) 상에 탄탈막(108b)을 형성할 수 있다. 질화 탄탈막(108a)은 물리 기상 증착(Physical Vapor Deposition; PVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성할 수 있다. 이렇게 형성된 질화 탄탈막(108a)은 저항율(resistivity)이 220μΩ·㎝, 막 밀도(film density)는 15g/㎝3의 특성을 가지는 것이 바람직하다. 또한, 질화 탄탈막(108a)은 다마신 패턴에 금속 배선용 물질을 형성할 때 용이하게 갭필될 수 있도록 확산 방지층으로써 역할을 할 수 있는 최소한의 두께, 예를 들면 20∼50Å의 두께로 형성 하는 것이 바람직하다. 탄탈막(108b)은 원자층 증착 방식을 형성할 수 있으며 다마신 패턴에 금속 배선용 물질을 형성할 때 용이하게 갭필될 수 있도록 확산 방지층으로써 역할을 할 수 있는 최소한의 두께, 예를 들면 20∼50Å의 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 금속 장벽막(108) 상에 버퍼막(110)을 형성한다. 버퍼막(110)은 하부에 형성되는 금속 장벽막(108)과 상부에 형성되는 금속 배선용 물질 사이의 전위차를 감소시키는 역할을 한다. 이를 위하여, 버퍼막(110)은 코발트(Co) 원소나 이온을 포함하도록 형성하는 것이 바람직하다. 또한, 버퍼막(110)은 상부에 전기 도금법으로 금속 배선용 물질을 형성할 때 금속 배선 물질을 성장시키는 시드막(seed layer)의 역할도 할 수 있다.
이러한 버퍼막(110)은 물리 기상 증착 방법, 화학 기상 증착 방법, 원자층 증착 방법 중 어느 하나로 형성할 수 있다. 물리 기상 증착 방법으로 버퍼막(110)을 형성할 때에는 물리 기상 증착 소스 타켓(source target)에 코발트 농도가 0.1∼1 wt% 되도록 실시하는 것이 바람직하다. 화학 기상 증착 방법 또는 원자층 증착 방법으로 시드막(110)을 형성할 때에는 프리커서(precurser)를 구리 시드 프리커서(copper seed precurser)와 혼합하되 프리커서의 농도가 0.1∼1 wt% 가 되도록 형성할 수 있다. 이러한 프리커서(precurser)로써 코발틱 아세틸라세토네이트{cobaltic acetylacetonate, Co[CH3COCH(CH3)O]3}, 코발토스 하이드로사이드{cobaltous hydroxide, Co(OH)2}, 코발트 아세테이트{cobalt acetate, Co(C2H3O2)2}, 코발토스 오리에이트{cobaltous oleate, Co(C18H33O2)} 중 어느 하나를 사용할 수 있다.
또한 버퍼막(110)은 전기 도금 방법으로 형성할 수도 있다. 이를 위하여, 구리 도금액에 황산 구리 및 0.1∼1wt% 농도의 황산 코발트를 혼합한 혼합물을 이용하는 전기 도금 방법을 실시할 수 있다. 이때, 황산 코발트의 농도를 0.1∼1wt% 로 유지함으로써 코발트 원자로 인하여 구리의 비저항값의 증가를 5% 이하로 억제할 수 있다.
도 1e를 참조하면, 버퍼막(110)을 이용한 통상적인 전기 도금 방법을 실시하여 트렌치를 포함하는 제2 절연막(106) 상에 금속 배선용 물질막(112), 예를 들면 구리막을 형성한다. 이러한 전기 도금 방법은 황산 구미를 포함하는 전해액으로 실시할 수 있다.
금속 배선용 물질막(112)이 형성된 이후에는 반도체 기판(102)에 대해 열처리 공정을 실시하여 버퍼막(110)에 포함된 코발트 원자들을 금속 배선용 물질막(112)의 표면으로 확산되거나 버퍼막(110)에서 금속 장벽막(108)과 인접한 계면으로 확산된다. 특히, 버퍼막(110)에서 금속 장벽막(108)과 인접한 계면으로 확산된 코발트 원자들은 얇은 두께, 예를 들면 수 Å 두께의 코발트(Co)막(도시하지 않음)을 형성할 수 있다. 이러한 열처리 공정은 400∼600℃의 온도에서 30분∼2시간 동안 실시할 수 있다.
도 1f를 참조하면, 금속 배선용 물질막(112)에 대해 부식 억제제를 포함하는 슬러리(slurry)를 사용하는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 각 다마신 패턴별로 금속 장벽막(108)과 금속 배선(112a)을 격리한다. 이러한 화학 기계적 연마 공정은 구리 연마용 슬러리를 사용하면서 평탄도가 우수하도록 연마 압력을 1.5∼2 psi로 진행하는 것이 바람직하다.
이러한 화학 기계적 연마 공정 중에 금속 배선용 물질막(112)의 표면에 확산된 코발트 원자들은 금속 배선용 물질막(112)과 함께 제거된다. 그리고 버퍼막(110)에서 금속 장벽막(108)과 인접한 계면에 형성된 코발트(Co)막은 금속 장벽막(108)과 금속 배선용 물질막(112) 사이에서 전위 버퍼막(potential buffer layer) 역할을 한다. 즉, 코발트(Co)막은 금속 장벽막(108)과 코발트(Co)의 전위를 감소시킬 뿐만 아니라 코발트(Co)막과 금속 배선용 물질막(112)의 전위차도 감소시켜 결국 금속 배선용 물질막(112)과 금속 장벽막(108) 사이의 전위차를 감소시킬 수 있다. 이와 같이 버퍼막(110)으로 인하여 금속 배선용 물질막(112)과 금속 장벽막(108) 사이의 전위차는 감소될 수 있다. 이로 인하여 특성이 우수한 균일한 금속 배선(112a)을 형성할 수 있는데, 이를 아래에서 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 비교예로써 반도체 소자의 금속 배선을 형성하는 방법을 설명하는 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(202) 상에 제1 절연막(204), 제2 절연막(206)을 형성하고 제2 절연막(206)에 다마신 패턴을 형성한다. 그리고 다마신 패턴을 포함하는 제2 절연막(206) 상에 질화 탄탈막(208a)과 탄탈막(208b)을 포함하 는 금속 장벽막(208)을 형성하고 금속 장벽막(208) 상에 코발트(Co) 원소나 이온을 포함하지 않는 시드막(210)을 형성한다. 그리고 시드막(210) 상에 금속 배선용 물질막(212), 예를 들면 구리막을 형성한다.
도 2b를 참조하면, 금속 배선용 물질막(212)에 대해 구리 연마용 슬러리를 이용한 화학 기계적 연마 방법을 실시한다. 이때, 화학 기계적 연마 방법 중 금속 배선용 물질막(212)이 거의 제거되는 시점에 금속 배선용 물질막(212)과 금속 장벽막(208)이 슬러리에 함께 접촉될 수 있다.
일반적으로 갈바닉 부식(galvanic corrosion)은 전해액에서 전위차가 큰 금속들이 연결되었을 때 전류가 흐르면서 발생하고 그 전위차의 크기와 비례해서 갈바닉 부식이 발생하는 크기도 증가한다. 그런데, 화학 기계적 연마 공정에서 슬러리가 전해액에 대응하는 역할을 하며 금속 배선용 물질막(212)과 금속 장벽막(208) 사이에 전위차가 크기 때문에 금속 배선용 물질막(212)과 금속 장벽막(208) 간에 전류가 흐르게 된다. 이로 인하여 금속 배선용 물질막(212)과 금속 장벽막(208)에는 갈바닉 부식이 발생한다.
이때, 내식성이 상대적으로 큰 금속 배선용 물질막(212)은 부식이 억제되고 활성이 상대적으로 큰 금속 장벽막(208)은 부식이 촉진되어 금속 배선용 물질막(212)과 금속 장벽막(208) 표면에는 결함(도면부호 A)이 발생된다. 또한 갈바닉 부식을 억제하기 위하여 슬러리에 부식 억제제를 첨가하여 사용하고 있으나 갈바닉 부식을 완전히 해결하지는 못한다. 이러한 결함으로 인하여 정상적인 금속 배선(212a)을 형성하는 것이 불가능하여 반도체 소자의 특성과 신뢰성이 저하될 수 있다.
하지만, 본 발명은 금속 장벽막(108)과의 계면에 코발트(Co)막이 형성된 버퍼막(110)으로 인하여 금속 장벽막(108)과 금속 배선용 물질막(112) 사이에 전위차를 감소시킬 수 있다. 이로써, 화학 기계적 평탄화 방법 중에 금속 배선용 물질막(112)과 금속 장벽막(108)에 갈바닉 부식이 발생하는 것을 방지하여 결함 없이 균일한 금속 배선(122a)을 형성하는 것이 가능하다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 제1 절연막
106 : 제2 절연막 108 : 금속 장벽막
108a : 질화 탄탈막 108b : 탄탈막
110 : 버퍼막 112 : 금속 배선용 물질막
112a : 금속 배선

Claims (22)

  1. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막에 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴을 포함하는 상기 절연막 상에 금속 장벽막을 형성하는 단계
    상기 금속 장벽막 상에 금속 배선용 물질과 상기 금속 장벽막 사이의 전위차를 감소시키는 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 금속 배선용 물질막을 형성하는 단계; 및
    상기 금속 배선용 물질막에 대해 평탄화 공정을 실시하여 상기 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 버퍼막은 코발트를 포함하여 형성되는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 버퍼막은 물리 기상 증착 방법, 화학 기상 증착 방법 및 원자층 증착 방법 중 어느 하나로 형성되는 반도체 소자의 금속 배선 형성 방법.
  4. 제3항에 있어서,
    상기 물리 기상 증착 방법으로 상기 버퍼막을 형성할 때에는 물리 기상 증착 소스 타켓(source target)에 코발트 농도가 0.1∼1wt% 되도록 실시하는 반도체 소자의 금속 배선 형성 방법.
  5. 제3항에 있어서,
    상기 화학 기상 증착 방법 또는 상기 원자층 증착 방법으로 상기 버퍼막을 형성할 때에는 프리커서(precurser)로써 코발틱 아세틸라세토네이트{cobaltic acetylacetonate, Co[CH3COCH(CH3)O]3}, 코발토스 하이드로사이드{cobaltous hydroxide, Co(OH)2}, 코발트 아세테이트{cobalt acetate, Co(C2H3O2)2} 및 코발토스오리에이트{cobaltous oleate, Co(C18H33O2)}중 어느 하나와 구리 시드 프리커서(copper seed precurser)를 혼합하여 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제5항에 있어서,
    상기 프리커서는 농도가 0.1∼1wt% 되도록 상기 구리 시드 프리커서와 혼합하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에 있어서,
    상기 버퍼막은 전기 도금 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  8. 제7항에 있어서,
    상기 전기 도금 방법은 구리 도금액에 황산 구리와 황산 코발트를 혼합한 혼합물을 사용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
  9. 제8항에 있어서,
    상기 황산 코발트는 0.1∼1wt%의 농도로 혼합하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에 있어서,
    상기 금속 배선용 물질막을 형성한 뒤 상기 반도체 기판에 대해 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제10항에 있어서,
    상기 열처리 공정은 400∼600℃의 온도에서 30분∼2시간 동안 실시하는 반도체 소자의 금속 배선 형성 방법.
  12. 제1항에 있어서,
    상기 금속 장벽막은 질화 탄탈막과 탄탈막의 적층막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  13. 제12항에 있어서,
    상기 질화 탄탈막 또는 상기 탄탈막은 20∼50Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  14. 제12항에 있어서,
    상기 질화 탄탈막은 물리 기상 증착 방법 또는 원자층 증착 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  15. 제12항에 있어서,
    상기 탄탈막은 원자층 증착 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  16. 제1항에 있어서,
    상기 금속 배선 물질막은 전기 도금 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  17. 제1항에 있어서,
    상기 평탄화 공정은 연마 압력을 1.5∼2 psi로 진행하는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 실시하는 반도체 소자의 금속 배선 형성 방법.
  18. 제17항에 있어서,
    상기 화학 기계적 연마 방법으로 실시할 때 부식 억제제를 더욱 첨가하여 실시하는 반도체 소자의 금속 배선 형성 방법.
  19. 제1항에 있어서,
    상기 절연막은 질화막과 산화막의 적층막으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  20. 제19항에 있어서,
    상기 질화막은 100∼1000Å의 두께로 형성하고 상기 산화막은 1500∼2000Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  21. 반도체 기판상에 형성되며 다마신 패턴이 형성된 절연막;
    상기 다마신 패턴을 포함하는 상기 절연막 상에 형성된 금속 장벽막;
    상기 금속 장벽막 상에 형성되며 금속 배선용 물질과 상기 금속 장벽막 사이의 전위차를 감소시키는 버퍼막; 및
    상기 버퍼막 상의 상기 다마신 패턴에 형성되는 금속 배선을 포함하는 반도체 소자의 금속 배선.
  22. 제21항에 있어서,
    상기 버퍼막은 코발트를 포함하는 반도체 소자의 금속 배선.
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