KR20090072922A - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 제1 기판에 형성된 배선과 리드아웃회로(Readout Circuitry); 제1 도전형 전도층과 제2 도전형 전도층을 포함하여 상기 배선과 전기적으로 연결된 이미지감지부(Image Sensing Device); 및 상기 이미지감지부의 픽셀경계에 형성된 제2 도전형 계면층;을 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드, 리드아웃 회로

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
이미지센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD)와 씨모스(CMOS) 이미지센서(Image Sensor)(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
한편, 종래기술에 의하면 웨이퍼 대 웨이퍼 본딩 후에 포토다이오드의 픽셀간 소자분리 등을 위해 식각공정이 진행되는데 이때 포토다이오드의 계면은 대미지를 받게 되고 이에 따라 댕글링본드(Dangling Bond) 등이 발생하여 암전류의 소스로 작용하게 된다.
또한, 종래기술에 의하면 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다. 또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예는 필팩터(fill factor)를 높이면서 포토다이오드 계면의 댕글링본드(Dangling Bond) 등 대미지(damage)를 제거할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다. 또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 제1 기판에 형성된 배선과 리드아웃회로(Readout Circuitry); 제1 도전형 전도층과 제2 도전형 전도층을 포함하여 상기 배선과 전기적으로 연결된 이미지감지부(Image Sensing Device); 및 상기 이미지감지부의 픽셀경계에 형성된 제2 도전형 계면층;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 제1 기판에 배선과 리드아웃회로를 형성하는 단계; 제1 도전형 전도층과 제2 도전형 전도층을 포함하는 이미지감지부를 형성하는 단계; 및 상기 배선과 상기 이미지감지부를 전기적으로 연결하는 단계; 상기 이미지감지부의 픽셀경계에 제2 도전형 계면층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 계면에 P형 계면층을 형성하여 포토다이오드 계면의 댕글링본드(Dangling Bond) 등과 결합하게 함으로써 대미지(damage)를 제거하여 암전류(Dark Current)를 줄일 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스 이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지센서에 적용이 가능하다.
(제1 실시예)
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
제1 실시예에 따른 이미지센서는 제1 기판(100)에 형성된 배선(150)과 리드아웃회로(Readout Circuitry)(120); 제1 도전형 전도층(214)과 제2 도전형 전도층(216)을 포함하여 상기 배선(150)과 전기적으로 연결된 이미지감지부(Image Sensing Device)(210); 및 상기 이미지감지부(210)의 픽셀경계에 형성된 제2 도전형 계면층(220);을 포함할 수 있다.
상기 이미지감지부(210)는 포토다이오드(210)일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다. 한편, 실시예는 포토다이오드(210)가 결정형 반도체층에 형성된 예를 들고 있으나 이에 한정되는 것이 아니며 비정질 반도체층에 형성된 것을 포함한다.
도 1의 도면 부호 중 미설명 도면 부호는 이하 제조방법에서 설명하기로 한다.
이하, 도 2 내지 도 9를 참조하여 제1 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 2a는 배선(150)과 리드아웃회로를 포함하는 제1 기판(100)의 개략도이며, 도 2b는 배선(150)과 리드아웃회로(120)를 포함하는 제1 기판(100)의 상세도이다. 이하, 도 2b를 이용하여 설명한다.
우선, 도 2b와 같이 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함 하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다.
상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도 를 높일 수 있다.
즉, 실시예는 도 2b와 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오미컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 예로 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 3과 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 제1 실시예는 상기 포토다이오드(210)가 결정형 반도체층(crystalline semiconductor layer)에 형성된 예이다. 이로써, 제1 실시예에 의하면 이미지감지부가 리드아웃 회로의 상측에 위치하는 3차원 이미지센서를 채용하여 필팩터를 높이면서, 이미지감지부를 결정형 반도체층 내에 형성함으로써 이미지감지부 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(210a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(210a)의 경계에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다. 상기 수소이온의 주입은 포토다이오드(210) 형성을 위한 이온주입 후에 진행될 수도 있다.
다음으로, 도 4와 같이 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다.
이후, 상기 제2 도전형 전도층(216) 상에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다.
이후, 제1 실시예는 상기 제1 도전형 전도층(214) 상에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 1 도전형 전도층(214)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.
그 다음으로, 도 5와 같이 상기 포토다이오드(210)와 상기 배선(150)이 대응하도록 상기 제1 기판(100)과 상기 제2 기판(200)을 본딩(bonding)한다. 이때, 상기 제1 기판(100)과 제2 기판(200)을 본딩하기 전에 플라즈마에 의한 액티베이션에 의해 본딩되는 면의 표면에너지를 높임으로써 본딩을 진행할 수 있다. 한편, 본딩력을 향상시키기 위해 본딩계면에 절연층, 금속층 등을 개재하여 본딩을 진행할 수 있다.
이후, 도 6과 같이 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(미도시)으로 변하게 할 수 있다.
다음으로, 도 7과 같이 수소기체층을 기준으로 포토다이오드(210)을 남기고 제2 기판(200)의 일부를 블레이드 등을 이용하여 제거하여 포토다이오드(210)가 노 출되도록 할 수 있다.
다음으로, 도 8과 같이, 상기 포토다이오드(210)를 픽셀별로 분리하는 식각을 진행할 수 있다.
다음으로, 도 9와 같이 실시예에서는 상기 포토다이오드(210) 픽셀경계에 제2 도전형 계면층(220)을 형성할 수 있다.
상기 제2 도전형 계면층(220)은 P형 계면층일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 도전형 계면층(220)은 3족 원소를 도핑원소를 포함한 계면층 일 수 있다. 예를 들어, 상기 제2 도전형 계면층(220)은 BSG 계면층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 계면층(220)은 약 500Å~약 5000Å의 BSG 계면층으로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 제2 도전형 계면층(220)은 도 9와 같이 상기 포토다이오드(210)의 측면과 상면에 형성될 수 있다.
또는, 다른 실시예로 상기 제2 도전형 계면층(220)은 상기 포토다이오드(210)의 측면에 형성될 수 있다.
실시예에 따른 이미지센서에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 계면에 P형 계면층을 형성하여 포토다이오드 계면의 댕글링본드(Dangling Bond) 등과 결합하게 함으로써 대미지(damage)를 제거하여 암전류(Dark Current)를 줄일 수 있다.
구체적인 예를 들면, 보론(Boron)을 함유한 실리케이트 글라스(Silicate Glass)인 BSG를 포토다이오드의 픽셀별 분리 식각공정 후에 포토다이오드 상에 형성함으로써, 포토다이오드 식각 시 대미지(Damage)를 받은 실리콘 계면의 댕글링본드(Dangling Bond)를 보론(Boron)(P+ 불순물)으로 확산(diffusion)시켜 계면을 P+화 하여 대미지(damage)를 제거하여 암전류(Dark Current)를 줄일 수 있다.
이후, 상부전극(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.
(제2 실시예)
도 10은 제2 실시예에 따른 이미지센서의 단면도이다.
제2 실시예에 따른 이미지센서는 제1 기판(100)에 형성된 배선(150)과 리드아웃회로(Readout Circuitry)(120); 제1 도전형 전도층(214)과 제2 도전형 전도층(216)을 포함하여 상기 배선(150)과 전기적으로 연결된 이미지감지부(Image Sensing Device)(210); 및 상기 이미지감지부(210)의 픽셀경계에 형성된 제2 도전형 계면층(220);을 포함할 수 있다. 상기 이미지감지부(210)는 포토다이오드(210)일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다. 제2 실시예는 상기 제1 기판(100)에 형성된 전기접합영역(140)을 포함할 수 있다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 제2 실시예는 픽팰터를 높이면서 포토다이오드 계면에 P형 계면층을 형성하여 포토다이오드 계면의 댕글링본드(Dangling Bond) 등과 결합하게 함으로써 대미지(damage)를 제거하여 암전류(Dark Current)를 줄일 수 있다.
또한, 제2 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간 에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 Leakage Source가 될 수 있다.
따라서, 제2 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 9는 제1 실시예에 따른 이미지센서의 제조방법의 공정단면도.
도 10은 제2 실시예에 따른 이미지센서의 단면도.

Claims (18)

  1. 제1 기판에 형성된 배선과 리드아웃회로(Readout Circuitry);
    제1 도전형 전도층과 제2 도전형 전도층을 포함하여 상기 배선과 전기적으로 연결된 이미지감지부(Image Sensing Device); 및
    상기 이미지감지부의 픽셀경계에 형성된 제2 도전형 계면층;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 제2 도전형 계면층은
    상기 이미지감지부의 측면과 상면에 형성된 것을 특징으로 하는 이미지센서.
  3. 제1 항에 있어서,
    상기 제2 도전형 계면층은
    상기 이미지감지부의 측면에 형성된 것을 특징으로 하는 이미지센서.
  4. 제1 항에 있어서,
    상기 제2 도전형 계면층은
    BSG 계면층인 것을 특징으로 하는 이미지센서.
  5. 제1 항에 있어서,
    상기 리드아웃회로는 상기 제1 기판에 형성된 전기접합영역을 포함하며,
    상기 전기접합영역은
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
  6. 제5 항에 있어서,
    상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  7. 제5 항에 있어서,
    상기 전기접합영역은
    PNP 졍션(junction)인 것을 특징으로 하는 이미지센서.
  8. 제1 항에 있어서,
    상기 리드아웃회로는
    트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  9. 제8 항에 있어서,
    상기 트랜지스터는 트랜스퍼 트랜지스터이며,
    상기 트랜지스터 소스의 이온주입농도가 플로팅디퓨젼 영역의 이온주입농도 보다 낮은 것을 특징으로 하는 이미지센서.
  10. 제5 항에 있어서,
    상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  11. 제1 기판에 배선과 리드아웃회로를 형성하는 단계;
    제1 도전형 전도층과 제2 도전형 전도층을 포함하는 이미지감지부를 형성하는 단계;
    상기 배선과 상기 이미지감지부를 전기적으로 연결하는 단계; 및
    상기 이미지감지부의 픽셀경계에 제2 도전형 계면층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  12. 제11 항에 있어서,
    상기 제2 도전형 계면층을 형성하는 단계는
    상기 이미지감지부의 측면과 상면에 제2 도전형 계면층을 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제11 항에 있어서,
    상기 제2 도전형 계면층을 형성하는 단계는
    상기 이미지감지부의 측면에 제2 도전형 계면층을 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  14. 제11 항에 있어서,
    상기 제1 기판에 리드아웃회로를 형성하는 단계는 상기 제1 기판에 전기접합영역을 형성하는 단계를 포함하고,
    상기 제1 기판에 전기접합영역을 형성하는 단계는,
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  15. 제14 항에 있어서,
    상기 전기접합영역 상부에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  16. 제15 항에 있어서,
    상기 제1 도전형 연결영역을 형성하는 단계는,
    상기 배선에 대한 컨택에치 후에 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
  17. 제14 항에 있어서,
    상기 전기접합영역 일측에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  18. 제17 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 제1 기판의 소자분리영역과 접하여 상기 전기접합영역과 연결되도록 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
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