JPS6199371A - 固体撮像素子の製造方法 - Google Patents
固体撮像素子の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
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- H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体基板上に走査回路および光導電膜を積
層化した固体撮像素子の製造方法に関するものである。
層化した固体撮像素子の製造方法に関するものである。
従来技術と問題点
この種積層型の固体撮像素子においては、光感度を高め
るために、非晶質シリコンによる光導電膜をＭＯＳ型、
ＣＣＯ型あるいはＢａＯ型の走査回路基板上に積層さ
せている。この場合、８１層される非晶質シリコンのう
ち、走査回路基板上の電極端やコンタクトホール部など
の段差部にボイドやクラックなどの欠陥が発生しやすい
、これら欠陥が光導電層の画素間分離後に残っていると
、その欠陥部分が選択的に、はやくエツチングされたり
、残存欠陥部分にリーク電流が流れて特性を著しく劣化
させる原因となる。
るために、非晶質シリコンによる光導電膜をＭＯＳ型、
ＣＣＯ型あるいはＢａＯ型の走査回路基板上に積層さ
せている。この場合、８１層される非晶質シリコンのう
ち、走査回路基板上の電極端やコンタクトホール部など
の段差部にボイドやクラックなどの欠陥が発生しやすい
、これら欠陥が光導電層の画素間分離後に残っていると
、その欠陥部分が選択的に、はやくエツチングされたり
、残存欠陥部分にリーク電流が流れて特性を著しく劣化
させる原因となる。
さらにまた、非晶質シリコンを利用した固体撮像素子に
おいては、平面方向の抵抗が他の材料に比べて若干低い
ため、解像度が大きく劣化し、混色も大きい、この欠点
を除去すべく非晶質シリコン膜を高抵抗化した場合、キ
ャリア移動度が低１ 下したり、トラップ密度の
増加に伴なう残像の増加などの欠点があった。
おいては、平面方向の抵抗が他の材料に比べて若干低い
ため、解像度が大きく劣化し、混色も大きい、この欠点
を除去すべく非晶質シリコン膜を高抵抗化した場合、キ
ャリア移動度が低１ 下したり、トラップ密度の
増加に伴なう残像の増加などの欠点があった。
発明の目的
そこで、本発明の目的は、上述した解像度の劣化や混色
の発生という欠点を除去するために、非晶質シリコン膜
を画素毎に分離させると共に、その際にクラックやボイ
ドなどの欠陥が発生しないように適切に処理工程を進め
、しかも工程の簡略化を図った固体撮像素子の製造方法
を提供することにある。
の発生という欠点を除去するために、非晶質シリコン膜
を画素毎に分離させると共に、その際にクラックやボイ
ドなどの欠陥が発生しないように適切に処理工程を進め
、しかも工程の簡略化を図った固体撮像素子の製造方法
を提供することにある。
発明の構成
かかる°目的を達成するために、本発明では、複数の画
素の走査回路を設けた半導体基板上に光導電膜および透
明電極層をこの順序で配置し、前゛記半導体基板上の複
数の電極と前記透明電極層とにより前記複数の画素を区
画するようにした固体撮像素子を製造するにあたり、前
記複数の電極を構成するための電極層を前記半導体基板
上を覆って形成する工程と、前記電極層のうち前記複数
の画素の画素間領域に対応する部分を電気的に絶縁状態
にする工程と、その画素間領域に対応して電 ）
気的に絶縁状態にされた電極層の上を覆って前記光導電
膜を形成する工程とを具えたことを特徴とする。
素の走査回路を設けた半導体基板上に光導電膜および透
明電極層をこの順序で配置し、前゛記半導体基板上の複
数の電極と前記透明電極層とにより前記複数の画素を区
画するようにした固体撮像素子を製造するにあたり、前
記複数の電極を構成するための電極層を前記半導体基板
上を覆って形成する工程と、前記電極層のうち前記複数
の画素の画素間領域に対応する部分を電気的に絶縁状態
にする工程と、その画素間領域に対応して電 ）
気的に絶縁状態にされた電極層の上を覆って前記光導電
膜を形成する工程とを具えたことを特徴とする。
発明の実施例
以下に、図面を参照して１本発明の詳細な説明する。
第１図（Ａ）〜（０）は本発明固体撮像素子の製造方法
の順次の工程の一例を示し、ここで、１００は走査回路
基板、２００は光導電膜部分を示す、走査回路基板１０
０は公知のいかなる形態であってもよく、例えば、ＭＯ
Ｓ型素子、ＣＣＵあるいはＢＢｒＪで構成できる。以下
では、その−例として、 ＭＯＳ型素子により走査回路
基板１００を構成して示す。
の順次の工程の一例を示し、ここで、１００は走査回路
基板、２００は光導電膜部分を示す、走査回路基板１０
０は公知のいかなる形態であってもよく、例えば、ＭＯ
Ｓ型素子、ＣＣＵあるいはＢＢｒＪで構成できる。以下
では、その−例として、 ＭＯＳ型素子により走査回路
基板１００を構成して示す。
すなわち、走査回路基板１００は、ソース１、ドレイン
２およびゲート３から成るＭＯＳ電界効果トランジスタ
を有し、各ＭＯ５電界効果トランジスタ間を５ｉ０２絶
縁層４で分離する。ゲート３はＰＳＧ （リンシリケー
トガラス）あるいは５ｉ０２による絶縁層５に埋め込ま
れている。６はソースｌに接続された電極であり、この
電極６をＰＳＧ、 ５ｉ０２Ｓｉ３Ｎ４あるいはポリイ
ミド等の宥機物による絶縁層７により覆って、その上に
、ソース１に接続され、後述する工程を経てから１画素
を区画する電ａ層８を一様に配置する。電極層８として
は人文−５ｉ、Ａ文−５ｉ−ＣｕまたはＭｏなどの遷移
金属を用いることができる。
２およびゲート３から成るＭＯＳ電界効果トランジスタ
を有し、各ＭＯ５電界効果トランジスタ間を５ｉ０２絶
縁層４で分離する。ゲート３はＰＳＧ （リンシリケー
トガラス）あるいは５ｉ０２による絶縁層５に埋め込ま
れている。６はソースｌに接続された電極であり、この
電極６をＰＳＧ、 ５ｉ０２Ｓｉ３Ｎ４あるいはポリイ
ミド等の宥機物による絶縁層７により覆って、その上に
、ソース１に接続され、後述する工程を経てから１画素
を区画する電ａ層８を一様に配置する。電極層８として
は人文−５ｉ、Ａ文−５ｉ−ＣｕまたはＭｏなどの遷移
金属を用いることができる。
本発明では、第１図（Ａ）に示すように、電極層８を例
えばＡ文−Ｓｉを下地電極として、その上に画素間領域
に対応するレジストパターン２０を形成する。ついで、
そのレジストパターン２０の上方から、Ｏ＋、０２＋、
Ｎ十などのイオン注入あるいは０２ ＋ Ｎ ２プラ
ズマなどの活性プラズマ処理により下地電極８に酸素あ
るいは窒素原子を導入し、さらに４００〜５００℃で７
ニールすることによって、かかる電極層８のうち、絶縁
性画素間領域２１を選択的にＡＪ１２０３やＡＭ−Ｎ化
合物にして。
えばＡ文−Ｓｉを下地電極として、その上に画素間領域
に対応するレジストパターン２０を形成する。ついで、
そのレジストパターン２０の上方から、Ｏ＋、０２＋、
Ｎ十などのイオン注入あるいは０２ ＋ Ｎ ２プラ
ズマなどの活性プラズマ処理により下地電極８に酸素あ
るいは窒素原子を導入し、さらに４００〜５００℃で７
ニールすることによって、かかる電極層８のうち、絶縁
性画素間領域２１を選択的にＡＪ１２０３やＡＭ−Ｎ化
合物にして。
電気的絶縁状態にする。
これにより１本発明では、従来のように電極層８を空間
的に除去して分離せず、電極層８自体は平担なまま、そ
の導電性のみを変化させて絶縁性画素間領域２１を形成
するので、欠陥の原因となる電極端のステップは形成さ
れない。
的に除去して分離せず、電極層８自体は平担なまま、そ
の導電性のみを変化させて絶縁性画素間領域２１を形成
するので、欠陥の原因となる電極端のステップは形成さ
れない。
ついで、第１図（Ｂ）に示すように、光導電膜部分２０
０を、導電状態で区画化されたパターンとして形成され
た下地電極８の上に形成する。すなわち、絶縁性部分２
１によって導電的にパターン化された下地電極８の上に
まずノンドープのままのｎ形弁晶質シリコン膜またはポ
ロンを禄加した高抵抗のｉ形の非晶質シリコン膜９を配
置し、このｎ形（ｉ形）非晶質シリコン膜９の上に不純
物添加によるｐ＋十形非晶質シリコン膜１０配置し、さ
らにこのＰ＋十形非晶質シリコン膜１０上にＩＴＯなど
の第１の透明電極層１１を配置する。
０を、導電状態で区画化されたパターンとして形成され
た下地電極８の上に形成する。すなわち、絶縁性部分２
１によって導電的にパターン化された下地電極８の上に
まずノンドープのままのｎ形弁晶質シリコン膜またはポ
ロンを禄加した高抵抗のｉ形の非晶質シリコン膜９を配
置し、このｎ形（ｉ形）非晶質シリコン膜９の上に不純
物添加によるｐ＋十形非晶質シリコン膜１０配置し、さ
らにこのＰ＋十形非晶質シリコン膜１０上にＩＴＯなど
の第１の透明電極層１１を配置する。
つぎに、第１図（Ｃ）に示すように、透明電極層ｌｌ上
に画素領域に対応してレジストパターン１２を付着して
からエツチングを行い、画素間の分離溝１３を形成し、
それによって光導電膜部分２００に対して画素間の分離
を行う。
に画素領域に対応してレジストパターン１２を付着して
からエツチングを行い、画素間の分離溝１３を形成し、
それによって光導電膜部分２００に対して画素間の分離
を行う。
さらに、第１図（Ｄ）に示すように、溝１３に。
溝分離のパッシベーション膜１４としてプラズマＳｉ３
Ｎ４．５ｉＣｈ 、ＰＳＧなどの無機物やポリイミドな
どの有機物をプラズマＣｖＤ法などによって付着させる
。さらに、透明電極層１１およびこのパッシベーション
膜１４を覆って全面に第２の透明電極Ｒ１５を付着し、
その透明電極層１５のうち、画素間分離領域には金属に
よる光シールド層１６を被着する。
Ｎ４．５ｉＣｈ 、ＰＳＧなどの無機物やポリイミドな
どの有機物をプラズマＣｖＤ法などによって付着させる
。さらに、透明電極層１１およびこのパッシベーション
膜１４を覆って全面に第２の透明電極Ｒ１５を付着し、
その透明電極層１５のうち、画素間分離領域には金属に
よる光シールド層１６を被着する。
このようにして形成した固体撮像素子の表面は第２図に
示すようになる。
示すようになる。
なお、上例では、光導電膜部分は、表面側から第１の透
明電極層１１．１５−ｐ＋十形非晶質シリコン膜１０−
ｎ形（ｉ形）非晶質シリコン膜９が配置された構造と
したが、下地電極８とｎ形（ｉ形）非晶質シリコン膜９
との間にｐ−形非晶質シリコン膜を配置したり、あるい
はこれらの構造のうち透明電極層を設けない構造として
もよい。
明電極層１１．１５−ｐ＋十形非晶質シリコン膜１０−
ｎ形（ｉ形）非晶質シリコン膜９が配置された構造と
したが、下地電極８とｎ形（ｉ形）非晶質シリコン膜９
との間にｐ−形非晶質シリコン膜を配置したり、あるい
はこれらの構造のうち透明電極層を設けない構造として
もよい。
なお、上例では１画素間に分離領域を設ける場合につい
て未発明を説明してきたが、本発明はこのような場合に
のみ限られず、画素間に分離領域を設けない場合にも有
効に適用できる０例えば、第３図に示すように、すなわ
ち、絶縁性部分２１に １よって導電的にパタ
ーン化された下地電極８の上にまずノンドープのままの
ｎ形弁晶質シリコン膜またはポロンを添加した高抵抗の
ｉ形の非晶質シリコン膜９を配置し、このｎ形（１形）
非晶質シリコン膜９の上に不純物雄加によるｐ十形非晶
質シリコン膜１０を配置し、さらにこのｐ＋十形非晶質
シリコン膜１０上にＩＴＯなどの透明電極層１１を配置
する。
て未発明を説明してきたが、本発明はこのような場合に
のみ限られず、画素間に分離領域を設けない場合にも有
効に適用できる０例えば、第３図に示すように、すなわ
ち、絶縁性部分２１に １よって導電的にパタ
ーン化された下地電極８の上にまずノンドープのままの
ｎ形弁晶質シリコン膜またはポロンを添加した高抵抗の
ｉ形の非晶質シリコン膜９を配置し、このｎ形（１形）
非晶質シリコン膜９の上に不純物雄加によるｐ十形非晶
質シリコン膜１０を配置し、さらにこのｐ＋十形非晶質
シリコン膜１０上にＩＴＯなどの透明電極層１１を配置
する。
この透明電極層１１の上に、画素間分離領域２１に対応
して金属による光シールド層２２を形成する。
して金属による光シールド層２２を形成する。
本例においても、下地電極８は空間的に分離されておら
ず、したがって、従来のように下地電極の端にステップ
部分が形成されている場１合に発生するボイドやクラッ
クなどの欠陥を防止できる。
ず、したがって、従来のように下地電極の端にステップ
部分が形成されている場１合に発生するボイドやクラッ
クなどの欠陥を防止できる。
発明の効果
以上から明らかなように、本発明によれば、画素間が完
全に分離されているので、解像度の劣化および混色の発
生を完全に防止でき、しかもかかる分離は、下地電極を
画素に対応して選択的に電気絶縁状態にすることにより
行うので、下地電極は常に平担であり、したがって、従
来のように下地電極の端にステップ部分が形成されてい
る場合に発生するボイドやクラッタなどの欠陥を防止で
き、しかもそのための工程は比較的簡単である。
全に分離されているので、解像度の劣化および混色の発
生を完全に防止でき、しかもかかる分離は、下地電極を
画素に対応して選択的に電気絶縁状態にすることにより
行うので、下地電極は常に平担であり、したがって、従
来のように下地電極の端にステップ部分が形成されてい
る場合に発生するボイドやクラッタなどの欠陥を防止で
き、しかもそのための工程は比較的簡単である。
さらに加えて、本発明により形成された固体撮像素子は
、平面方向の抵抗が低くても移動度が大きく、かつトラ
ップ密度の小さい膜組成を利用できるので、短波長分光
感度が劣化せず、かつ、残像の少ない特性を得ることが
できる。さらにまた、光シールド層を金属層で形成する
ので、透明電極層の段差切れなどがなく、その信頼度を
高めるのに寄与する。
、平面方向の抵抗が低くても移動度が大きく、かつトラ
ップ密度の小さい膜組成を利用できるので、短波長分光
感度が劣化せず、かつ、残像の少ない特性を得ることが
できる。さらにまた、光シールド層を金属層で形成する
ので、透明電極層の段差切れなどがなく、その信頼度を
高めるのに寄与する。
第１図（Ａ）〜（Ｄ）は本発明における一連の製造工程
を示す断面図、 第２図は本発明により形成された固体撮像素子の表面を
示す平面図、 第３図は本発明の詳細な説明するための断面図である。 １００・・・走査回路基板。 １・・・ソース、 ２・・・ドレイン。 ３・・・ゲート、 ４・・・絶縁層、 ５・・・絶縁層、 ６・・・電極、 ７・・・絶縁層、 ８・・・下地電極、 ２００・・・光導電膜部分、 ９・・・ｎ （ｉ）形弁晶質シリコン膜。 １０・・・ｐ＋形非晶質シリコン膜、 １１・・・第１の透明電極層、 １２・・・レジストパターン。 １３・・・分離溝、 １４・・・バッジベージ璽ン膜、 １５・・・第２の透明電極層、 １Ｂ・・・光シールド層、 ２０・・・レジストパターン、 ２１・・・絶縁性画素間領域、 ２２・・・光シールド層。
を示す断面図、 第２図は本発明により形成された固体撮像素子の表面を
示す平面図、 第３図は本発明の詳細な説明するための断面図である。 １００・・・走査回路基板。 １・・・ソース、 ２・・・ドレイン。 ３・・・ゲート、 ４・・・絶縁層、 ５・・・絶縁層、 ６・・・電極、 ７・・・絶縁層、 ８・・・下地電極、 ２００・・・光導電膜部分、 ９・・・ｎ （ｉ）形弁晶質シリコン膜。 １０・・・ｐ＋形非晶質シリコン膜、 １１・・・第１の透明電極層、 １２・・・レジストパターン。 １３・・・分離溝、 １４・・・バッジベージ璽ン膜、 １５・・・第２の透明電極層、 １Ｂ・・・光シールド層、 ２０・・・レジストパターン、 ２１・・・絶縁性画素間領域、 ２２・・・光シールド層。
Claims (1)
- 【特許請求の範囲】 １）複数の画素の走査回路を設けた半導体基板上に光導
電膜および透明電極層をこの順序で配置し、前記半導体
基板上の複数の電極と前記透明電極層とにより前記複数
の画素を区画するようにした固体撮像素子を製造するに
あたり、 前記複数の電極を構成するための電極層を前記半導体基
板上を覆って形成する工程と、 前記電極層のうち前記複数の画素の画素間領域に対応す
る部分を電気的に絶縁状態にする工程と、 その画素間領域に対応して電気的に絶縁状態にされた電
極層の上を覆って前記光導電膜を形成する工程とを具え
たことを特徴とする固体撮像素子の製造方法。 ２）特許請求の範囲第１項に記載の固体撮像素子の製造
方法において、前記電極層のうち前記複数の画素の画素
間領域に対応する部分にＯ＾＋、Ｏ＿２＾＋あるいはＮ
＾＋のイオン注入を行ってからアニールすることにより
、当該部分に前記電極層の金属の酸化物または窒化物を
形成することを特徴とする固体撮像素子の製造方法。 ３）特許請求の範囲第１項に記載の固体撮像素子の製造
方法において、前記電極層のうち前記複数の画素の画素
間領域に対応する部分にＯ＿２プラズマあるいはＮ＿２
プラズマの活性プラズマ処理を行ってからアニールする
ことにより、当該部分に前記電極層の金属の酸化物また
は窒化物を形成することを特徴とする固体撮像素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220548A JPS6199371A (ja) | 1984-10-22 | 1984-10-22 | 固体撮像素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220548A JPS6199371A (ja) | 1984-10-22 | 1984-10-22 | 固体撮像素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199371A true JPS6199371A (ja) | 1986-05-17 |
Family
ID=16752712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220548A Pending JPS6199371A (ja) | 1984-10-22 | 1984-10-22 | 固体撮像素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164600A (ja) * | 2007-12-28 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
-
1984
- 1984-10-22 JP JP59220548A patent/JPS6199371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164600A (ja) * | 2007-12-28 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
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