KR20090066931A - Method for forming bottom electrode of capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터의 하부 전극 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a lower electrode of a capacitor.
‘마이크로칩에 저장할 수 있는 데이터의 양이 18개월마다 2배씩 증가한다’는 무어의 법칙이 현재까지 디지털혁명으로 이어져 반도체 소자의 고집적화, 미세화를 가속시키고 있다. 따라서, 디바이스의 디자인룰 감소에 따라 단위 면적당 요구되는 캐패시턴스의 양도 증가시켜야 하는 필요성이 대두되고 있다. 이러한 필요성에 따라, 디램(DRAM) 소자의 경우, 유전체의 상부와 하부에 형성하는 전극으로 금속을 사용하는 엠아이엠(MIM; Metal-Insulator-Metal) 구조의 캐패시터가 활발하게 연구되고 있다. Moore's law, which states that the amount of data that can be stored on a microchip doubles every 18 months, continues to the digital revolution, accelerating the integration and miniaturization of semiconductor devices. Therefore, there is a need to increase the amount of capacitance required per unit area as the design rule of the device decreases. In accordance with such a necessity, in the case of DRAM devices, capacitors having a metal-insulator-metal (MIM) structure using metals as electrodes formed on upper and lower portions of dielectrics have been actively studied.
종래의 MIM 구조에서 충분한 캐패시턴스의 확보를 위해서는 컨택홀의 사이즈를 지속적으로 감소시키거나, 스토리지 전극의 높이를 점차 높여 캐패시터의 면적을 늘이는 방법을 이용하였다. In order to secure sufficient capacitance in the conventional MIM structure, a method of continuously reducing the size of the contact hole or gradually increasing the height of the storage electrode was used to increase the area of the capacitor.
하지만 소자 크기가 더욱더 미세화됨에 따라, 기존의 공정방법으로는 캐패시 턴스를 증가시키는데 한계가 있어 새로운 공정 도입이 필요한 실정이다.However, as the device size becomes smaller, existing process methods have a limitation in increasing capacitance, requiring the introduction of new processes.
이를 해결하기 위하여, 컨택홀 내부에 형성되는 물질의 스텝 커버리지 (Step Coverage)가 뛰어나고, 제한된 스토리지 전극 높이에서 유효 표면적을 증가시킬 수 있는 반도체 소자의 스토리지 하부 전극 형성방법이 필요하다.In order to solve this problem, there is a need for a method of forming a lower storage electrode of a semiconductor device, which has excellent step coverage of a material formed in a contact hole and can increase an effective surface area at a limited storage electrode height.
본 발명의 캐패시터의 하부 전극 형성방법은, 하부 도전층이 형성된 반도체 기판상에 스토리지 노드 컨택을 포함하는 층간절연막, 식각 방지막 및 몰드 절연막을 순차적으로 형성하는 단계; 상기 식각 방지막 및 몰드 절연막을 패턴하여 상기 스토리지 노드 컨택을 노출시키는 단계; 상기 반도체기판의 결과물 상에, 스토리지 노드 컨택과 접속된 하부 전극을 형성하는 단계; 및 상기 하부 전극 표면에 반구형 금속막을 형성하는 단계를 포함한다.A method of forming a lower electrode of a capacitor of the present invention may include: sequentially forming an interlayer insulating film, an etch stop film, and a mold insulating film including a storage node contact on a semiconductor substrate on which a lower conductive layer is formed; Patterning the etch stop layer and the mold insulating layer to expose the storage node contact; Forming a lower electrode connected to a storage node contact on a result of the semiconductor substrate; And forming a hemispherical metal film on the lower electrode surface.
상기 하부 전극은 티타늄 나이트라이드(TiN)으로 형성하고, 반구형 금속막은 알루미늄으로 형성할 수 있다.The lower electrode may be formed of titanium nitride (TiN), and the hemispherical metal layer may be formed of aluminum.
티비에이(TBA) 소스를 사용하여 화학기상증착(CVD) 방법으로 형성할 수 있다.It can be formed by chemical vapor deposition (CVD) using a TBA source.
상기 하부 전극 표면에 반구형 금속막을 형성한 후에, 상기 반구형 금속막을 열처리하여 고유전 물질을 형성하는 단계를 더 포함할 수 있다.After forming the hemispherical metal film on the lower electrode surface, the method may further include heat treating the hemispherical metal film to form a high dielectric material.
고유전 물질의 형성하는 단계는 상기 반구형 금속막에 산소와 실란가스를 주입하여 100℃ 내지 300℃의 열처리를 수행함으로써, 상기 금속막의 실리케이트를 형성할 수 있다.In the forming of the high-k dielectric material, oxygen and silane gas may be injected into the hemispherical metal film to perform a heat treatment at 100 ° C. to 300 ° C. to form silicates of the metal film.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도 1 내지 도 4는 본 발명의 실시예에 따른 캐패시터의 하부 전극 형성방법을 설명하기 위하여 나타낸 도면들이다.1 to 4 are diagrams for explaining a method of forming a lower electrode of a capacitor according to an embodiment of the present invention.
도 1을 참조하면, 트랜지스터 및 비트 라인 등의 하부구조(도시되지 않음)가 형성되어 있는 반도체 기판(도시되지 않음)상에 층간절연막(100)을 형성한 후, 스토리지 노드 컨택(110)을 예를 들면 폴리실리콘으로 형성한다.Referring to FIG. 1, after forming an
다음으로 스토리지 노드 컨택(110)이 형성된 결과물 상에 600Å 내지 800Å 정도의 두께로 질화막을 증착하여 식각 방지막(120)을 형성하고 그 위에 일정 두께의 몰드 절연막(130)을 형성한다. 식각 방지막(120) 및 몰드 절연막(130)을 패터닝하여 스토리지 노드 컨택(110)이 노출되도록 한다.Next, a nitride film is deposited to a thickness of about 600 Å to 800 Å on the resultant on which the
식각 방지막(120)은 스토리지 노드 컨택을 노출시키고 하부 전극의 형태를 부여하기 위하여 몰드 절연막(130)을 식각할 때 식각 방지막 역할을 한다. 몰드 절연막(130)은 피에스지(Phospho-silicate Glass; PSG)막과 피이테오스(tetra-ethyl-ortho-silicate glass ; PE-TEOS)의 스택(Stack)으로 형성할 수 있으며, 증착 두께는 조절할 수 있다. 몰드 절연막을 두가지 스택으로 형성하는 이유는, 캐패시터 구조 형성시 피이테오스와 피에스지를 스택으로 형성한 후, 건식 식각 및 습식 식각을 수행하면 피에스지가 피이테오스보다 습식 식각 속도가 크기 때문에 스토리지 노드 컨텍 하부의 임계 크기를 확보할 수 있기 때문이다.The
도 2를 참조하면, 노출된 스토리지 노드 컨택과 패턴된 식각 방지막 및 몰드절연막 표면에 하부 전극(140)을 200Å 내지 400Å 정도의 두께로 형성한다. 이때 하부 전극(140)으로 티타늄 나이트라이드(TiN)막을 형성한다. 티타늄 나이트라이드 는 반응 소스로 염화티탄(TiCl4) 및 반응 가스로 암모니아(NH3)를 사용하여 형성할 수 있다. 그리고 하부 전극의 형성방법으로는 화학기상증착(CVD) 방법 또는 원자층증착(ALD) 방법을 이용할 수 있다.Referring to FIG. 2, a
도 3을 참조하면, 에치백 또는 화학기계적연마(CMP)를 통하여 하부 전극(140)을 셀과 셀을 분리한 후, 남아 있는 몰드 절연막을 제거할 수 있는 식각 공정을 수행하여 스토리지 노드 구조를 형성한다.Referring to FIG. 3, after the cell is separated from the cell by the etch back or chemical mechanical polishing (CMP), the storage node structure is formed by performing an etching process to remove the remaining mold insulating layer. do.
도 4를 참조하면, 하부 전극(140) 표면에 반구형 모양의 알루미늄(150)을 50Å 내지 400Å 정도의 두께로 구현한다. 이때 반구형의 알루미늄(150)을 형성하는 전구체로는 티비에이(Trimethylamineala neborane; TBA)를 사용하고, 화학기상증착(CVD) 방법으로 형성한다. 증착 온도는 100℃ 내지 170℃ 정도로 하고, 증착 시간을 5초 내지 40초로 한다. 알루미늄(Al)을 CVD 방식으로 티타늄 나이트라이드 표면에 증착할 때, 반구형 모양으로 형성되는 특성이 있다. 이와 같은 증착 특성을 이용하여 티타늄 나이트라이드 표면에 반구형 알루미늄막을 형성하면 하부 전극의 표면적을 증가시켜 캐패시턴스를 더욱더 증가시킬 수 있다. 다음으로, 실리콘이 포함되어있는 계열의 가스, 예를 들면 실란(SiH4) 가스 및 산소 가스를 5 sccm 내지 100 sccm 용량으로 챔버(미도시) 내로 주입하고 100℃ 내지 300℃ 정도에서 열처리를 수행하여 반구형 알루미늄막(150) 표면에 알루미늄 실리케이트(Aluminum Silicate)(160)를 형성한다.Referring to FIG. 4, the
고유전 물질인 알루미늄 실리케이트를 반구형으로 형성함으로써, 캐패시턴스 용량을 늘릴 수 있고, 하부 전극으로의 특성을 향상시킬 수 있다. 또한 알루미늄 실리케이트의 형성으로 누설전류 특성이 좋아지고, 유전상수도 높일 수 있다. By forming hemispherical aluminum silicate, which is a high dielectric material, it is possible to increase the capacitance capacity and improve the characteristics of the lower electrode. In addition, the formation of aluminum silicate improves the leakage current characteristics and increases the dielectric constant.
도 1 내지 도 4은 본 발명에 따른 캐패시터의 하부 전극 형성방법을 설명하기 위하여 나타낸 도면이다.1 to 4 are diagrams for explaining the method of forming the lower electrode of the capacitor according to the present invention.
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