KR20090043325A - Method for forming capacitor of semiconductor device - Google Patents

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은병수
이정숙
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주식회사 하이닉스반도체
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Abstract

스토리지 전극 패턴의 기울어짐을 방지하여 고집적 메모리소자에 적합한 높은 용량의 캐패시터를 신뢰성있게 형성할 수 있는 반도체 메모리소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계와, 반도체기판 상에 몰드 절연막을 형성하는 단계와, 몰드 절연막 상에, 산소원자를 포함하는 막으로 스토리지 전극을 지지하기 위한 지지막을 형성하는 단계와, 스토리지노드 컨택을 포함하는 영역이 노출되도록 몰드 절연막 및 지지막을 패터닝하는 단계와, 결과물 상에 도전막을 형성하는 단계와, 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계와, 네 개의 스토리지 전극당 하나의 지지막이 형성되도록 지지막을 패터닝하는 단계, 및 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a capacitor of a semiconductor memory device capable of reliably forming a capacitor having a high capacity suitable for a highly integrated memory device by preventing the inclination of the storage electrode pattern includes: forming a storage node contact on an interlayer insulating film formed on a semiconductor substrate; Forming a mold insulating film on the semiconductor substrate, forming a supporting film for supporting the storage electrode with a film containing oxygen atoms, forming a mold insulating film on the mold insulating film to expose a region including the storage node contact; Patterning the support film, forming a conductive film on the resultant, etching the conductive film to form a storage electrode separated by cells, and patterning the support film so that one support film is formed per four storage electrodes. And a dielectric film and a plate electrode on the storage electrode It characterized by comprising the step of forming.

캐패시터, 패턴 쓰러짐, 저압 질화막, 실리콘옥시나이트라이드 Capacitor, Pattern Collapsing, Low Pressure Nitride, Silicon Oxynitride

Description

반도체 메모리소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}Method for forming capacitor of semiconductor memory device

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 스토리지전극의 기울어짐을 방지할 수 있는 반도체 메모리소자의 캐패시터 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a capacitor of a semiconductor memory device capable of preventing the storage electrode from tilting.

반도체 메모리소자의 디자인 룰(design rule)이 축소됨에 따라, 한정된 면적 내에 메모리소자를 구현하는 데 많은 어려움을 겪고 있다. 예컨대, 하나의 트랜지스터와 하나의 커패시터로 이루어진 단위 메모리 셀로 구성되는 디램(DRAM) 소자의 경우, 한정된 면적 내에 충분한 캐패시턴스를 가지는 캐패시터를 구현하기가 더욱 어려워지고 있다. 최근에는 캐패시턴스의 확보를 위한 다양한 구조 및 재료들이 연구되고 있다. 기존의 캐패시터 재료를 이용하여 캐패시턴스를 증가시키기 위하여 현재까지 연구되어온 방법으로, 스토리지전극을 형성하기 위한 몰드(mold) 산화막의 높이를 높여 스토리지 전극의 면적을 증가시키는 방법이 있다. 그러나, 이 방법의 경우 소자가 고집적화되면서 사진공정 및 식각공정의 마진(margin) 부족으로 인해 한계에 다다르고 있는 실정이다.As a design rule of a semiconductor memory device is reduced, it is difficult to implement a memory device in a limited area. For example, in the case of a DRAM device including a unit memory cell composed of one transistor and one capacitor, it is becoming more difficult to implement a capacitor having sufficient capacitance in a limited area. Recently, various structures and materials for securing the capacitance have been studied. In order to increase the capacitance by using a conventional capacitor material, there is a method of increasing the area of the storage electrode by increasing the height of a mold oxide film for forming the storage electrode. However, this method is approaching the limit due to the lack of margin of the photo process and the etching process as the device is highly integrated.

이에, 캐패시터의 면적 개선을 통한 캐패시턴스 확보의 방법으로, 준안정폴리실리콘(Metastable Poly Silicon; MPS)을 이용하여 스토리지 전극의 표면에 굴곡을 형성함으로써 스토리지 전극의 표면적을 증가시켜 캐패시턴스를 증가시키는 방법이 모색되었다. 이 방법의 경우 기존의 반도체 소자에는 무난하게 적용되고 있지만, 최근의 반도체 소자의 경우 캐패시터의 크기가 매우 작고 스페이스 마진이 충분하지 못하기 때문에 상부에 브리지(bridge)를 유발하는 문제점이 발생하고 있다.Therefore, as a method of securing capacitance by improving the area of the capacitor, a method of increasing capacitance by increasing the surface area of the storage electrode by forming a bend on the surface of the storage electrode by using metastable polysilicon (MPS) Sought. This method has been applied to the existing semiconductor devices, but the recent semiconductor device has a problem that causes a bridge (top) because the capacitor is very small and the space margin is not enough.

도 1은 준안정폴리실리콘(MPS)을 이용하여 형성한 스토리지 전극의 전자현미경(SEM) 사진이다. 도시된 바와 같이, 인접 셀 사이에 브리지가 발생한 것을 나타내고 있다.1 is an electron micrograph (SEM) of a storage electrode formed using metastable polysilicon (MPS). As shown, the bridge is generated between adjacent cells.

준안정폴리실리콘(MPS)을 이용하여 스토리지 전극의 표면적을 증가시키는 방법 외에도, 몰드 산화막을 이용하여 실린더형 스토리지 전극을 형성한 후 몰드 산화막을 제거하여 스토리지 전극의 내부뿐만 아니라 외부까지도 유효 스토리지전극 면적으로 활용하는 방법이 있다. 그러나, 이 방법의 경우 몰드 산화막을 제거할 때 스토리지 전극 패턴이 쓰러져 인접 셀 사이에 브리지가 발생하거나, 스토리지 전극 자체가 소실되어버리는 현상이 일어날 수 있다. 이는 셀의 면적에 비해 스토리지 전극의 높이가 높기 때문인 것으로, 패턴이 옆으로 기울거나 쓰러지는 현상이 일어나게 된다.In addition to the method of increasing the surface area of the storage electrode using metastable polysilicon (MPS), the cylindrical storage electrode is formed using the mold oxide film, and then the mold oxide film is removed to remove the effective storage electrode area not only inside or outside the storage electrode. There is a way to use it. However, in this method, when the mold oxide film is removed, the storage electrode pattern may collapse and bridges may occur between adjacent cells, or the storage electrode itself may be lost. This is because the height of the storage electrode is higher than the area of the cell, and the pattern is inclined or fallen sideways.

한편, 최근의 반도체 소자의 경우 스토리지 전극의 한쪽 면만을 유효 캐패시터 면적으로 이용할 경우 한계에 직면하게 되며, 결국 66nm급의 초미세 반도체 소자의 경우 몰드 산화막을 제거하여 스토리지 전극의 내, 외면을 모두 유효 캐패시 터 면적으로 사용하는 풀 딥-아웃(full dip out) 공정을 이용하여야 한다. 이와 더불어, 캐패시턴스의 증가와 함께 소자의 동작속도를 증가시키기 위하여 스토리지 전극을 티타늄 나이트라이드(TiN)와 같은 금속막으로 형성하는 MIM(MetalㅡInsulator-Metal) 구조가 사용되고 있다. 그런데, 최근에는 고집적 메모리소자의 풀 딥-아웃공정에서 공정 마진 부족으로 인해 심한 패턴 기울어짐(leaning)이 발생하는 실정이다. 이와 같은 패턴 기울어짐을 방지하기 위하여 HARC(High Aspect Ratio Capacitor)라는 공정이 개발되었다. On the other hand, in the case of recent semiconductor devices, only one side of the storage electrode is used as the effective capacitor area, and in the end, in the case of a 66 nm ultrafine semiconductor device, both the inside and the outside surfaces of the storage electrode are effective by removing the mold oxide film. A full dip out process using capacitor area should be used. In addition, in order to increase the capacitance and increase the operation speed of the device, a metal-insulator-metal (MIM) structure in which the storage electrode is formed of a metal film such as titanium nitride (TiN) is used. However, recently, in the full dip-out process of highly integrated memory devices, severe pattern leaning occurs due to lack of process margins. In order to prevent such a pattern tilt, a process called HARC (High Aspect Ratio Capacitor) has been developed.

HARC 공정은 대부분의 패턴 기울어짐이 발생하는 단계가 바로 딥-아웃 단계라는 점을 이용하여, 딥-아웃 단계를 진행할 때 네 개의 스토리지 전극의 상부를 퍼니스(furnace)에서 성장시킨 저압 나이트라이드(Low Pressurw nitride)로 묶어주어 패턴이 쓰러지는 것을 방지하는 방법을 사용한다. 그런데, HARC 공정의 경우 몰드 산화막을 딥-아웃하기 직전 나이트라이드와 하부전극으로 이용되는 티타늄(Ti)/티타늄나이트라이드(TiN)의 접착성이 불량하여 나이트라이드가 스토리지 전극을 지지하지 못하고, 그로 인해 심한 패턴 기울어짐이 발생하는 현상이 일어난다.HARC process takes advantage of the fact that most of the pattern skew occurs in the dip-out stage, so that during the dip-out stage, the low pressure nitride (Low) in which the tops of the four storage electrodes are grown in the furnace Pressurw nitride) to prevent the pattern from falling. However, in the HARC process, the nitride does not support the storage electrode due to poor adhesion between the nitride just before the mold oxide film is diped out and the titanium (Ti) / titanium nitride (TiN) used as the lower electrode. Severe pattern skew occurs.

도 2는 HARC 공정에서 나이트라이드와 스토리지 전극 사이의 접착성 불량으로 인해 결함이 발생한 상태를 보여주는 전자현미경(SEM) 사진이다.FIG. 2 is an electron micrograph (SEM) showing a state in which a defect occurs due to poor adhesion between the nitride and the storage electrode in the HARC process.

도시된 바와 같이, 나이트라이드와 스토리지 전극 사이에 접착력이 좋지 않아 스토리지 전극 패턴이 쓰러지거나 기울어지는 현상이 나타나게 된다.As shown, poor adhesion between the nitride and the storage electrode causes the storage electrode pattern to collapse or tilt.

본 발명이 이루고자 하는 기술적 과제는, HARC 공정에서 나타나는 스토리지 전극 패턴의 기울어짐을 방지하여 고집적 메모리소자에 적합한 높은 용량의 캐패시터를 신뢰성있게 형성하는 방법을 제공하는 것이다.An object of the present invention is to provide a method of reliably forming a capacitor having a high capacity suitable for a highly integrated memory device by preventing the inclination of the storage electrode pattern appearing in the HARC process.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계와, 반도체기판 상에 몰드 절연막을 형성하는 단계와, 몰드 절연막 상에, 산소원자를 포함하는 막으로 스토리지 전극을 지지하기 위한 지지막을 형성하는 단계와, 스토리지노드 컨택을 포함하는 영역이 노출되도록 몰드 절연막 및 지지막을 패터닝하는 단계와, 결과물 상에 도전막을 형성하는 단계와, 도전막을 식각하여 셀 단위로 분리된 스토리지 전극을 형성하는 단계와, 네 개의 스토리지 전극당 하나의 지지막이 형성되도록 지지막을 패터닝하는 단계, 및 스토리지 전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor memory device, the method comprising: forming a storage node contact on an interlayer insulating film formed on a semiconductor substrate, forming a mold insulating film on the semiconductor substrate, and forming a mold insulating film. Forming a support film for supporting the storage electrode with a film containing oxygen atoms on the substrate, patterning the mold insulating film and the support film to expose a region including the storage node contact, and forming a conductive film on the resultant Forming a storage electrode separated by cell by etching the conductive film, patterning the support film so that one support film is formed per four storage electrodes, and forming a dielectric film and a plate electrode on the storage electrode. Characterized in that it comprises a step.

상기 지지막은 실리콘옥시나이트라이드(SiON)막으로 형성할 수 있다.The support layer may be formed of a silicon oxynitride (SiON) layer.

상기 실리콘옥시나이트라이드(SiON)막은 질소(N2), 실란(SiH4), 산화질소(N2O) 및 불화수소(HF) 가스를 사용하여 500Å의 두께로 형성할 수 있다.The silicon oxynitride (SiON) film may be formed to a thickness of 500 kW using nitrogen (N 2 ), silane (SiH 4 ), nitrogen oxide (N 2 O), and hydrogen fluoride (HF) gas.

상기 도전막을 형성하는 단계 전에, 패터닝된 상기 몰드 절연막 및 지지막의 표면에 접착층을 형성하는 단계를 포함할 수 있다. 상기 접착층은 티타늄(Ti)막으로 형성할 수 있다.Before forming the conductive layer, the method may include forming an adhesive layer on surfaces of the patterned mold insulating layer and the supporting layer. The adhesive layer may be formed of a titanium (Ti) film.

상기 접착층을 형성한 후 암모니아(NH3) 분위기에서 상기 접착층의 표면을 질화처리하는 것이 바람직하다. 그리고, 상기 접착층의 표면을 질화시킨 후 급속열처리(RTA) 공정을 수행할 수 있다.After forming the adhesive layer, the surface of the adhesive layer is preferably nitrided in an ammonia (NH 3 ) atmosphere. After nitriding the surface of the adhesive layer, a rapid thermal treatment (RTA) process may be performed.

상기 도전막은 티타늄나이트라이드(TiN)로 형성할 수 있다.The conductive film may be formed of titanium nitride (TiN).

상기 스토리지 전극을 형성하는 단계 후, 상기 몰드 절연막 및 지지막을 제거하는 단계를 포함할 수 있다.After forming the storage electrode, the method may include removing the mold insulating layer and the supporting layer.

본 발명에 따르면, 스토리지 전극을 지지하는 지지막으로 저압 질화막 대신에 실리콘옥시나이트라이드(SiON)와 같이 산소원자를 포함하는 막을 형성함으로써, 식각공정에서의 식각 선택비는 질화막과 동일하지만 실리콘옥시나이트라이드(SiON)에 포함된 산소(O2)와 염화티타늄(TiCl4)의 티타늄(Ti)이 반응하여 티타늄나이트라이드(TiN)의 표면에 산화티타늄(TiOX)과 같은 연속적인 계면을 형성하므로 실제로 저압 질화막보다 뛰어난 접착력을 나타내게 된다. 따라서, 스토리지 전극의 기울어짐이나 쓰러짐을 방지하여 반도체 메모리소자의 신뢰성을 향상시키고 제조수율을 향상시킬 수 있다.According to the present invention, by forming a film containing oxygen atoms such as silicon oxynitride (SiON) instead of the low pressure nitride film as a supporting film for supporting the storage electrode, the etching selectivity in the etching process is the same as the nitride film but silicon oxynitrite Oxygen (O 2 ) contained in the ride (SiON) and titanium (Ti) of titanium chloride (TiCl 4 ) react to form a continuous interface such as titanium oxide (TiO X ) on the surface of titanium nitride (TiN). In fact, it exhibits better adhesion than the low pressure nitride film. Therefore, it is possible to prevent the storage electrode from tilting or falling down, thereby improving the reliability of the semiconductor memory device and improving the manufacturing yield.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.3 to 9 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor memory device according to an embodiment of the present invention.

도 3을 참조하면, 반도체기판(100)에 소자가 형성될 활성영역을 정의하기 위한 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 여러 가지 방법으로 형성할 수 있다. 예컨대 쉘로우 트렌치 소자분리(STI) 공정을 예로 들어 설명하면, 먼저 반도체기판(100) 상에 패드산화막(도시되지 않음)과 마스크용 질화막(도시되지 않음)을 형성한 후 사진식각 공정으로 패드산화막과 마스크용 질화막을 패터닝하여 소자분리막이 형성될 영역의 반도체기판(100)을 노출시킨다. 패터닝된 상기 마스크용 질화막을 식각 마스크로 사용하여 반도체기판(100)을 소정 깊이, 즉 소자간 분리에 적합한 깊이로 식각하여 트렌치를 형성한다. 이렇게 형성된 트렌치를 산화막과 같은 절연막으로 매립한 다음, 매립된 절연막의 표면을 예컨대 화학적기계적연마(CMP) 공정으로 평탄화하여 소자분리막(102)을 형성하고, 마스크용 질화막과 패드산화막을 제거한다.Referring to FIG. 3, an isolation layer 102 is formed on the semiconductor substrate 100 to define an active region in which an element is to be formed. The device isolation layer 102 may be formed in various ways. For example, a shallow trench device isolation (STI) process will be described as an example. First, a pad oxide film (not shown) and a nitride film for a mask (not shown) are formed on the semiconductor substrate 100, and then the pad oxide film and the photoresist are formed by a photolithography process. The nitride film for the mask is patterned to expose the semiconductor substrate 100 in the region where the device isolation film is to be formed. A trench is formed by etching the semiconductor substrate 100 to a predetermined depth, that is, a depth suitable for separation between devices, by using the patterned nitride film for a mask as an etching mask. The trench thus formed is filled with an insulating film such as an oxide film, and then the surface of the buried insulating film is planarized by, for example, a chemical mechanical polishing (CMP) process to form the device isolation film 102, and the nitride film for the mask and the pad oxide film are removed.

도 4를 참조하면, 소자분리막(102)이 형성된 반도체기판(100) 상에 게이트전극과 컨택 플러그(132)를 형성한다. 상세하게는, 소자분리막(102)이 형성된 상기 반도체기판(100) 상에 예컨대 산화막을 증착하여 게이트절연막(110)을 형성한 다음, 예컨대 불순물이 도핑된 폴리실리콘막(122), 텅스텐실리사이드(WSi)(124) 및 질화막(126)을 차례로 증착한다. 상기 질화막(126)은 게이트 패터닝을 위한 식각공정에서 게이트 도전층들(122, 124)을 보호하는 하드마스크 역할을 한다.Referring to FIG. 4, a gate electrode and a contact plug 132 are formed on the semiconductor substrate 100 on which the device isolation layer 102 is formed. In detail, a gate insulating film 110 is formed by, for example, depositing an oxide film on the semiconductor substrate 100 on which the device isolation film 102 is formed, and then, for example, a polysilicon film 122 doped with impurities and tungsten silicide (WSi). 124 and the nitride film 126 are sequentially deposited. The nitride layer 126 serves as a hard mask to protect the gate conductive layers 122 and 124 in an etching process for gate patterning.

사진식각 공정을 수행하여 상기 폴리실리콘막(122), 텅스텐실리사이드(124) 및 질화막(126)을 패터닝하여 게이트 스택(120)을 형성한다. 그리고, 상기 게이트 스택(120)의 측벽에 절연막으로 이루어진 스페이서(128)를 형성한다.The gate stack 120 is formed by patterning the polysilicon layer 122, the tungsten silicide 124, and the nitride layer 126 by performing a photolithography process. A spacer 128 made of an insulating layer is formed on the sidewall of the gate stack 120.

게이트 스택(120)이 형성된 상기 반도체기판 상에 산화막을 증착하여 게이트 스택들 사이를 분리시키는 층간절연막(130)을 형성한다. 셀프얼라인 컨택(Self Align Contact; SAC) 공정을 잘 알려진 통상의 방법으로 수행하여 게이트 스택(120) 사이의 반도체기판(100)과 접속된 컨택 플러그(132)를 형성한다. 상기 컨택 플러그(132)는 후속 단계에서 형성될 비트라인 또는 스토리지 전극과 반도체기판(100)을 전기적으로 접속시키는 역할을 한다.An oxide layer is deposited on the semiconductor substrate on which the gate stack 120 is formed to form an interlayer insulating layer 130 that separates the gate stacks. The Self Align Contact (SAC) process is performed by a well-known conventional method to form a contact plug 132 connected to the semiconductor substrate 100 between the gate stacks 120. The contact plug 132 serves to electrically connect the bit line or storage electrode to be formed in a subsequent step and the semiconductor substrate 100.

도 5를 참조하면, 컨택 플러그(132)가 형성된 반도체기판 상에 예컨대 산화막을 증착하여 층간절연막(134)을 형성한다. 상기 층간절연막(134) 상에 텅스텐막(142) 및 질화막(144)을 차례로 증착한다. 질화막(144)은 비트라인 패터닝을 위한 식각 공정에서 비트라인을 보호하는 하드마스크 역할을 한다. 다음에, 사진식각 공정으로 질화막(144) 및 텅스텐막(142)을 패터닝하여 비트라인 스택(140)을 형성한다. 상기 비트라인 스택(140)의 측벽에 절연막으로 이루어진 스페이서(148)를 형성한다. 도시되지는 않았지만 상기 비트라인 스택(140)은 상기 컨택 플러그(132)를 통해 반도체기판과 접속된다. Referring to FIG. 5, an interlayer insulating film 134 is formed by, for example, depositing an oxide film on a semiconductor substrate on which the contact plug 132 is formed. The tungsten film 142 and the nitride film 144 are sequentially deposited on the interlayer insulating film 134. The nitride layer 144 serves as a hard mask to protect the bit line in the etching process for bit line patterning. Next, the nitride film 144 and the tungsten film 142 are patterned by a photolithography process to form the bit line stack 140. A spacer 148 made of an insulating layer is formed on sidewalls of the bit line stack 140. Although not shown, the bit line stack 140 is connected to the semiconductor substrate through the contact plug 132.

다음에, 사진식각 공정으로 스토리지노드 컨택을 포함하는 영역의 층간절연 막(134)을 식각하여 컨택홀을 형성한다. 그러면 스토리지 전극과 반도체기판(100)을 접속시키는 스토리지노드 컨택이 형성될 영역의 컨택 플러그(132)가 노출된다. 컨택홀이 형성된 반도체기판의 결과물 상에, 도전물질을 상기 컨택홀을 충분히 매립하도록 증착한 후 에치백 또는 CMP를 실시하여 컨택 플러그(132)와 스토리지전극을 접속시킬 스토리지노드 컨택(150)을 형성한다.Next, a contact hole is formed by etching the interlayer insulating film 134 in the region including the storage node contact by a photolithography process. Then, the contact plug 132 of the region where the storage node contact is formed to connect the storage electrode and the semiconductor substrate 100 is exposed. On the resultant semiconductor substrate on which the contact hole is formed, a conductive material is deposited to sufficiently fill the contact hole and then etched back or CMP to form a storage node contact 150 for connecting the contact plug 132 and the storage electrode. do.

도 6을 참조하면, 스토리지노드 컨택(150)이 형성된 반도체기판 상에 식각방지막(152)을 형성한다. 상기 식각 방지막(152)은 후속 단계에서 몰드 절연막을 패터닝하기 위한 식각 공정에서 하부 막질의 식각을 방지하기 위한 것으로, 상기 식각 공정에서 몰드 절연막에 대해 식각 선택비를 갖는 물질로 형성한다. 통상 몰드 절연막을 산화막으로 형성할 경우 상기 식각 방지막(152)은 질화막으로 형성한다.Referring to FIG. 6, an etch stop layer 152 is formed on a semiconductor substrate on which the storage node contact 150 is formed. The etch stop layer 152 may prevent etching of the lower layer in an etching process for patterning the mold insulating layer in a subsequent step, and is formed of a material having an etch selectivity with respect to the mold insulating layer in the etching process. In general, when the mold insulating layer is formed of an oxide layer, the etch stop layer 152 is formed of a nitride layer.

다음에, 스토리지 전극의 형상을 부여하기 위한 몰드 절연막(160)을 형성한다. 몰드 절연막(160)은 단층 또는 다층으로 형성할 수 있는데, 본 실시예에서는 제1 몰드막(162)과 제2 몰드막(164)의 이중막으로 이루어진 몰드 절연막(160)을 형성한다. 먼저, 피에스지(Phospho-Silicate Glass; PSG)를 3,000 ∼ 5,000Å 정도의 두께로 증착하여 제1 몰드막(162)를 형성하고, 이어서 피이-테오스(PE-TEOS)를 10,000 ∼ 14,000Å 정도의 두께로 증착하여 제2 몰드막(164)을 형성한다. 상기 몰드 절연막(160)의 두께에 따라 스토리지전극의 높이가 결정되므로, 원하는 캐패시턴스를 얻기 위한 적절한 스토리지전극의 두께를 고려하여 몰드 절연막(160)의 전체 두께를 적절히 조절한다.Next, a mold insulating film 160 for imparting the shape of the storage electrode is formed. The mold insulating layer 160 may be formed as a single layer or a multilayer. In this embodiment, a mold insulating layer 160 including a double layer of the first mold layer 162 and the second mold layer 164 is formed. First, the first mold layer 162 is formed by depositing Phospho-Silicate Glass (PSG) to a thickness of about 3,000 to 5,000 GPa, and then about 10,000 to 14,000 GPe (PE-TEOS). The second mold layer 164 is formed by depositing a thin film. Since the height of the storage electrode is determined according to the thickness of the mold insulating layer 160, the overall thickness of the mold insulating layer 160 is appropriately adjusted in consideration of the thickness of a suitable storage electrode for obtaining a desired capacitance.

다음에, 몰드 절연막(160) 위에 스토리지전극의 쓰러짐을 방지하기 위한 지 지막으로 산소 원자를 포함하는 막, 예를 들어 실리콘옥시나이트라이드(SiON)(170)를 형성한다. 상기 실리콘옥시나이트라이드(170)는 질소(N2), 실란(SiH4), 산화질소(N2O) 및 불화수소(HF) 가스를 10,400/204/295/600W의 조건으로 500Å 정도의 두께로 증착한다.Next, a film containing oxygen atoms, for example, silicon oxynitride (SiON) 170, is formed on the mold insulating layer 160 as a supporting film for preventing the storage electrode from falling down. The silicon oxynitride 170 has a thickness of about 500 kPa with nitrogen (N 2 ), silane (SiH 4 ), nitrogen oxide (N 2 O), and hydrogen fluoride (HF) gas under conditions of 10,400 / 204/295 / 600W. To be deposited.

도 7을 참조하면, 스토리지노드 컨택을 포함하는 영역이 노출되도록 절연막들을 식각한다. 구체적으로, 스토리지노드 컨택을 포함하는 영역의 실리콘옥시나이트라이드(170), 몰드 절연막(160) 및 식각방지막(152)을 이방성식각하여 제거한다.Referring to FIG. 7, the insulating layers are etched to expose the region including the storage node contact. In detail, the silicon oxynitride 170, the mold insulating layer 160, and the etch stop layer 152 in the region including the storage node contact are anisotropically removed.

다음에, 500W의 알에프(RF) 전력, 5Torr 정도의 압력, 그리고 650℃ 정도의 온도에서 티타늄막(172)을 25Å 정도 증착한다. 이때, 반응가스로는 염화티타늄(TiCl4)과 아르곤(Ar) 및 수소(H2) 가스를 8/1,600/3,000sccm의 유량으로 사용한다. 티타늄막(172)을 증착한 다음에는, 500W의 RF 전력과 5Torr의 압력, 그리고 600 ∼ 650℃의 온도에서 약 30초 정도 암모니아(NH3) 처리를 함으로써 티타늄막(172)의 표면을 살짝 질화시킨 다음, 급속열처리(Rapid Thermal Annealing; RTA)를 통해 하부의 스토리지노드 컨택(150)과 오믹컨택이 이루어지도록 한다.Next, the titanium film 172 is deposited at about 25 kPa at an RF power of 500 W, a pressure of about 5 Torr, and a temperature of about 650 ° C. At this time, titanium chloride (TiCl 4 ), argon (Ar), and hydrogen (H 2 ) gas are used as a reaction gas at a flow rate of 8 / 1,600 / 3,000 sccm. After depositing the titanium film 172, the surface of the titanium film 172 is slightly nitrided by ammonia (NH 3 ) treatment for about 30 seconds at a power of 500 W, a pressure of 5 Torr, and a temperature of 600 to 650 ° C. Then, through the rapid thermal annealing (Rapid Thermal Annealing (RTA)) to make the ohmic contact with the lower storage node contact 150.

도 8을 참조하면, 결과물 상에 금속 전극막으로, 예컨대 티타늄나이트라이드(TiN)를 증착하여 스토리지 전극용 도전막(174)을 형성한다. 상기 티타늄나이트라이드(TiN)는 염화티타늄(TiCl4) 가스를 소스가스로 사용하여, 예를 들어 화학기상증착(CVD) 방법으로, 300 ∼ 350Å의 두께로 형성할 수 있다.Referring to FIG. 8, for example, titanium nitride (TiN) is deposited on the resultant to form a conductive film 174 for the storage electrode. The titanium nitride (TiN) may be formed using a titanium chloride (TiCl 4 ) gas as a source gas, for example, by a chemical vapor deposition (CVD) method to a thickness of 300 to 350 kPa.

종래의 저압 질화막의 경우에는 티타늄(Ti)/티타늄나이트라이드(TiN)와의 접착성이 좋지 못하여 스토리지 전극을 지지하는 역할을 충분히 못하므로 스토리지 전극 패턴이 기울거나 쓰러지는 현상이 발생하였다. 그러나 본 발명의 경우 저압 질화막 대신에 산소원자를 함유하는 실리콘옥시나이트라이드(SiON)를 형성함으로써, 식각공정에서의 식각 선택비는 질화막과 거의 동일하지만 실리콘옥시나이트라이드(SiON)에 포함된 산소(O2)와 염화티타늄(TiCl4)의 티타늄(Ti)이 반응하여 티타늄나이트라이드(TiN)의 표면에 산화티타늄(TiOX)과 같은 연속적인 계면을 형성하므로 실제로 저압 질화막보다 뛰어난 접착력을 나타내게 된다. 따라서, 스토리지 전극의 기울어짐이나 쓰러짐을 방지할 수 있다.In the case of the conventional low pressure nitride film, since the adhesion to titanium (Ti) / titanium nitride (TiN) is not good enough to support the storage electrode, the storage electrode pattern is tilted or collapsed. However, in the present invention, by forming silicon oxynitride (SiON) containing an oxygen atom instead of the low pressure nitride film, the etching selectivity in the etching process is almost the same as that of the nitride film, but the oxygen contained in the silicon oxynitride (SiON) O 2 ) reacts with titanium chloride (TiCl 4 ) to form a continuous interface such as titanium oxide (TiO X ) on the surface of titanium nitride (TiN). . Therefore, it is possible to prevent the storage electrode from tilting or falling down.

도 9를 참조하면, 스토리지 전극을 셀 단위로 분리하기 위하여 상기 도전막(174) 에 대해 에치백 공정을 수행한다. 에치백 공정은 사용되는 도전막에 따라 적절한 식각제를 사용하여 수행할 수 있다. 다음에, 스토리지 전극의 쓰러짐을 방지하기 위하여 형성한 실리콘옥시나이트라이드(170)를 패터닝하기 위하여 결과물의 전면에 상기 실리콘옥시나이트라이드(170)에 대해 식각 선택비를 갖는 물질, 예를 들어 산화막을 증착한 다음, 산화막 위에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 네 개의 스토리지 전극에 하나의 실리콘옥시나이트라이드 패턴이 형성되도록 하여 스토리지 전극이 쓰러지지 않도록 형성된다. 이 포토레지스트 패턴을 패턴을 마스크로 하여 산화막을 식각하고 포토레지스트 패턴을 제거한 다음, 산화막을 식각 마스크로 사용하여 실리콘옥시나이트라이드(170)를 식각함으로 써 하나의 스토리지 전극당 1/4개의 실리콘옥시나이트라이드(170)가 형성되도록 한다.Referring to FIG. 9, an etch back process is performed on the conductive layer 174 to separate storage electrodes in cell units. The etch back process may be performed using an appropriate etchant depending on the conductive film used. Next, in order to pattern the silicon oxynitride 170 formed to prevent the storage electrode from falling down, a material having an etching selectivity with respect to the silicon oxynitride 170 is formed on the entire surface of the resultant, for example, an oxide film. After the deposition, a photoresist pattern is formed on the oxide film. The photoresist pattern is formed so that one silicon oxynitride pattern is formed on four storage electrodes so that the storage electrodes do not fall. The oxide film is etched using the photoresist pattern as a mask, the photoresist pattern is removed, and the silicon oxynitride 170 is etched using the oxide film as an etch mask, thereby ¼ silicon oxy per storage electrode. Nitride 170 is formed.

다음에, 예를 들어 산화막 식각액을 사용한 풀 딥-아웃 공정을 진행하여 몰드 절연막을 제거하면, 도시된 바와 같은 실린더 모양의 스토리리 전극이 완성된다. 이 과정에서 상기 산화막 패턴도 제거된다. 도시되지는 않았지만, 스토리지 전극이 형성된 결과물 상에 예를 들어 하프늄산화막(HfO2)과 같은 고유전막을 증착하고 플레이트전극용 도전막을 증착한 다음 패터닝하여 캐패시터의 유전체막 및 플레이트 전극을 형성한다.Next, when the mold insulating film is removed by performing a full dip-out process using, for example, an oxide film etching solution, a cylindrical story electrode as shown in the drawing is completed. In this process, the oxide layer pattern is also removed. Although not shown, a high dielectric film such as, for example, hafnium oxide (HfO 2 ) is deposited on the resultant on which the storage electrode is formed, a conductive film for the plate electrode is deposited, and then patterned to form a dielectric film and a plate electrode of the capacitor.

도 10은 본 발명의 반도체 메모리소자의 캐패시터 형성방법에 따라 형성된 캐패시터의 전자현미경(SEM) 사진이다.FIG. 10 is an SEM image of a capacitor formed according to a method of forming a capacitor of a semiconductor memory device of the present invention.

도 2에 도시된 종래의 경우와 비교할 때 스토리지전극 패턴이 균일하게 배치되어 패턴의 기울어짐이나 쓰러짐이 상당히 개선되었음을 알 수 있다.Compared with the conventional case shown in FIG. 2, it can be seen that the storage electrode patterns are uniformly disposed, thereby significantly improving the inclination or fall of the patterns.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 준안정폴리실리콘(MPS)을 이용하여 형성한 스토리지전극의 전자현미경(SEM) 사진이다.1 is an electron microscope (SEM) photograph of a storage electrode formed using metastable polysilicon (MPS).

도 2는 HARC 공정에서 나이트라이드와 하부전극 사이의 접착성 불량으로 인해 결함이 발생한 상태를 보여주는 전자현미경(SEM) 사진이다.2 is an electron microscope (SEM) photograph showing a state where a defect occurs due to poor adhesion between the nitride and the lower electrode in the HARC process.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.3 to 9 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor memory device according to an embodiment of the present invention.

도 10은 본 발명의 반도체 메모리소자의 캐패시터 형성방법에 따라 형성된 캐패시터의 전자현미경(SEM) 사진이다.FIG. 10 is an SEM image of a capacitor formed according to a method of forming a capacitor of a semiconductor memory device of the present invention.

Claims (9)

반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계;Forming a storage node contact on the interlayer dielectric layer formed on the semiconductor substrate; 상기 반도체기판 상에 몰드 절연막을 형성하는 단계;Forming a mold insulating film on the semiconductor substrate; 상기 몰드 절연막 상에, 산소원자를 포함하는 막으로 스토리지 전극을 지지하기 위한 지지막을 형성하는 단계;Forming a support film on the mold insulating film to support the storage electrode with a film including oxygen atoms; 상기 스토리지노드 컨택을 포함하는 영역이 노출되도록 상기 몰드 절연막 및 지지막을 패터닝하는 단계;Patterning the mold insulating layer and the supporting layer to expose a region including the storage node contact; 결과물 상에 도전막을 형성하는 단계;Forming a conductive film on the resultant; 상기 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계;Etching the conductive layer to form storage electrodes separated by cells; 상기 지지막을 패터닝하는 단계; 및Patterning the support film; And 상기 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And forming a dielectric film and a plate electrode on the storage electrode. 제1항에 있어서,The method of claim 1, 상기 지지막은 실리콘옥시나이트라이드(SiON)막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And the support film is formed of a silicon oxynitride (SiON) film. 제2항에 있어서,The method of claim 2, 상기 실리콘옥시나이트라이드(SiON)막은 질소(N2), 실란(SiH4), 산화질소(N2O) 및 불화수소(HF) 가스를 사용하여 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.The silicon oxynitride (SiON) film is formed using a nitrogen (N 2 ), silane (SiH 4 ), nitrogen oxide (N 2 O) and hydrogen fluoride (HF) gas to a thickness of 500 Å semiconductor memory Capacitor Formation Method of Device. 제1항에 있어서,The method of claim 1, 상기 도전막을 형성하는 단계 전에, Before forming the conductive film, 패터닝된 상기 몰드 절연막 및 지지막의 표면에 접착층을 형성하는 단계를 포함하는 반도체 메모리소자의 캐패시터 형성방법.And forming an adhesive layer on surfaces of the patterned mold insulating film and the supporting film. 제4항에 있어서,The method of claim 4, wherein 상기 접착층은 티타늄(Ti)막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.The adhesive layer is a capacitor forming method of a semiconductor memory device, characterized in that formed by a titanium (Ti) film. 제5항에 있어서,The method of claim 5, 상기 접착층을 형성한 후 암모니아(NH3) 분위기에서 상기 접착층의 표면을 질화처리하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And forming a surface of the adhesive layer in an ammonia (NH 3 ) atmosphere after forming the adhesive layer. 제6항에 있어서,The method of claim 6, 상기 접착층의 표면을 질화시킨 후 급속열처리(RTA) 공정을 수행하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And nitriding the surface of the adhesive layer to perform a rapid thermal treatment (RTA) process. 제1항에 있어서,The method of claim 1, 상기 도전막은 티타늄나이트라이드(TiN)로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.The conductive film is a method of forming a capacitor of a semiconductor memory device, characterized in that formed of titanium nitride (TiN). 제1항에 있어서,The method of claim 1, 상기 스토리지전극을 형성하는 단계 후,After forming the storage electrode, 상기 몰드 절연막 및 지지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.Removing the mold insulating film and the supporting film; and forming a capacitor of the semiconductor memory device.
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