KR20090061589A - 광센서 및 표시장치 - Google Patents

Abstract

광센서는, 기판상에 형성되고 두 개의 변(edge)을 가지는 제어전극(control electrode)과, 그 사이에 절연막(insulating film)이 삽입되고 제어전극에 대향하는(opposite) 반도체막(semiconductor film)을 포함하며, 광활성층(photoactive layer) 및 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역(electrode region)을 포함한다. 광활성층은 제어전극과 겹치는(overlap) 영역에 배치된다. 한 쌍의 전극영역 중 적어도 하나는 제어전극의 변 중 인접하는 하나와 겹치며, 인접하는 변의 위 및 인접하는 변을 따라(on and along the proximal edge), 적어도 하나의 전극영역이 제어전극의 인접하는 변을 따르는 방향으로 광활성층의 길이보다 짧은 길이를 가진다.

Description

광센서 및 표시장치{Light sensor and display}

본 발명은 2007년 12월 11일 및 2008년 3월 4일에 각각 일본 특허청에 출원된 일본특허문헌 JP 2007-319141호 및 JP 2008-052811호에 관련된 주제와, 참조로서 여기에 포함된 모든 내용을 포함한다.

본 발명은, 박막(thin film)으로 형성된 반도체(이하, "반도체 막(semiconductor film)"이라 한다)를 사용하는 광센서(light sensor)에 관한 것이며, 또한, 그러한 광센서들을 장비한(equipped) 표시장치(display)에 관한 것이다.

근래, 광센서를 각각 장비한 표시장치가 알려져 있다. 예를 들면, 액정 디스플레이에 있어서, 박막 트랜지스터(TFT)가 화소(pixel)의 구동(drive)을 위한 스위치 소자(switching device)로서 사용된다. 그러한 박막 트랜지스터 및 박막 트랜지스터의 제조공정과 유사한 공정에 의해 박막 트랜지스터와 동일한 기판상에 형성된 광센서가 설치된 표시장치가 알려져 있다(예를 들면, 일본 공개특허공보 제2007-18458호 참조).

도 24는 광센서(80)의 구조를 나타내는 평면도이며, 도 25는 광센서(80)의 구조를 나타내는 단면도이다. 도시된 광센서(80)는 n-채널 MOS(Metal Oxide Semiconductor) 트랜지스터와 유사한 구조를 가진다. 이러한 광센서(80)에 있어서, 제어전극(control electrode)(80)이 기판(substrate)(81)의 표면(upper surface)에 띠(strip) 형태로 형성된다. 이 제어전극(80)을 덮도록(cover) 하여, 제 1 절연막(83)이 적층(stacked layer) 형태로 형성된다. 제 1 절연막(83)은 광투과성(light-transmitting)의, 절연물질(insulating material)로 이루어져 있다. 제 1 절연막(83)의 표면에는, 반도체막(84)이 형성된다. 반도체막(84)은, 크게는 광활성층(photoactive layer)(85)과 1쌍의 전극영역(electrode regions)(86, 87)으로 나누어진다. 광활성층(85)은, 그 광활성층(85)에 빛이 입사했을 때 광전류원(source of a photoelectric current)으로서 전자-정공쌍(electron-hole pair)을 생성하도록 작용한다. 광활성층(85)은, 평면적으로 보아 제어전극(82)과 겹치는(overlap) 영역 내에 배치된다.

한 쌍의 전극영역(86, 87)은, 광활성층(85)의 대향하는 면(opposite side)의 반도체막(84)에 불순물을 도입(introducing)함으로써 형성된다. 한 쌍의 전극영역(86, 87) 중 하나, 즉, 전극영역(86)이 소스영역으로서 배치되고, 반면 다른 전극영역(87)은 드레인영역으로서 배치된다. 소스영역(86)과 드레인영역(87)은 모두 동일한 면적을 가지는 직사각형(rectangles)으로서 형성되어 있다. 소스영역(86)은, 상대적으로 낮은 농도로 불순물이 도입된 저농도영역(low concentration region)(86L)과, 상대적으로 높은 농도로 불순물이 도입된 고농도영역(high concentration region)(86H)으로 구분된다. 저농도영역(86L)은 광활성층(85)에 인접하여 위치된다. 마찬가지로, 드레인영역(87)은, 상대적으로 낮은 농도로 불 순물이 도입된 저농도영역(87L)과 상대적으로 높은 농도로 불순물이 도입된 고농도영역(87H)으로 구분된다. 저농도영역(87L)은 광활성층(85)에 인접하여 위치된다.

제 1 절연막(83)의 표면에는, 제 2 절연막(88)이 반도체막(84)을 덮는 적층 형태로 제 2 절연막(88)이 형성되어 있다. 제 2 절연막(88)은, 광투과성의, 절연물질로 구성되어 있다. 제 2 절연막(88)을 통하여, 소스영역(86)의 고농도영역(86H)의 일부를 노출하도록 복수의 컨택트홀(contact hole)(89)이 형성되고, 또한, 드레인영역(87)의 고농도영역(87H)의 일부를 노출하도록 복수의 컨택트홀(90)이 형성되어 있다. 소스 측의 컨택트홀(89)은 제 1 배선(first conductor)(91)의 배선재료(conductor material)로 채워지고(filled), 반면 드레인 측의 컨택트홀(90)은 제 2 배선(92)의 배선재료로 채워진다. 제 2 절연막(88)의 표면에는, 각각의 배선(91, 92)을 덮는 적층 형태로 평탄화막(planarizing film)(93)이 형성되어 있다. 평탄화막(93)은 광투과성의, 절연물질로 구성되어 있다.

상기한 구성의 광센서(80)에 있어서, 평탄화막(93), 제 2 절연막(88) 등을 통한 반도체막(84)의 광활성층(85)으로의 빛의 입사는, 광활성층(85)에서 전자-정공쌍의 생성을 야기하여 광전류가 생성되도록 한다. 이 광전류는, 광센서로부터의 수광신호로서 센서 외부로 읽어내 진다.

일반적으로, 반도체막(84)을 이용한 광센서(80)에서 생성되는 광전류는 미약하므로, 높은 감도를 가지는 광센서(80)를 제공하기 위해서는 광전류를 고효율로 읽어낼 필요가 있다. 광전류를 고효율로 읽어내기 위해서는, 센서 내부의 기생 커패시턴스(parasitic capacitance)를 감소시키는 것이 효과적이다. 센서 내부의 기생 커패시턴스를 결정하는 주요한 요소는, 제 1 절연막(83)을 통하여 대향하는 제어전극(82)과 소스영역(86)(저농도영역(86L))의 서로 마주보는 면적(mutually-facing area) 및 제 1 절연막(83)을 통하여 대향하는 제어전극(82)과 드레인영역(87)(저농도영역(87L))의 서로 마주보는 면적이다. 따라서 센서 내부의 기생 커패시턴스를 줄이기 위해서는, 반도체막(84)의 면적을 감소시킬 필요가 있다. 그러나, 반도체막(84)의 면적의 감소는 광활성층(85)의 면적을 더 좁게 하므로, 센서 내부에서 생성되는 광전류의 감소로 이어진다.

상기한 문제를 해결하기 위한 관점에서, 센서 내부에서 생성된 광전류를 감소시키지 않고 내부 기생 커패시턴스가 감소된 광센서와, 다수의 그러한 광센서를 장비한 표시장치를 제공하는 것이 바람직하다.

따라서 본 발명의 실시예에 있어서, 기판(substrate)상에 형성되고 2개의 변(edge)을 가지는 제어전극(control electrode)과, 절연막(insulating film)을 그 사이에 두고(interposed) 상기 제어전극과 대향하여(opposite) 형성되며, 광활성 층(photoactive layer) 및 상기 광활성층의 한 쌍의 대향하는 면(opposite sides)에 위치된 전극영역(electrode region)을 포함하는 반도체막(semiconductor film)을 포함하여 구성되고, 상기 광활성층은, 상기 제어전극과 겹치는(overlap) 영역에 배치되며, 상기 한 쌍의 전극영역 중 적어도 하나의 전극영역이 상기 제어전극의 상기 변 중 인접하는 하나(proximal one)와 겹치고, 상기 인접하는 변의 위 및 상기 인접하는 변을 따라(on and along the proximal edge), 상기 적어도 하나의 전극영역이 상기 제어전극의 상기 인접하는 변을 따르는 방향으로 상기 광활성층의 길이보다 짧은 길이를 가지는 것을 특징으로 하는 광센서가 제공된다.

광활성층의 대향하는 측면에 위치된 한 쌍의 전극영역 중 적어도 하나를 각각 고려하면, 본 발명의 실시예에 따른 광센서에 있어서, 제어전극의 인접하는 측변(proximal side edge)과 겹치는 전극 부분(electrode section)의 길이는, 제어전극의 인접하는 측변을 따른 방향으로 광활성층의 길이보다 짧게 설계된다. 이러한 설계는 광활성층의 영역을 감소시키지 않고 적어도 하나의 전극 부분과 제어전극의 서로 마주보는 면적을 감소시킬 수 있도록 한다.

본 실시예의 광센서에 따르면, 상기 센서는 센서 내부에서 생성되는 광전류를 저하시키지 않고 내부 기생 커패시턴스를 감소시킬 수 있다. 따라서, 광센서로부터 고효율로 광전류를 읽어낼 수 있다.

본 발명의 다른 실시예에 따르면, 화소 소자(pixel element)와 상기 정의된 바와 같은 광센서가 기판상에 설치된 표시장치(display)가 또한 제공된다. 상기 한 광센서의 장점에 의해, 이 표시장치는, 예를 들면, 손가락, 스타일러스 펜(stylus pen) 등으로 표시영역에 좌표(coordinates)를 입력하거나, 디스플레이 패널(display panel)의 표시면(display surface)(스크린)에 가까이 위치된 피사체(object)를 캡처하거나, 또는, 상기 표시장치가 설치된 환경의 밝기(brightness)를 검출하는 것이 가능하다.

이하, 도면을 참조하여 본 발명의 구체적인 실시예에 대하여 상세하게 설명한다. 그러나, 여기서, 본 발명의 기술적 범위는 이하에 설명하는 실시예로 한정되는 것이 아닐 뿐만 아니라, 본 발명의 구성요소(elements) 또는 그 조합(combinations)으로부터 얻을 수 있는(available) 효과 또는 특별히 유리한 효과(specific advantageous effect)를 이끌어낼 수 있는 범위 내에서 여러 가지 다양한 변경(modifications)이나 개량(improvements)을 가한 형태 또한 포함한다.

< 표시장치의 전체적인 구성(Overall construction of display) >

도 1을 참조하면, 표시장치(display)(1)에는 디스플레이 패널(display panel)(2), 백라이트(backlight)(3), 디스플레이 구동회로(display drive circuit)(4), 수광 구동회로(light reception derive circuit)(5), 화상처리부(image processing unit)(6) 및 어플리케이션 프로그램 실행부(application program execution unit)(7)가 설치되어 있다.

표시장치(1)는 디스플레이 패널(2)로서 액정패널을 이용한 액정표시장치(LCD(Liquid Crystal Display))로 구성된다. 디스플레이 패널(2)은 화상을 표 시하기 위한 표시영역(display area))을 가지고 있다. 디스플레이 패널(2)의 표시영역(8)에는, 복수의 화소가 전 영역에 걸쳐 매트릭스(matrix) 형태로 배치되어 있다. 디스플레이 패널(2)은 f선-순차 동작(line-sequential operation)을 수행하면서 소정의 도형(picture)이나 문자(characters)와 같은 화상을 표시한다. 표시영역(8)에는 또한 표시면(display surface)(스크린(screen))에 접촉하거나 근접하는 물체(object)를 검출하는 광센서(light sensors)가 설치되어 있다. 이들 광센서는, 예를 들면, 손가락이나 스타일러스 펜(stylus pen) 등에 의해 표시영역(8) 내에 좌표를 입력하거나, 디스플레이 패널의 표시면(스크린)에 가까이 위치된 물체를 캡처(capture)하거나, 또는, 디스플레이 패널이 설치되어 있는 환경의 밝기를 검출하는 것을 가능하게 한다.

백라이트(3)는 디스플레이 패널(2)에 화상을 표시하기 위한 광원으로서 기능한다. 백라이트(3)는, 예를 들면, 복수의 발광 다이오드가 평면(plane) 내에 배열된 것과 같이 구성되어 있다. 백라이트(3)는 디스플레이 패널(2)의 동작 타이밍과 동기된 소정의 타이밍으로 발광 다이오드의 고속 온/오프 제어를 수행한다.

디스플레이 구동회로(4)는 대응하는 표시 데이터(display data)에 근거한 화상이 디스플레이 패널(2) 상에 표시되도록 디스플레이 패널(2)의 각각의 구동(각 선-순차 동작의 구동)을 수행한다.

수광 구동회로(5)는 디스플레이 패널(2)에서 수광 데이터(reception data)를 얻기 위한(물체의 접촉 또는 근접을 검출하기 위해) 디스플레이 패널(2)의 각각의 구동(각 선-순차 동작의 구동)을 수행한다. 수광 구동회로(5)는 프레임메모 리(9)를 가지고 있다. 각각의 화소에서의 수광 데이터는, 예를 들면, 프레임 단위로, 메모리에 축적되고, 그 후 화상처리부(6)로 출력된다.

화상처리부(6)는 수광 구동회로(5)로부터 출력되는 수광 데이터에 근거하여 소정의 화상처리(image processing)(연산처리(arithmetic processing))를 수행하고, 디스플레이 패널(2)에 접촉 또는 근접하는 물체에 관한 정보(위치 좌표 데이터(position coordinate data), 물체의 형상(shape)이나 크기(size)에 관한 데이터 등)를 검출 및 취득한다.

화상처리부(6)에 의한 검출결과에 근거하여, 어플리케이션 프로그램 실행부(7)는 소정의 어플리케이션 소프트웨어에 대응하는 처리를 실행한다. 처리로서는, 예를 들면, 화상처리부(6)에서 검출된 물체의 위치좌표를 포함하고 디스플레이 패널(2) 상에 그것들을 표시하는 것을 들 수 있다. 어플리케이션 프로그램 실행부(7)에서 생성된 표시 데이터는 디스플레이 구동회로(4)에 공급된다.

< 표시영역의 회로구성(Circuit construction of display area) >

도 2를 참조하여, 디스플레이 패널(2)의 표시영역(8)에 있어서의 회로구성에 대하여 이하에 설명한다. 도면에 도시된 바와 같이, 표시영역(8)에는 복수의 화소부(pixel elements)(11)와 복수의 센서부(sensor elements)(12)가 설치되어 있다. 복수의 화소부(11)는 표시영역(8)의 전체에 걸쳐 매트릭스 형태로 배치되고, 복수의 센서부(12)도 또한 표시영역(8) 전체에 걸쳐 매트릭스 형태로 배치된다. 구체적으로는, 화소부(11)와 센서부(12)는, 예를 들면, 도 2에 나타낸 바와 같이, 디스플레이 패널(2)의 수직주사방향(vertical scanning direction)으로 교대 로(alternately) 줄지어 늘어서듯이(line up in arrays) 배치된다. 센서부(12)의 배치에 대하여는, 적(R), 녹(G), 청(B)의 각 색 성분에 대응하는 서브 화소(sub-pixel)와 1：1의 관계로 배치될 수도 있고, RGB의 3개의 서브 화소의 조합으로 구성된 메인 화소(main pixel)와 1：1의 관계로 배치되거나, 또는, 1개의 센서부(12)가 복수의 메인 화소에 대하여 배치될 수도 있다. 더욱이, 센서부(12)는 표시영역(8)의 전체 대신에, 표시영역(8)의 한정된 부분(소정의 위치)에만 배치될 수도 있다.

화소부(11)는 수평방향으로 배선되는(laid) 복수의 주사선(scan lines)(11a)과 수직방향으로 배선되는 복수의 신호선(signal lines)(11b) 사이의 각각의 교차부(intersections)에서 표시영역(8)에 배치된다. 각 화소부(11)에는, 예를 들면, 화소 구동용 스위칭 소자(pixel-driving switching device)로서 기능하는 박막 트랜지스터(Thin Film Transistor：TFT)(Tr)가 설치되어 있다.

박막 트랜지스터(Tr)는, 그 게이트에서 주사선(11a)에 접속되고 그 소스와 드레인 중 하나가 신호선(11b)에 접속되며, 소스와 드레인 중 다른 하나가 화소전극(11c)에 접속되어 있다. 각 화소부(11)에는 또한 공통전위(common potential)(Vcom)가 모든 화소부(11)에 인가되도록 하는 공통전극(common electrode)(11d)이 설치되어 있다.

주사선(11a)을 통하여 공급되는 구동신호에 근거하여, 박막 트랜지스터(Tr)는 온 또는 오프로 전환된다. 박박 트랜지스터(Tr)가 온 상태일 때, 신호선(11b)으로부터 공급되는 표시신호에 근거하여 화소전극(11c)에 화소전압(pixel voltage)이 인가되고, 화소전극(11c)과 공통전극(11d) 사이의 전계(electric field)에 의해 액정층이 구동된다.

한편, 각 센서부(12)에는 광센서(15)가 설치되어 있다. 광센서(15)는, 예를 들면, 상기한 화소부(11)의 박막 트랜지스터(Tr)와 동일층(same layer)(동일 공정(same step))을 이용하여 형성된다. 구체적으로는, 예를 들면, 화소부(11)가 투명한 유리기판상에 배치되는 것으로 가정하면, 광센서(15)도 또한 화소부(11)와 함께 그 유리기판상에 배치된다. 이 경우, 화소부(11)는 박막 트랜지스터를 이용해 형성되고, 이들 박막 트랜지스터가 기판상에 배열되어 배치된다(arranged in arrays). 따라서 상기 기판은, "TFT 어레이 기판(a TFT array substrate)" 또는 "구동기판(a drive substrate)"이라 불린다. 디스플레이 패널(2)은 TFT 어레이 기판과 대향 기판(opposite substrate)(예를 들면, 컬러필터층(color filter layer)이 형성된 컬러필터 기판) 사이에 액정층을 봉입(enclosing)하고 협지(holding)함으로써 구성된다.

상기 회로는 각각의 광센서(15)에 전원전압(power supply voltage)(VDD)이 공급되도록 설계되어 있다. 광센서(15)에는, 리셋용 스위칭소자(resetting switching element)(12a)와 커패시터(capacitor)(축적(storage) 커패시터)(12b)가 접속되어 있다. 광센서(15)는 빛의 입사(incidence)(조사(exposure))에 의해 전자-정공쌍(electron-hole pairs)을 생성하고, 빛의 양에 비례하는(proportional) 광전류(photoelectric current)를 생성한다. 이 광전류는 광센서(15)의 수광신호(reception signal)로서 센서 외부로 읽어내 진다. 광센서(15)의 수광신호(신 호전하(signal charge))는 커패시터(12b)에 축적된다. 스위칭소자(12a)는 소정의 타이밍에서 커패시터(12b)에 축적된 수광신호를 리셋한다. 읽기용 스위칭소자(reading switching element)(12c)가 온이 되는 타이밍에서, 커패시터(12b)에 축적된 수광신호는 버퍼 앰프(buffer amplifier)(12d)를 통하여 수광신호배선(reception signal conductor)(12e)으로 공급(읽기)되고 그 후 외부로 출력된다. 리셋용 스위칭소자(12a)의 온/오프 동작은 리셋 제어선(reset control line)(12f)을 통해 공급되는 리셋신호(reset signal)에 의해 제어된다. 반면, 읽기용 스위칭소자(12c)의 온/오프 동작은 읽기 제어선(read control line)(12g)에 의해 공급되는 읽기신호(read signal)에 의해 제어된다.

< 제 1 실시예 >

도 3 및 도 4를 참조하여, 본 발명의 제 1 실시예에 따른 광센서(15)의 구성에 대하여 이하에 설명한다. 도시된 광센서(15)는 n-채널 MOS 트랜지스터와 같은 구조를 가진다. 이러한 광센서(15)에 있어서, 제어전극(control electrode)(22)은 기판(substrate)(21)의 표면(upper surface)에 띠(strap)와 같은 모양으로 형성된다. 제어전극(22)을 덮도록 하여(covering), 제 1 절연막(first insulating film)(23)이 적층 형태(stacked layer)로 형성되어 있다. 기판(21)은 광투과성(light-transmitting properties)을 가지는 기판, 구체적으로는, 예를 들면, 투명한 유리기판(glass substrate)으로 구성된다. 제어전극(22)은 MOS 트랜지스터의 게이트 전극에 해당한다. 제어전극(22)에는, 광센서(15)의 구동을 제어하기 위해 도시하지 않은 제어배선(control conductor)을 통하여 소정의 전압 이 인가된다. 제어전극(22)은, 예를 들면, 몰리브덴(molybdenum)이나 고융점 금속(high melting-point metal)과 같은, 광반사성(light-reflecting)의, 도전재료(conductive material)를 이용하여 구성된다. 제 1 절연막(23)은 MOS 트랜지스터의 게이트 절연막에 해당하는 것이다.

제 1 절연막(23)은, 광투과성의, 절연재료(insulating material)(예를 들면, 산화실리콘(silicon oxide), 질화실리콘(silicon nitride) 등)으로 구성되어 있다. 제 1 절연막(23)의 성막에는, CVD(Chemical Vapor Deposition) 공법이 적용될 수 있다. 제 1 절연막(23)상 및 표면(on and upper surface)에는 반도체막(semiconductor film)(24)이 형성되어 있다. 반도체막(24)은, 예를 들면, 다결정 실리콘(polycrystalline silicon)으로 이루어지는 박막이며, MOS 트랜지스터의 채널길이(channel length) 방향(도면의 횡방향)으로 제어전극(22)을 지나치도록(extend) 하여 제 1 절연막(23) 상에 형성되어 있다. 반도체막(24)은, 예를 들면, 제 1 절연막(23) 상에 아몰퍼스(amorphous) 실리콘을 성막하고 그 후 실리콘막을 다결정화 하기 위해 엑시머 레이저(eximer laser)를 조사함으로써 형성될 수 있다. 반도체막(24)은 크게는 광활성층(photoactive layer)(25)과 한 쌍의 전극영역(electrode regions)(26, 27)으로 구분된다.

광활성층(25)은 MOS 트랜지스터의 채널에 해당하는 것이며, 광전변환 기능(photoelectric conversion function)을 가진다. 광활성층(25)은, 그 광활성층(25)에 빛이 입사했을 때 광전류원으로서 전자-정공쌍을 생성한다. 평면적으로 보아, 광활성층(25)은 제어전극(22)의 길이방향으로 연장하는(extends) 직사각 형(rectangle) 형태를 취한다. 광활성층(25)은 제어전극(22)과 겹치는(overlap) 영역 내에 배치되어 있다. MOS 트랜지스터의 채널길이 방향(소스에서 드레인 방향)에 있어서, 광활성층(25)의 치수(dimension)는 제어전극(22)의 치수보다 작게 설정되고, 또 MOS 트랜지스터의 채널 폭(channel width) 방향(채널길이 방향에 직교하는 방향)에 있어서도, 광활성층(25)의 치수는 제어전극(22)의 치수보다 작게 설정된다. 따라서, 광활성층(25)은 제어전극(22)의 형성영역 내에 완전하게 포함되도록 배치된다.

한 쌍의 전극영역(26, 27)은, 예를 들면, 이온주입 시스템(ion implantation system)을 이용하여, 광활성층(25)의 대향하는 측의 반도체막(24)으로 불순물(impurity)을 도입(introducing)(주입(implanting)) 함으로써 형성된다. 전극영역(26, 27)은, 모두, N+ 영역이다. 한 쌍의 전극영역(26, 27) 중 하나, 즉, 전극영역(26)은 MOS 트랜지스터를 구성하는 소스영역으로서 배치되고, 반면, 다른 전극영역(27)은 MOS 트랜지스터를 구성하는 드레인영역으로서 배치된다. 다결정 실리콘막으로 이루어지는 반도체막(24)에서, 소스영역(26) 및 드레인영역(27)은, 예를 들면, 다음과 같이 형성될 수 있다. 다결정 실리콘막을 덮기 위해 실리콘 산화막(silicon oxide film)이 성막된 후, 포토리소그래피 기술(photolithographic technology)에 의해 실리콘 산화막 상에 레지스트(resist)가 패터닝된다. 그 후, 이온주입 시스템을 이용하여, 소스영역(26)과 드레인영역(27)을 형성하기 위해 레지스트의 개구부를 통하여 불순물이 다결정 실리콘막으로 도입된다. 그 후, 기판(21)은 불순물을 활성화하기 위해 단련로(annealing oven)에 투입된다. 레 지스트가 박리(stripped off) 된 후, 레지스트 패턴이 다시 형성된다. 다결정 실리콘막과 실리콘 산화막은 그 후 드라이 에칭기(dry etcher)로 패터닝 된다.

소스영역(26)은, 상대적으로 낮은 농도로 불순물이 도입된 저농도 영역(26L)과, 상대적으로 높은 농도로 불순물이 도입된 고농도 영역(26H)으로 구분된다. 저농도 영역(26L)은 채널길이 방향으로 광활성층(25)에 인접하여 위치된다. 소스영역(26)의 저농도 영역(26L)은 채널길이 방향으로 제어전극(22)의 인접하는 측변(proximal side edge)을 넘어서 연장하도록(extend over) 배치된다. 마찬가지로, 드레인영역(27)은 상대적으로 낮은 농도로 불순물이 도입된 저농도 영역(27L)과, 상대적으로 높은 농도로 불순물이 도입된 고농도 영역(27H)으로 구분된다. 저농도 영역(27L)은 채널길이 방향으로 광활성층(25)에 인접하여 위치된다. 드레인영역(27)의 저농도 영역(27L)은 채널길이 방향으로 제어전극(22)의 인접하는 측변을 넘어서 연장하도록 배치된다. 이러한 트랜지스터의 구조는 또한 LDD(Lightly Doped Drain) 구조라고도 불린다. LDD 구조의 채용 목적은, 드레인 전계(drain electric field)를 감소하는 것이다. 반면, 고농도 영역(26H, 27H)은, 반도체막(24)의 대향하는 양 단부(end portions)를 전극(소스 전극, 드레인 전극)으로 변환하기 위해 배치된다. 이 경우, 제어전극(22)의 측변(side edge)은, 한쪽은 소스영역(26), 다른 쪽은 드레인영역(27)인, 한 쌍의 전극 사이의 방향(소스에서 드레인으로의 방향)으로 제어전극(2)의 끝단(ends)을 정의하는 변(edge)으로서 기능한다.

제 1 절연막(23)의 표면에는, 제 2 절연막(28)이 반도체막(24)을 덮도록 적 층 형태로 제 2 절연막(28)이 형성되어 있다. 제 2 절연막(28)은, 광투과성의, 절연재료(예를 들면, 산화실리콘, 질화실리콘 등)으로 구성되어 있다. 제 2 절연막(28)의 성막에는, CVD(chemical vapor deposition)법이 적용될 수 있다. 제 2 절연막(28)을 통하여, 소스영역(26)의 고농도 영역(26H)의 일부를 노출하도록 1개의 컨택트홀(29)이 형성되고, 또한, 드레인영역(27)의 고농도 영역(27H)의 일부를 노출하도록 복수(나타낸 실시예에서는 5개)의 컨택트홀(30)이 형성되어 있다. 각각의 컨택트홀(29, 30)은, 예를 들면, 포토리소그래피 기술에 의해 제 2 절연막(28) 상에 레지스트 패턴을 형성하고 그 후 이 레지스트 패턴을 통과하여(through) 제 2 절연막(28)을 에칭함으로써, 제 2 절연막(28)을 통과하여 형성될 수 있다. 소스 측 컨택트홀(source-side contact hole)(29)은, 제 1 배선(first conductor)(31)의 배선물질(conductor material)로 채워지고(filled), 반면 드레인 측 컨택트홀(drain-side contact hole)(30)은 제 2 배선(32)의 배선물질로 채워져 있다. 제 1 배선(31) 및 제 2 배선(32)의 배선물질로서는, 예를 들면, 알루미늄이 사용될 수 있다. 제 2 절연막(28)의 표면에는, 각각의 배선(31, 32)을 덮는, 평탄화막(planarizing film)(33)이 적층 형태로 형성되어 있다. 평탄화막(33)은, 광투과성의, 유기계(organic), 절연물질로 구성되어 있다.

여기서, 반도체막(24)의 소스영역(26)과 반도체막(24)의 드레인영역(27)을 비교하면, 드레인영역(27)은 직사각형으로 형성되어 있는 반면 소스영역(26)은 드레인영역(27)보다 작은 사다리꼴(trapezoid) 형태로 형성되어 있다. 더 상세하게는, 드레인영역(27)을 정의하는 직사각형의 긴 쪽 길이(longer length)는 광활성 층(25)의 길이(긴 쪽 치수(longer dimension))와 같은 치수를 가진다. 한편, 소스영역(26)을 정의하는 사다리꼴의 하변(lower side)은 광활성층(25)의 긴 쪽 길이와 같은 치수를 가지나, 소스영역(26)을 정의하는 사다리꼴의 상변(upper side)은 광활성층(25)의 긴 쪽 치수보다 짧은 치수를 가진다. 여기서 사용되는 "광활성층(25)의 길이"란 표현은, 상기한 제어전극(22)의 인접하는 측변을 따르는 방향으로의 광활성층(25)의 길이를 뜻한다. 도 3에서 광활성층(25)이 세로로 긴 띠(vertically-long strip) 모양으로 형성되어 있는 것과 같이, 광활성층(25)의 길이는 광활성층(25)의 긴 쪽 치수에 의해 정의된다. 그러나, 예를 들면, 광활성층(25)이 가로로 긴 띠(horizontally-long strip) 모양으로 형성된 경우는, 광활성층(25)의 길이는 광활성층(25)의 짧은 쪽 치수(shorter dimension)에 의해 정의된다.

드레인영역(27)에 대하여는, 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(27L)의 길이와, 제어전극(22)의 인접하는 측변을 따르는 방향의 광활성층(25)의 길이(본 실시예에서는 저농도 영역(27L)과 광활성층(25) 사이의 경계부(boundary portion)의 길이)가 모두 동일한 길이(L1)로 설정된다. 한편, 소스영역(26)에 대하여는, 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(26L)의 길이(L2)는, 제어전극(22)의 인접하는 측변을 따르는 방향의 광활성층(25)의 길이(L3(L3=L1))(본 실시예에서는 저농도 영역(26L)과 광활성층(25) 사이의 경계부의 길이)보다 짧다. 도면에 도시된 실시예에서는, L3×0.65≒L2의 치수관계(dimensional relation)가 있다.

상기한 구성의 광센서(15)에 있어서, 평탄화막(33), 제 2 절연막(28) 등을 통하여 반도체막(24)의 광활성층(25)으로 빛이 입사하면, 광전류가 생성되도록 광활성층(25)에서 전자-정공쌍이 생성된다. 이 광전류는 광센서로부터의 수광 신호로서 센서 외부로 읽어내 진다.

본 발명의 제 1 실시예에 따른 광센서(15)에 있어서는, 반도체막(24)의 소스영역(26)을 사다리꼴 형태로 형성함으로써 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(26L)의 길이(L2)가 제어전극(22)의 인접하는 측변을 따르는 방향의 광활성층(25)의 길이(L3)보다 짧게 형성된다. 따라서, 제어전극(22)과 소스영역(26)(저농도 영역(26L))의 서로 마주보는 면적(mutually-facing area)은 제어전극(22)과 드레인영역(27)(저농도 영역(27L))의 서로 마주보는 면적보다 작다. 따라서 소스영역(26)을 드레인영역(27)과 같이 직사각형으로 형성하는 경우와 비교하여, 제어전극(22)과 소스영역(26)의 서로 마주보는 면적이 좁아지므로, 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 소스 측과 드레인 측 모두에 대하여 광활성층(25)의 긴 쪽 치수가 동일한 값(L1=L3)으로 유지되므로, 전자-정공쌍의 생성원으로서의 광활성층(25)의 영역(면적)이 그대로 유지된다. 따라서, 센서 내부에서 생성되는 광전류가 저하하지 않는다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고, 센서 내부의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 광센서(15)의 수광신호로서의 광전류를 효율적으로 읽어낼 수 있다.

상기한 제 1 실시예에 있어서는, 드레인영역(27)을 직사각형으로 형성하고, 소스영역(26)을 사다리꼴 형태로 형성함으로써 소스 측의 서로 마주보는 면적이 드 레인 측보다 작게 된다. 반대로, 드레인영역(27)을 사다리꼴 형태로 형성하고 소스영역(26)을 직사각형으로 형성함으로써 드레인 측의 서로 바주보는 면적이 소스 측보다 작아질 수도 있다.

< 제 2 실시예 >

도 5를 참조하여, 본 발명의 제 2 실시예에 따른 광센서(15)의 구성에 대하여 설명한다. 이 제 2 실시예에 있어서는, 드레인영역(27)의 형태가 상기 제 1 실시예와 다르다. 구체적으로는, 상기 제 1 실시예에서는 드레인영역(27)의 형태가 직사각형이었으나, 본 제 2 실시예에 있어서는, 드레인영역(27)이 소스영역(26)과 마찬가지로 사다리꼴로 형성된다. 드레인영역(27)에 대하여는, 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(27L)의 길이(L4)가 저농도 영역(27L)과 광활성층(25) 사이의 경계부의 길이(L1)보다 짧다.

상기한 구성의 광센서(15)에 있어서, 반도체막(24)의 각 소스영역(26)과 드레인영역(27)을 사다리꼴로 형성함으로써 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(26L)의 길이(L2)가, 제어전극(22)의 인접하는 측변을 따르는 방향의 광활성층(25)의 길이(L3)(저농도 영역(26L)과 광활성층(25) 사이의 경계부의 길이)보다 짧게 형성된다. 따라서 제 1 실시예와 비교하여, 제어전극(22)과 드레인영역(27)(저농도 영역(27L))의 서로 마주보는 면적이 더 작고, 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 소스 측과 드레인 측 모두에 대하여 광활성층(25)의 긴 쪽 치수가 동일한 값(L1=L3)로 유지되므로, 전자-정공 상의 생성원으로서의 광활성층(25)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 생성되 는 광전류가 저하하지 않는다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고 센서 내부의 기생 커패시턴스가 감소될 수 있다. 따라서, 광센서(15)의 수광신호로서의 광전류를 보다 효율적으로 읽어내는 것이 가능해진다.

< 제 3 실시예 >

도 6을 참조하여, 본 발명의 제 3 실시예에 따른 광센서(15)의 구성에 대하여 이하에 설명한다. 이 제 3 실시예에서는, 소스영역(26)의 형태가 상기 제 1 실시예와 다르다. 구체적으로는, 상기 제 1 실시예에서는, 드레인영역(27)의 형태가 직사각형이고, 소스영역(26)의 형태가 사다리꼴이었으나, 본 제 3 실시예에서는, 드레인영역(27)은 직사각형으로 형성되고 소스영역(26)은 빗(comb) 모양으로 형성된다. 드레인영역(27)에 대하여는, 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(27L)의 길이와, 저농도 영역(27L)과 광활성층(25) 사이의 경계부의 길이가, 따라서, 모두 동일한 길이(L1)로 설정된다. 반면, 소스영역(26)에 대하여는, 제어전극(22)의 인접하는 측변과 겹치는 저농도 영역(26L)의 길이(L5)(L5=L5a+L5b+L5c)가, 제어전극(22)의 인접하는 측변을 따르는 방향의 광활성층(25)의 길이(L3)(본 실시예에서는 저농도 영역(26L)과 광활성층(25) 사이의 경계부의 길이)보다 짧다.

상기한 구성에 따르면, 제어전극(22)과 소스영역(26)(저농도 영역(26L))의 서로 마주보는 면적은 제어전극(22)과 드레인영역(27)(저농도 영역(27L))의 그것보다 작다. 따라서, 소스영역(26)을 드레인영역(27)과 같은 직사각형으로 형성하는 경우와 비교하여, 제어전극(22)과 소스영역(26)의 서로 마주보는 면적이 따라서 더 작아지고, 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 소스 측과 드레인 측 모두에 대하여 광활성층(25)의 긴 쪽 치수는 동일한 값(L1=L3)으로 유지되므로, 전자-정공쌍의 발생원으로서의 광활성층(25)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 발생하는 광전류가 저하하지 않는다. 그 결과, 센서 내부에서 발생하는 광전류를 저하시키지 않고, 센서 내부의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 광센서(15)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다.

제 3 실시예에 있어서, 드레인영역(27)을 직사각형으로 형성하고, 소스영역(26)을 빗 형태로 형성함으로써 소스 측의 서로 마주보는 면적이 드레인 측의 그것보다 작게 형성된다. 반대로, 드레인영역(27)을 빗 형태로 형성하고, 소스영역(26)을 직사각형으로 형성함으로써 드레인 측의 서로 마주보는 면적이 소스 측의 그것보다 작게 형성될 수도 있다. 또한, 소스영역(26)과 드레인영역(27)이 각각 빗 형태로 형성될 수도 있다.

< 제 4 실시예 >

도 7 및 도 8을 참조하여, 본 발명의 제 4 실시예에 따른 광센서(15)의 구성에 대하여 이하에 설명한다. 제 4 실시예에 있어서, 제 1~제 3 실시예에 대하여 상기 설명한 구성의 구성요소와 같은 기능을 가지는 구성요소에는 같은 참조부호를 교부하여 설명하는 것으로 한다. 도시한 광센서(15)에 있어서, 제어전극(22)과 반도체막(24)의 소스영역(26), 광활성층(25) 및 드레인영역(27)이 모두 동심으로(concentrically) 배치되어 있다. 제어전극(22)은 고리형(annular shape)으로 형성되어 있다. 제어전극(22)에는, 제어배선(control conductor)(20)이 접속되어 있다. 반도체막(24)은 원형(circular shape)(진원(true round))으로 형성되어 있다. 반도체막(24)은 광센서(15)의 중심으로부터 반경 방향(radial direction)으로 소스영역(26), 광활성층(25) 및 드레인영역(27)이 순서대로 배열된 구성을 가진다. 따라서, 광활성층(25)은, 광활성층(25)이 소스영역(26)을 둘러싸도록(surround), 원형의 소스영역(26)의 외측(outer side)에 고리형으로 형성되고, 드레인영역(27)은, 드레인영역(27)이 광활성층(25)을 둘러싸도록 광활성층(25)의 외측에 고리형으로 형성되어 있다.

광활성층(25)은, 제어전극(22)과 겹치는 영역 내에 배치되어 있다. 광활성층(25)의 내경(inner diameter)은 제어전극(22)의 내경보다 크게 설정되고, 광활성층(25)의 외경(outer diameter)은 제어전극(22)의 외경보다 작게 설정된다. 광활성층(25)은, 따라서, 제어전극(22)의 형성영역 내에 완전하게 포함되도록 배치되어 있다.

소스영역(26)은, 그 내측이 고농도 영역(26H), 그 외측이 저농도 영역(26L)으로 구분되고, 저농도 영역(26L)의 외주부(outer circumferential portion)는 광활성층(25)의 내주부(inner circumferential portion)에 인접하여 위치된다. 컨택트홀(29)은 소스영역(26)의 고농도 영역(26H)의 중심 위치(central position)에 배치된다. 컨택트홀(29)은 제 2 절연막(28)을 통과하여 연장하는(extend through) 형태로 형성되고, 제 1 배선(31)의 배선물질로 채워져 있다. 제 1 배선(31)의 바로 아래에는, MOS 트랜지스터의 채널에 해당하는 광활성층(25)이 소스 신호에 의해서 커플링 되는 것을 방지하기 위해, 소스영역(26)을 제외하고 제어전극(22) 및 반도체막(24)이 컷 오프(cut off) 될 수도 있다.

드레인영역(27)은, 그 외측이 고농도 영역(27H), 그 내측이 저농도 영역(27L)으로 구분되고, 저농도 영역(27L)의 내주부는 광활성층(25)의 외주부에 인접하여 위치된다. 드레인영역(27)의 고농도 영역(27H)의 일부분은 외측으로 연장하고(extend outwardly), 컨택트홀(30)은 이 연장하는 부분에 형성된다. 컨택트홀(30)은 제 2 절연막(28)을 통과하여 연장하는 형태로 형성되고, 제 2 배선(32)의 배선재료로 채워져 있다.

여기서, 반도체막(24)의 소스영역(26)과 드레인영역(27)을 비교하면, 드레인영역(27)은 광활성층(25)의 외측에 고리형으로 형성되어 있는데 반하여, 소스영역(26)은 광활성층(25)의 내측에 원형으로 형성되어 있다. 드레인영역(27)에 대하여는, 제어전극(22)의 인접하는 원주둘레(circumferential edge)(바깥 원주둘레(outer circumferential edge))와 겹치는 저농도 영역(27L)의 길이(원주 길이(circumferential length))가, 따라서 제어전극(22)의 인접하는 원주둘레를 따르는 방향(원주방향(circumferential direction))의 광활성층(25)의 길이(본 실시예에서는 저농도 영역(27L)과 광활성층(25) 사이의 경계부의 길이(원주 길이))보다 길다. 반면, 소스영역(26)에 대하여는, 제어전극(22)의 인접하는 원주둘레(내주 둘레(inner circumferential edge)와 겹치는 저농도 영역(26L)의 길이(원주 길이)가, 제어전극(22)의 인접하는 원주둘레를 따르는 방향(원주 방향)의 광활성층(25)의 길이(본 실시예에서는 저농도 영역(26L)과 광활성층(25) 사이의 경계부의 길이 (원주 길이))보다 짧다. 제어전극(22)과 소스영역(26)(저농도 영역(26L))의 서로 마주보는 면적은, 따라서, 제어전극(22)과 드레인영역(27)(저농도 영역(27L))의 그것보다 작다. 제어전극(22)과 드레인영역(27)의 서로 마주보는 면적이 상기한 종래의 구조의 경우(드레인영역이 직사각형으로 형성되는 경우)와 같다고 가정하면, 제어전극(22)과 소스영역(26)의 서로 마주보는 면적이 상기한 종래의 구조보다 작고, 그만큼 센서 내부의 기생 커패시턴스가 감소된다.

MOS 트랜지스터 구조의 광센서에서, 소스영역 측의 광활성층의 단부(end portion)를 "소스단(source end)"이라 하고, 드레인영역 측의 광활성층의 단부를 "드레인단(drain end)"이라 하면, 일반적으로 드레인단이 소스단보다 높은 전자-정공쌍 생성에 대한 기여도(degree of contribution)를 가지며, 이는, 광활성층에 빛이 입사했을 때, 광전류를 생성하는 전자-정공쌍이 주로 드레인단에서 발생하기 때문이다. 제 4 실시예에 따른 광센서(15)에 있어서는, 반도체막(24)의 배치형태로서, 소스영역(26)과 드레인영역(27)이 각각 내측 및 외측에 배치된다. 이는 전자-정공쌍 생성에 더 높은 기여도를 가지는 드레인단의 원주 길이를 더 길게 확보하도록 한다. 따라서 외측에 소스영역(26)을 배치하고 내측에 드레인영역(27)을 배치하는 경우에 비하여, 더 많은 광전류가 생성될 수 있다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고, 센서 내부의 기생 커패시턴스가 감소될 수 있다. 따라서, 광센서(15)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다. 동일한 센서 효율을 가지는 종래의 센서에 비하여, 본 실시예에 따른 센서는 더 작은 면적으로 제조될 수 있다.

제 4 실시예에 있어서, 제어전극(22)과 반도체막(24)의 형태(내주 형태, 외주 형태 등)는 원형이다. 그러나, 여기서, 이들 형태는 이러한 원형에 한정되는 것이 아니라, 예를 들면, 육각형이나 그 이상의 다각형일 수 있다.

제 1~제 4 실시예에서는 n 채널 MOS 트랜지스터 구조의 광센서를 예로 들어 설명하였다. 그러나, 여기서, 본 발명의 실시예는 이러한 광센서에 한정되는 것이 아니라, p 채널 MOS 트랜지스터 구조의 광센서에도 또한 적용될 수 있다.

또한, 본 발명의 실시예는 MOS 트랜지스터 구조의 광센서에 한정되는 것이 아니라, PIN 다이오드 구조의 광센서에도 적용될 수 있다. PIN 다이오드는, p형 전극영역, I형 광활성층, n형 전극영역으로 구분된 반도체막을 이용하여 구성되는 것이다. 이 경우, 광활성층의 반대측(opposite side)에 위치되는 한 쌍의 전극영역은 PIN 다이오드를 구성하는 애노드 영역과 캐소드 영역에 의해 구성된다. 이하, 본 발명이 PIN 다이오드 구조의 광센서에 적용되는 경우의 구체적인 실시예에 대하여 설명한다.

< 제 5 실시예 >

도 9 및 도 10을 참조하여, 본 발명의 제 5 실시예에 따른 광센서(45)의 구성에 대하여 이하에 설명한다. 도시된 광센서(45)는 PIN형 다이오드와 같은 구조를 가진다. 이 광센서(45)에 있어서, 제어전극(47)은 기판(46)의 표면에 띠 모양으로 형성된다. 제어전극(47)을 덮도록, 제 1 절연막(48)이 적층 형태로 형성되어 있다. 기판(46)은, 광투과성을 가지는 기판, 구체적으로는, 예를 들면, 투명한 유리기판을 이용하여 구성된다. 제어전극(47)은 화소 구동용, 스위칭소 자로서 기능하는 박막 트랜지스터(Tr)(도 2 참조)의 게이트 전극과 같은 공정을 통하여 공통의 기판(46)상에 형성된다. 제어전극(47)에는, 광센서(45)의 구동을 제어하기 위해, 도시하지 않은 제어배선(control conductor)을 통하여 소정의 전압이 인가된다. 제어전극(47)은, 예를 들면, 몰리브덴이나 고융점 금속과 같은, 광반사성의, 도전재료를 이용하여 구성된다. 제 1 절연막(48)은 상기한 박막 트랜지스터(Tr)의 게이트 절연막과 같은 공정으로 형성된다.

제 1 절연막(48)은, 광투과성의, 절연재료(예를 들면, 산화실리콘, 질화실리콘 등)로 구성된다. 제 1 절연막(48)의 성막에는 CVD(chemical vapor deposition)법이 적용될 수 있다. 제 1 절연막(48)의 표면에는 반도체막(49)이 형성된다. 반도체막(49)은, 예를 들면, 다결정 실리콘으로 이루어지는 박막이며, 도면에서 가로방향으로 제어전극(47)을 지나 연장하도록(extend over) 제 1 절연막(48) 상에 형성된다. 반도체막(49)은, 예를 들면, 제 1 절연막(48) 상에 아몰퍼스(amorphous) 실리콘을 성막한 후 실리콘층을 다결정화 하기 위해 엑시머 레이저를 조사함으로써 형성될 수 있다. 반도체막(49)은 PIN 다이오드를 구성하며, 광활성층(50)과 한 쌍의 전극영역(51, 52)으로 구분된다. 광활성층(50)은 상대적으로 낮은 불순물 농도를 가지는 I형으로 이루어지며, 반면 한 쌍의 전극영역(51, 52)은 각각 상대적으로 높은 불순물 농도를 가지는 P형과 N형으로 이루어진다.

광활성층(50)은 광전변환기능을 가진다. 광활성층(50)은, 광활성층(50)에 빛이 입사했을 때 광전류원으로서의 전자-정공쌍을 생성한다. 평면적으로 보아, 광활성층(50)은 제어전극(47)의 길이 방향으로 연장하는 직사각형 형태를 취한다. 광활성층(50)은 제어전극(47)과 겹치는 영역 내에 배치된다. 도면에서 가로방향에 있어서, 광활성층(50)의 치수는 제어전극(47)의 치수보다 작게 설정되고, 도면의 세로 방향에 있어서도, 광활성층(50)의 치수는 또한 제어전극(47)의 치수보다 작게 설정된다. 광활성층(50)은, 따라서, 제어전극(47)의 형성영역 내에 완전하게 포함되도록 배치된다.

한 쌍의 전극영역(51, 52)은 광활성층(50)의 반대측의 반도체막(49)에, 예를 들면, 이온주입 시스템을 이용하여, 각각 도전형(conductivity type)이 다른 불순물을 도입(주입)함으로써 형성된다. 한쪽은 P+ 영역이고, 다른 쪽은 N+ 영역이다. 한 쌍의 전극영역(51, 52) 중 하나, 즉, 전극영역(P+ 영역)(51)은 애노드 영역으로서 배치되고, 반면 다른 전극영역(N+ 영역)(52)은 캐소드 영역으로서 배치된다. 애노드 영역(51)은 도면의 가로 방향으로 제어전극(47)의 인접하는 측변을 지나 연장하도록 배치되고, 캐소드 영역(52)은 도면의 가로 방향으로 제어전극(47)의 인접하는 측변을 지나 연장하도록 배치된다.

제 1 절연막(48)의 표면에는, 제 2 절연막(53)이 반도체막(49)을 덮도록 제 2 절연막(53)이 적층 형태로 형성된다. 제 2 절연막(53)은 광투과성의, 절연재료(예를 들면, 산화실리콘, 질화실리콘 등)으로 구성된다. 제 2 절연막(53)의 성막에는 CVD(Chemical Vapor Deposition)법이 적용될 수 있다. 제 2 절연막(53)을 통하여, 애노드 영역(51)의 일부를 노출하도록 1개의 컨택트홀(54)이 형성되고, 또한, 캐소드 영역(52)의 일부를 노출하도록 다른 1개의 컨택트홀(55)이 형성된다. 각각의 컨택트홀(54, 55)은, 예를 들면, 제 2 절연막(53) 상에 포토리소그래피 기술에 의해 레지스트 패턴을 형성하고 그 후 이 레지스트 패턴을 이용하여 제 2 절연막(53)을 에칭함으로써, 제 2 절연막(53)을 통과하여 형성된다. 애노드 측 컨택트홀(54)은 제 1 배선(56)의 배선재료로 채워지고, 반면 캐소드 측 컨택트홀(55)은 제 2 배선(57)의 배선재료로 채워진다. 제 1 배선(56) 및 제 2 배선(57)의 배선재료로는, 예를 들면, 알루미늄이 사용될 수 있다. 제 2 절연막(53)의 표면에는, 각각의 배선(56, 57)을 덮는, 평탄화막(58)이 적층 형태로 형성된다. 평탄화막(58)은 광투과성의, 유기계, 절연재료로 구성된다.

여기서, 반도체막(49)의 애노드 영역(51)과 캐소드 영역(52)은 각각 평면상으로 보아 T자형으로 형성된다. 애노드 영역(51)에 대하여, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L5)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L6)(본 실시예에서는 애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이)보다 짧다. 마찬가지로, 캐소드 영역(52)에 대하여, 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L7)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L8(L8=L6))(본 실시예에서는 캐소드 영역(52)과 광활성층(50) 사이의 경계부의 길이)보다 짧다.

상기한 구성의 광센서(45)에 있어서, 평탄화막(58), 제 2 절연막(53) 등을 통해 반도체막(49)의 광활성층(50)에 빛이 입사하면, 광활성층(50)에서 전자-정공쌍이 생성되어 광전류가 생성된다. 이 광전류는 광센서의 수광신호로서 센서 외 부로 읽어내 진다.

본 발명의 제 5 실시예에 따른 광센서(45)에 있어서, 반도체막(49)의 각각의 애노드 영역(51)과 캐소드 영역(52)을 T자형으로 형성함으로써, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L5)가 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L6)(본 실시예에서는 애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이)보다 짧게 형성되고, 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L7)는 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L8)(본 실시예에서는 캐소드 영역(52)과 광활성층(50)의 경계부의 길이)보다 짧게 형성된다. 반면, 예를 들면, 도 11에 나타낸 바와 같이, 반도체막(49)의 애노드 영역(51)과 캐소드 영역(52)이 각각 직사각형으로 형성되면, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L9)는 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L9)(애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이)와 동일해지며, 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L10)는 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(캐소드 영역(52)과 광활성층(50) 사이의 경계부의 길이)와 동일해진다.

따라서 제어전극(47)과 애노드 영역(51)의 서로 마주보는 면적은 애노드 영역(51)이 직사각형으로 형성되는 경우와 비교하여 더 작아지고, 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 마찬가지로, 제어전극(47)과 캐소드 영역(52)의 서로 마주보는 면적은 캐소드 영역(52)이 직사각형으로 형성되는 경우와 비교하 여 더 작아지고, 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 또, 애노드 영역(51)과 캐소드 영역(52)의 모두에 대하여 광활성층(50)의 긴 쪽 치수가 동일한 값(L6=L8=L9=L10)으로 유지되므로, 전자-정공쌍의 발생원으로서의 광활성층(50)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 생성되는 광전류가 저하하지 않는다. 결과적으로, 센서 내부에서 생성되는 광전류를 저하시키지 않고 센서 내부의 기생 커패시턴스가 감소될 수 있다. 따라서, 광센서(45)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다.

< 제 6 실시예 >

도 12를 참조하여, 본 발명의 제 6 실시예에 따른 광센서(45)의 구성에 대하여 이하에 설명한다. 이 제6 실시예에서는, 애노드 영역(51)과 캐소드 영역(52)의 형태가 상기 제 5 실시예와 다르다. 구체적으로는, 상기 제 5 실시예에서는 애노드 영역(51)과 캐소드 영역(52)이 각각 T자형으로 형성되었으나, 본 제 6 실시예에서는 애노드 영역(51)과 캐소드 영역(52)이 각각 직사각형의 연장이 되는(terminating in a rectangular extension) 사다리꼴(trapezoid)로 형성된다. 따라서, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L11)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L12)(본 실시예에서는 애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이)보다 짧고, 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L13(L13=L11))는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L14(L14=L12))(본 실시예에서는 캐소드 영역(52)과 광활성층(50) 사이의 경계부의 길이)보다 짧다.

상기한 구성의 광센서(45)에 있어서, 반도체막(49)의 애노드 영역(51)과 캐소드 영역(52)을 각각 직사각형의 연장이 되는 사다리꼴로 형성함으로써, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L11)는 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L12)(본 실시예에서는 애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이)보다 짧게 형성되고, 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L13)는 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L14)(본 실시예에서는 캐소드 영역(52)과 광활성층(50) 사이의 경계부의 길이)보다 짧게 형성된다. 따라서, 상기한 도 11에 나타낸 바와 같이 애노드 영역(51)과 캐소드 영역(52)이 각각 직사각형으로 형성되는 경우와 비교하여, 제어전극(47)과 애노드 영역(51)의 서로 마주보는 면적이 작아져, 그만큼 센서 내부의 기생 커패시턴스가 감소하며, 또한, 제어전극(47)과 캐소드 영역(52)의 서로 마주보는 면적도 작아져 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 또, 애노드 측과 캐소드 측의 양쪽에 대하여 광활성층(50)의 긴 쪽 치수가 상기한 도 11에 나타낸 센서구조와 동일한 값(L9=L10=L12=L14)으로 유지되므로, 전자-정공쌍의 발생원으로서의 광활성층(50)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 생성되는 광전류가 저하하지 않는다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고 센서 내부의 기생 커패시턴스가 더욱 감소될 수 있다. 따라서, 광센서(45)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다.

< 제 7 실시예 >

도 13을 참조하여, 본 발명의 제 7 실시예에 따른 광센서(45)의 구성에 대하여 이하에 설명한다. 제 7 실시예는 상기 제 5 및 제 6 실시예와 관련하여 상기한 구성요소와 같은 기능을 가지는 구성요소에 같은 참조부호를 교부하여 설명한다. 도시된 광센서(45)에 있어서, 제어전극(47)과 반도체막(49)의 애노드 영역(51), 광활성층(50) 및 캐소드 영역(52)은 모두 동심원 형태로(concentrically) 배치되어 있다. 제어전극(47)은 고리형으로 형성되어 있다. 제어전극(47)에는, 제어배선(59)이 접속되어 있다. 반도체막(49)은 원형(진원(true round))으로 형성되어 있다. 반도체막(49)은 광센서(45)의 중심으로부터 반경 방향(radial direction)으로 캐소드 영역(52), 광활성층(50) 및 애노드 영역(51)이 순서대로 배치된 구성을 가진다. 따라서, 광활성층(50)은, 광활성층(50)이 캐소드 영역(52)을 둘러싸도록 원형의 캐소드 영역(52)의 외측에 고리형으로 형성되고, 애노드 영역(51)은, 애노드 영역(51)이 광활성층(50)을 둘러싸도록 광활성층(50)의 외측에 고리형으로 형성된다.

광활성층(50)은 제어전극(47)과 겹치는 영역 내에 배치되어 있다. 광활성층(50)의 내경은 제어전극(47)의 내경보다 크게 설정되고, 광활성층(50)의 외경은 제어전극(47)의 외경보다 작게 설정된다. 따라서, 광활성층(50)은 제어전극(47)의 형성영역 내에 완전하게 포함되도록 배치된다.

애노드 영역(51)의 내주부는 광활성층(50)의 외주부와 인접하여 위치된다. 애노드 영역(51)의 일부는 바깥쪽으로 연장하고, 컨택트홀(54)이 이 연장하는 부 분에 형성된다. 컨택트홀(54)은 제 2 절연막(53)을 통과하여 연장하는 형태로 형성되고, 제 1 배선(애노드 배선)(56)의 배선재료로 채워진다.

캐소드 영역(52)의 외주부는 광활성층(50)의 내주부에 인접하여 위치된다. 컨택트홀(55)은 애노드 영역(51)의 중심위치에 설치된다. 컨택트홀(55)은 제 2 절연막(53)을 통과하여 연장하는 형태로 형성되고, 제 2 배선(캐소드 배선)(57)의 배선재료로 채워진다.

여기서, 반도체막(49)의 애노드 영역(51)과 반도체막(49)의 캐소드 영역(52)을 비교하면, 애노드 영역(51)이 광활성층(50)의 외측에 고리형으로 형성되는데 반하여 캐소드 영역(52)은 광활성층(50)의 내측에 원형으로 형성된다. 따라서, 제어전극(47)의 인접하는 원주 둘레(외주 둘레)와 겹치는 애노드 영역(51)의 길이(원주 길이)는, 제어전극(47)의 인접하는 원주 둘레를 따르는 방향(원주 방향)의 광활성층(50)의 길이(본 실시예에서는 애노드 영역(51)과 광활성층(50) 사이의 경계부의 길이(원주 길이))보다 길다. 반면, 제어전극(47)의 인접하는 원주 둘레(내주 둘레)와 겹치는 캐소드 영역(52)의 길이(원주 길이)는, 제어전극(47)의 인접하는 원주 둘레를 따르는 방향의 광활성층(50)의 길이(본 실시예에서는 캐소드 영역(52)과 광활성층(50) 사이의 경계부의 길이(원주 길이))보다 짧다. 따라서, 제어전극(47)과 캐소드 영역(52)의 서로 마주보는 면적은 제어전극(47)과 애노드 영역(51)의 그것보다 작다. 제어전극(47)과 애노드 영역(51)의 서로 마주보는 면적이, 예를 들면, 상기한 도 11에 나타낸 바와 같이 애노드 영역(51)과 캐소드 영역(52)이 각각 직사각형으로 형성된 경우와 동일하다고 가정하면, 제어전극(47)과 캐소드 영역(52)의 서로 마주보는 면적이 도 11에 나타낸 상기한 센서구조의 그것보다 작아지고, 그만큼 센서 내부의 기생 커패시턴스가 감소한다.

PIN 다이오드 구조의 광센서에서, 애노드 영역측의 광활성층의 단부를 "애노드단"이라 하고 캐소드 영역측의 광활성층의 단부를 "캐소드단"이라 하면, 일반적으로 애노드단이 캐소드단보다 높은 전자-정공쌍 생성에 기여도를 가지며, 이는, 광활성층에 빛이 입사했을 때 광전류를 생성하는 전자-정공쌍이 주로 애노드단에서 발생하기 때문이다. 제 7 실시예에 따른 광센서(45)에 있어서, 반도체막(49)의 배치형태로서, 캐소드 영역(52)과 애노드 영역(51)은 각각 내측과 외측에 배치된다. 이는, 더 높은 전자-정공쌍 발생의 기여도를 가지는 애노드단의 원주 길이를 더 길게 확보하도록 한다. 캐소드 영역(52)을 외측, 애노드 영역(51)을 내측에 배치하는 경우에 비하여, 더 높은 광전류가 생성될 수 있다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고, 센서 내부의 기생 커패시턴스가 감소될 수 있다. 따라서, 광센서(45)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다. 캐소드 영역(52)이 광활성층(50)과 애노드 영역(51)으로 둘러싸인 구조에 의하면, 광활성층(50)의 전계분포의 편향(bias in the distribution of electric field)을 회피할 수 있다. 동일한 센서효율을 가지는 종래의 소자와 비교하여, 본 실시예에 따른 센서는 더 작은 치수로 제조될 수 있다.

상기한 제 7 실시예에서는, 제어전극(47)과 반도체막(49)의 형태(내주 형태, 외주 형태 등)가 원형이다. 그러나, 여기서 이들 형태는 그러한 원형으로만 한 정되는 것이 아니라, 예를 들면, 육각형이나 다른 그 이상의 다각형이 될 수도 있다.

< 제 8 실시예 >

도 15를 참조하여 본 발명의 제 8 실시예에 따른 광센서(45)의 구성에 대하여 이하에 설명한다. 이 제8 실시예는, 광활성층(50)과 애노드 영역(51)의 형태가 상기한 제 5 실시예와 다르다. 구체적으로는, 제 5 실시예에서는, 광활성층(50)이 띠 모양으로 형성되고, 애노드 영역(51)이 T자형으로 형성되었으나, 본 제 8 실시예에서는, 광활성층(50)의 일부가 애노드 영역(51)과 동일한 폭(width)으로 애노드 영역(51) 쪽으로 연장하도록 설계된다. 그 연장하는 부분으로부터 연속하는 형태로, 애노드 영역(51)은 I자형으로 형성되고, 캐소드 영역(52)은 T자형으로 형성된다. 따라서, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L5)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L6)보다 짧다. 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L7)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L8)보다 짧다. 따라서, 제 5 실시예와 유사한 이점을 얻을 수 있다. 제 5 실시예와 비교하면, 제어전극(47)과 애노드 영역(51)의 서로 마주보는 면적이 더 작아 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 이 제 8 실시예에 적용된 구조는 상기한 n-채널형 MOS 트랜지스터 구조의 광센서에도 마찬가지로 적용될 수 있다. 그러한 경우, 애노드 영역(51)의 부분이 소스영역의 부분이 되고, 캐소드 영역(52)의 부분이 드레인영역의 부분이 된다. 또, 제 8 실시예의 변형예로서, 애노드 영역(51)이 T자형으로 형성될 수도 있고, 캐소드 영역(52)이 I자형으로 형성될 수도 있다.

< 제 9 실시예 >

도 16을 참조하여, 본 발명의 제 9 실시예에 따른 광센서(45)의 구성에 대하여 이하에 설명한다. 이 제9 실시예에서는, 광활성층(50)과 캐소드 영역(52)의 형태가 상기한 제 8 실시예와 다르다. 구체적으로는, 본 제 9 실시예에 있어서, 광활성층(50)의 일부가 캐소드 영역(52)과 동일한 폭으로 캐소드 영역(52) 쪽으로 연장하도록 설계된다. 그 연장하는 부분으로부터 연속하는 형태로, 캐소드 영역(52)이 I자형으로 형성된다. 따라서, 제어전극(47)의 인접하는 측변과 겹치는 애노드 영역(51)의 길이(L5)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L6)보다 짧다. 제어전극(47)의 인접하는 측변과 겹치는 캐소드 영역(52)의 길이(L7)는, 제어전극(47)의 인접하는 측변을 따르는 방향의 광활성층(50)의 길이(L8)보다 짧다. 따라서, 제 8 실시예와 유사한 이점을 얻을 수 있다. 상기한 제 5 및 제 8 실시예와 비교하면, 제어전극(47)과 캐소드 영역(52)의 서로 마주보는 면적이 더 작아 그만큼 센서 내부의 기생 커패시턴스가 감소한다. 이 제 9 실시예에 적용된 구조는 상기한 n-채널형 MOS 트랜지스터 구조의 광센서에도 마찬가지로 적용될 수 있다. 그 경우, 애노드 영역(51)의 부분이 소스영역의 부분이 되고, 캐소드 영역(52)의 부분이 드레인영역의 부분이 된다.

< 제 10 실시예 >

도 17을 참조하여, 본 발명의 제10 실시예에 따른 광센서의 구성에 대하여 이하에 설명한다. 이 제 10 실시예에서는, 애노드 영역(51)과 캐소드 영역(52)의 형태가 상기한 도 11에 나타낸 PIN형 다이오드 구조와 다르다. 구체적으로는, 도 11에 나타낸 PIN형 다이오드 구조의 광센서(45)에서는, 반도체층(49)의 애노드 영역(51)과 캐소드 영역(52)이 각각 직사각형으로 형성되어 있다. 반면, 본 제 10 실시예에서는, 애노드 영역(51)의 제어전극(47)과 겹치는 부분에서 애노드 영역(51)에 톱니부(indentations)(60)가 형성되고, 또한, 캐소드 영역(52)의 제어전극(47)과 겹치는 부분에서 캐소드 영역(52)에 톱니부(60)가 형성된다. 전자의 톱니부(60)는, 제어전극(47)의 인접하는 측변을 따르는 방향(도면의 수직방향)의 애노드 영역(51)의 폭이 부분적으로 좁아지도록(locally narrowed) 형성된다. 마찬가지로, 후자의 톱니부(60)는, 제어전극(47)의 인접하는 측변을 따르는 방향(도면의 수직방향)의 캐소드 영역(52)의 폭이 부분적으로 좁아지도록 형성된다.

상기한 구성의 광센서(45)에서, 애노드 영역(51)에 톱니부(60)를 배치하는 것에 의해 애노드 영역(51)과 제어전극(47)의 서로 마주보는 면적이 감소되며, 또한, 캐소드 영역(52)에 톱니부(60)를 배치하는 것에 의해 캐소드 영역(52)과 제어전극(47)의 서로 마주보는 면적이 감소된다. 도 11에 나타낸 PIN형 다이오드 구조의 광센서(45)와 비교하여, 센서 내부의 기생 커패시턴스가 감소된다. 애노드측과 캐소드측 양쪽에 대하여 광활성층(50)의 긴 쪽 치수가 도 11에 나타낸 센서 구조의 그것과 동일한 값(L9=L10=L1 2=L14)으로 유지되므로, 전자-정공쌍의 발생원으로서의 광활성층(50)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 생성되는 광전류가 저하되지 않는다. 그 결과, 센서 내부에서 생성되는 광전 류를 저하시키지 않고 센서 내부의 기생 커패시턴스가 더욱 감소될 수 있다. 따라서, 광센서(45)의 수광신호로서의 광전류를 효율적으로 읽어내는 것이 가능해진다. 본 실시예에서는, 애노드 영역(51)과 캐소드 영역(52) 모두에 톱니부(60, 60)가 각각 배치된다. 그러나, 이러한 톱니부는, 애노드 영역(51)과 캐소드 영역(52) 중 한쪽에만 배치될 수도 있다. 도면에 도시하지는 않았으나, 이러한 톱니 또는 톱니부에 대신하여 원하는 형태(desired shape)(예를 들면, 원형, 타원형, 다각형 등)의 관통공(through-hole)이 적어도 1개 배치될 수도 있다. 본 실시예에 적용된 구조는 상기한 n-채널형 MOS 트랜지스터 구조의 광센서에도 마찬가지로 적용될 수 있다. 그 경우, 애노드 영역(51)의 부분이 소스영역의 부분이 되고, 캐소드 영역(52)의 부분이 드레인영역의 부분이 된다.

< 제 11 실시예 >

도 18을 참조하여, 본 발명의 제 11 실시예에 따른 광센서의 구성에 대하여 이하에 설명한다. 이 제 11 실시예에서는, 제어전극(47)과 반도체막(49) 사이의 배치관계(layout relation)가 도 9에 나타낸 PIN형의 다이오드 구조와 다르다. 구체적으로는, 도 9에 나타낸 PIN형 다이오드 구조의 광센서(45)에서는, 광활성층(50)과 광활성층(50)의 반대측의 애노드 영역(51) 및 캐소드 영역(52)의 일부가 제어전극(47)과 겹치도록 배치된다. 그러나, 본 제 11 실시예에서는, 광활성층(50)만이 제어전극(47)과 겹치고, 애노드 영역(51) 및 캐소드 영역(52)은 제어전극(47)과 겹치지 않는다. 더 상세하게는, 제어전극(47)의 인접하는 측변을 따르는 방향과 직교하는 방향(도면의 가로방향)으로, 제어전극(47)과 광활성층(50)의 치수(폭)가 동일하다. 그리고, 광활성층(50)과 애노드 영역(51) 사이의 경계는 제어전극(47)의 인접하는 측변과 동일 선상(on the same line)에 위치하고, 광활성층(50)과 캐소드 영역(52) 사이의 경계는 제어전극(47)의 인접하는 측변과 동일 선상에 위치한다.

상기한 구성의 광센서(45)에 있어서는, 애노드 영역(51)과 제어전극(47)의 서로 마주보는 면적이 실질적으로 제로이며, 또한, 캐소드 영역(52)과 제어전극(47)의 서로 마주보는 면적도 실질적으로 제로가 된다. 따라서, 도 9에 나타낸 PIN형 다이오드 구조의 광센서(45)와 비교하여, 센서 내부의 기생 커패시턴스가 감소한다. 광활성층(50)의 긴 쪽 치수가 도 9에 나타낸 센서 구조의 그것과 동등한 값으로 유지되므로, 전자-정공쌍의 발생원으로서의 광활성층(50)의 영역(면적)도 그대로 유지된다. 따라서, 센서 내부에서 생성되는 광전류가 저하되지 않는다. 그 결과, 센서 내부에서 생성되는 광전류를 저하시키지 않고, 센서 내부의 기생 커패시턴스가 더욱 감소될 수 있다. 이 제 11 실시예에 적용된 구성은 상기한 n-채널형 MOS 트랜지스터 구조의 광센서에도 마찬가지로 적용 가능하다. 그 경우, 애노드 영역(51)의 부분이 소스영역의 부분이 되고, 캐소드 영역(52)의 부분이 드레인영역의 부분이 된다.

< 응용예(Application Examples) >

본 발명의 실시예에 따른 상기 표시장치(액정표시장치)(1)는, 도 19 내지 도 23에 나타낸 다양한 전자기기(electronic equipment), 예를 들면, 디지털카메라, 노트북형 퍼스널 컴퓨터, 휴대전화와 같은 휴대단말장치(mobile terminal), 비디오 카메라 등과 같은, 전자기기에 입력된 영상신호(video signal), 또는, 전자기기에서 생성된 영상신호를 화상(picture image) 또는 영상(video image)으로서 표시하는 다양한 분야의 전자기기에 적용될 수 있다.

< 제 1 응용예 >

도 19는 제 1 응용예로서의 텔레비전을 나타내는 사시도이다. 본 응용예에 따른 텔레비전은, 프론트패널(front panel)(102) 필터유리(filter glass)(103) 등으로 구성되는 영상표시 화면부(image display screen)(101)를 포함하며, 상기한 표시장치(1)는 영상표시 화면부(101)로서 적용될 수 있다.

< 제 2 응용예 >

도 20a 및 20b는 제 2 응용예로서의 디지털카메라를 나타내는 사시도이다. 도 20a는 전면(front side)에서 본 사시도이고, 도 20b는 뒷면(back side)에서 본 사시도이다. 본 응용예에 따른 디지털카메라는, 플래시광(flashlight)을 위한 발광부(light-emitting unit)(111), 표시부(display)(112), 메뉴선택기(menu selector)(113), 셔터버튼(shutter button)(114) 등을 포함하고, 상기한 표시장치(1)는 표시부(112)에 적용될 수 있다.

< 제 3 응용예 >

도 21은 제 3 응용예로서의 노트북 퍼스널 컴퓨터를 나타내는 사시도이다. 본 응용예에 따른 노트북 퍼스널 컴퓨터는, 본체(main body)(121), 문자 등을 입력할 때 조작되는 키보드(keyboard)(122), 화상을 표시하는 표시부(display)(123) 등을 포함하고, 상기한 표시장치(1)는 표시부(123)에 적용될 수 있다.

< 제 4 응용예 >

도 22는 제 4 응용예로서의 비디오카메라를 나타내는 사시도이다. 본 응용예에 따른 비디오카메라는, 본체부(main body)(131), 전면에 피사체 촬영용 렌즈(object-shooting lens)(132), 촬영시 이용되는 스타트/스톱 스위치(start/stop switch)(133), 표시부(display)(134) 등을 포함하고, 상기한 표시장치(1)는 그 표시부(134)에 적용될 수 있다.

< 제 5 응용예 >

도 23a 내지 23g는 제 5 응용예로서의 휴대단말장치, 구체적으로는 휴대전화기를 나타내는 도면이며, 도 23a는 열린 상태(opened state)에서의 정면도(front view), 도 23b는 그 측면도(side view), 도 23c는 닫힌 상태(closed state)에서의 정면도, 도 23d는 그 좌측면도(left side view), 도 23e는 그 우측면도(right side view), 도 23f는 그 평면도(top view), 도 23g는 저면도(bottom view)이다. 본 응용예에 따른 휴대 전화기는, 상부 케이스(upper casing)(141), 하부 케이스(lower casing)(142), 연결부(connecting portion)(본 예에서는 경첩부(hinge))(143), 디스플레이(display)(144), 서브 디스플레이(sub-display)(145), 픽처 라이트(picture light)(146), 카메라(camera)(147) 등을 포함하고, 상기한 표시장치(1)는 디스플레이(144) 또는 서브 디스플레이(145)로서 적용될 수 있다.

본 발명은, 첨부된 청구의 범위 또는 그와 동등한 범위 내에서 설계상의 요구 및 기타 다양한 요인에 따라 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자에 의해 다양한 수정, 결합, 부분결합 및 대체 등이 일어날 수 있음은 당연한 일이라 하겠다.

도 1은 본 발명의 실시예에 따른 표시장치의 전체적인 구성을 나타내는 블록도(block diagram)이다.

도 2는 디스플레이 패널의 표시영역의 회로구성을 나타내는 도면이다.

도 3은 본 발명의 제 1 실시예에 따른 광센서의 구성을 나타내는 평면도(plan view)이다.

도 4는 본 발명의 제 1 실시예에 따른 광센서의 구성을 나타내는 단면도(cross-sectional view)이다.

도 5는 본 발명의 제 2 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 6은 본 발명의 제 3 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 7은 본 발명의 제 4 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 8은 본 발명의 제 4 실시예에 따른 광센서의 구성을 나타내는 단면도이다.

도 9는 본 발명의 제 5 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 10은 본 발명의 제 5 실시예에 따른 광센서의 구성을 나타내는 단면도이다.

도 11은 본 발명에 대한 비교예를 나타내는 평면도이다.

도 12는 본 발명의 제 6 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 13은 본 발명의 제 7 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 14는 본 발명의 제 7 실시예에 따른 광센서의 구성을 나타내는 단면도이다.

도 15는 본 발명의 제 8 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 16은 본 발명의 제 9 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 17은 본 발명의 제 10 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 18은 본 발명의 제 11 실시예에 따른 광센서의 구성을 나타내는 평면도이다.

도 19는 제 1 응용예(application example)로서의 텔레비전을 나타내는 사시도(perspective view)이다.

도 20a는 은 제 2 응용예로서 전면(front side)에서 본 디지털카메라를 나타내는 사시도이며, 도 20b는 뒷면(back side)에서 본 디지털카메라의 사시도이다.

도 21은 제 3 응용예로서 노트북 사이즈의 퍼스널 컴퓨터를 나타내는 사시도 이다.

도 22는 제 4 응용예로서 비디오 카메라를 나타내는 사시도이다.

도 23a는 제 5 응용예로서 열린 상태의 휴대전화기의 정면도(front view)이고, 도 23b는 열린 상태의 휴대전화기의 측면도(side view)이며, 도 23c는 닫힌 상태의 휴대전화기의 정면도이고, 도 23d는 닫힌 상태의 휴대전화기의 좌측면도(left side view)이며, 도 23e는 닫힌 상태의 휴대전화기의 우측면도(right side view)이고, 도 23f는 닫힌 상태의 휴대전화기의 평면도(top view)이며, 도 23g는 닫힌 상태의 휴대전화기의 저면도(bottom view)이다.

도 24는 종래의 광센서의 구성을 나타내는 평면도이다.

도 25는 종래의 광센서의 구성을 나타내는 단면도이다.

[부호의 설명]

1. 표시장치 15. 광센서

21. 기판 22. 제어전극

23. 제 1 절연막 24. 반도체막

25. 광활성층 26. 소스영역(전극영역)

27. 드레인영역(전극영역) 28. 제 2 절연막

29, 30. 컨택트홀 31. 제 1 배선

32. 제 2 배선 33. 평탄화막

45. 광센서 46. 기판

47. 제어전극 48. 제 1 절연막

49. 반도체막 50. 광활성층

51. 애노드 영역(전극영역) 52. 캐소드 영역(전극영역)

53. 제 2 절연막 54, 55. 컨택트홀

56. 제 1 배선 57. 제 2 배선

58. 평탄화막

Claims (10)

1. 광센서(light sensor)에 있어서,

   기판(substrate)상에 형성되고 2개의 변(edge)을 가지는 제어전극(control electrode)과,

   절연막(insulating film)을 그 사이에 두고(interposed) 상기 제어전극과 대향하여(opposite) 형성되며, 광활성층(photoactive layer) 및 상기 광활성층의 한 쌍의 대향하는 면(opposite sides)에 위치된 전극영역(electrode region)을 포함하는 반도체막(semiconductor film)을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는(overlap) 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나의 전극영역이 상기 제어전극의 상기 변 중 인접하는 하나(proximal one)와 겹치고, 상기 인접하는 변의 위 및 상기 인접하는 변을 따라(on and along the proximal edge), 상기 적어도 하나의 전극영역이 상기 제어전극의 상기 인접하는 변을 따르는 방향으로 상기 광활성층의 길이보다 짧은 길이를 가지는 것을 특징으로 하는 광센서.
2. 제 1항에 있어서,

   상기 한 쌍의 전극 영역은, MOS 트랜지스터를 구성하는 소스영역(source region)과 드레인영역(drain region)을 포함하는 것을 특징으로 하는 광센서.
3. 제 1항에 있어서,

   상기 한 쌍의 전극 영역은, PIN 다이오드를 구성하는 애노드 영역(annode region)과 캐소드 영역(cathode region)을 포함하는 것을 특징으로 하는 광센서.
4. 화소 소자들(pixel elements)과 광센서들(light sensors)을 가지는 기판상에 설치된 표시장치(display)에 있어서,

   각각의 상기 광센서는,

   기판상에 형성되고 2개의 변을 가지는 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나의 전극영역이 상기 제어전극의 상기 변 중 인접하는 하나와 겹치고, 상기 인접하는 변의 위 및 상기 인접하는 변을 따라, 상기 적어도 하나의 전극영역이 상기 제어전극의 상기 인접하는 변을 따르는 방향으로 상기 광활성층의 길이보다 짧은 길이를 가지는 것을 특징으로 하는 표시장치.
5. 광센서에 있어서,

   기판상에 형성된 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나가 상기 제어전극과 겹치는 부분(part)을 가지며, 상기 부분은 적어도 하나의 톱니부(indentation)가 설치된 것을 특징으로 하는 광센서.
6. 광센서에 있어서,

   기판상에 형성된 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나가 상기 제어전극과 겹치는 부분을 가지며, 상기 부분은 적어도 하나의 관통공(through-hole)이 설치된 것을 특징으로 하는 광센서.
7. 화소 소자들과 광센서들을 가지는 기판상에 설치된 표시장치에 있어서,

   각각의 상기 광센서는,

   기판상에 형성된 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나가 상기 제어전극과 겹치는 부분을 가지며, 상기 부분은 적어도 하나의 톱니부가 설치된 것을 특징으로 하는 표시장치.
8. 화소 소자들과 광센서들을 가지는 기판상에 설치된 표시장치에 있어서,

   각각의 상기 광센서는,

   기판상에 형성된 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층은, 상기 제어전극과 겹치는 영역에 배치되며,

   상기 한 쌍의 전극영역 중 적어도 하나가 상기 제어전극과 겹치는 부분을 가지며, 상기 부분은 적어도 하나의 관통공(through-hole)이 설치된 것을 특징으로 하는 표시장치.
9. 광센서에 있어서,

   기판상에 형성되고 2개의 변을 가지는 제어전극과,

   절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

   상기 광활성층과 상기 광활성층의 대향하는 면에 위치된 상기 한 쌍의 전극영역 사이의 경계(boudaries)는, 상기 제어전극의 상기 변들 중 인접하는 하나와 동일 선상(on the same line)에 각각 위치되는 것을 특징으로 하는 광센서.
10. 화소 소자들과 광센서들을 가지는 기판상에 설치된 표시장치에 있어서,

    각각의 상기 광센서는,

    기판상에 형성되고 2개의 변을 가지는 제어전극과,

    절연막을 그 사이에 두고 상기 제어전극과 대향하여 형성되며, 광활성층 및 상기 광활성층의 한 쌍의 대향하는 면에 위치된 전극영역을 포함하는 반도체막을 포함하여 구성되고,

    상기 광활성층과 상기 광활성층의 대향하는 면에 위치된 상기 한 쌍의 전극영역 사이의 경계는, 상기 제어전극의 상기 변들 중 인접하는 하나와 동일 선상에 각각 위치되는 것을 특징으로 하는 표시장치.

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