KR20090058445A - 액정표시장치용 어레이 기판의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 144
- 239000000758 substrate Substances 0.000 title claims abstract description 83
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 98
- 239000002184 metal Substances 0.000 claims abstract description 98
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 230000008569 process Effects 0.000 claims description 114
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 50
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims description 46
- 239000005751 Copper oxide Substances 0.000 claims description 46
- 229910000431 copper oxide Inorganic materials 0.000 claims description 46
- 239000010949 copper Substances 0.000 claims description 38
- 150000002736 metal compounds Chemical class 0.000 claims description 35
- 239000007789 gas Substances 0.000 claims description 29
- 238000009832 plasma treatment Methods 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 26
- 238000004380 ashing Methods 0.000 claims description 26
- 229910052802 copper Inorganic materials 0.000 claims description 26
- 238000001312 dry etching Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 24
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 24
- 239000012495 reaction gas Substances 0.000 claims description 14
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 9
- 229910016553 CuOx Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 49
- 239000010409 thin film Substances 0.000 abstract description 22
- 230000000903 blocking effect Effects 0.000 description 17
- 238000000926 separation method Methods 0.000 description 16
- 238000001039 wet etching Methods 0.000 description 13
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 12
- 239000011651 chromium Substances 0.000 description 10
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- 238000002161 passivation Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 240000006829 Ficus sundaica Species 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 239000005749 Copper compound Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 150000001880 copper compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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Abstract
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 미세 채널을 구현할 수 있는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
이를 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판 상의 일 방향으로 게이트 배선과 게이트 전극을 형성하는 단계와; 상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에 소스 및 드레인 금속층과 감광층을 형성하는 단계와; 상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와; 상기 감광 패턴을 마스크로 이용하고, 반응가스를 이용한 플라즈마 처리를 실시하여 금속 화합물을 형성하는 단계와; 상기 금속 화합물을 제거하여 양측으로 이격된 소스 및 드레인 전극과 채널을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 미세 채널을 구현할 수 있는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 바, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상의 일 방향으로 게이트 배선(20)과, 상기 게이트 배선(20)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)이 구성된다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차지점에는 박막트랜지스터(T)가 구성된다. 상기 박막트랜지스터(T)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 중첩된 상부에 위치하는 반도체층(미도시)과, 상기 반도체층 상의 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)이 차례로 적층 구성된다.
또한, 상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 대응하여 구성되는 바, 상기 화소 전극(70)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나로 구성된다.
이하, 첨부한 도면을 참조하여 종래에 따른 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 기판(10) 상에 스위칭 영역(S), 화소 영역(P) 및 데이터 영역(D)을 정의하는 단계를 진행한다. 이 때, 상기 스위칭 영역(S)은 박막트랜지스터, 상기 데이터 영역(D)은 데이터 배선이 각각 형성될 영역이고, 상기 화소 영역(P)은 게이트 배선과 데이터 배선이 교차하여 정의하는 영역이다.
상기 스위칭 영역(S), 화소 영역(P) 및 데이터 영역(D)이 정의된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 제 1 마스크로 패턴하게 되면, 일 방향으로 게이트 배선(도 1의 20)과, 상기 게이트 배선에서 연장된 게이트 전극(25)이 형성된다.
다음으로, 상기 게이트 전극(25)과 게이트 배선이 형성된 기판(10) 상에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기 절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(45)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 절연막(45)이 형성된 기판(10) 상에 순수한 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(미도시)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(미도시)을 적층 형성하고 이를 제 2 마스크로 패턴하게 되면, 상기 게이트 전극(25)과 중첩된 상부에 액티브층(40)과 오믹 콘택층(41)이 형성된다. 상기 액티브 층(40)과 오믹 콘택층(41)을 포함하여 반도체층(42)이라 한다.
도 2c에 도시한 바와 같이, 상기 반도체층(42)이 형성된 기판(10) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 소스 및 드레인 금속층(75)을 형성한다.
다음으로, 상기 소스 및 드레인 금속층(75)이 형성된 기판(10)의 상부 전면에 포토레지스트를 도포하여 감광층(80)을 형성한 후, 상기 감광층(80)과 이격된 상부로 투과부(T1)와 차단부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다. 상기 감광층(80)은 노광 및 현상되지 않는 부분이 패턴으로 남는 포지티브 타입(positive type)이 이용될 수 있다.
상기 포지티브 타입이 이용될 경우, 상기 차단부(T2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(80)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)에는 양 차단부(T2) 사이에 투과부(T1), 상기 데이터 영역(D)에는 차단부(T2), 그리고 이를 제외한 전 영역에는 투과부(T1)가 위치하도록 한다.
도 2d에 도시한 바와 같이, 상기 마스크(도 2c의 M)와 이격된 상부에서 노광 및 현상 공정을 진행하게 되면, 상기 스위칭 영역(S)과 데이터 영역(D)에는 높이 변화가 없는 제 1, 제 2, 제 3 감광 패턴(81, 82, 83)이 형성되고, 이를 제외한 전 영역에 대응된 감광층(도 2c의 80)은 모두 제거되고, 그 하부의 소스 및 드레인 금속층(75)이 외부로 노출된다. 이 때, 상기 제 1 및 2 감광 패턴(81, 82)의 이격된 사이 공간에 대응된 소스 및 드레인 금속층(75) 또한 외부로 노출된 상태로, 상기 제 1 및 제 2 감광 패턴(81, 82)의 이격된 사이에 대응된 제 1 길이(CD1)는 마스크의 설계치와 동일한 5μm로 설계하고 있다.
도 2e에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 감광 패턴(81, 82, 83)을 마스크로 이용하고, 상기 노출된 소스 및 드레인 금속층(도 2d의 75)을 제 3 마스크로 패턴하게 되면, 상기 게이트 배선과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)과, 상기 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)이 형성된다.
일반적으로, 상기 소스 및 드레인 전극(32, 34)과 데이터 배선(30)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 형성하고 있으나, 특히 구리 및 구리 합금으로 소스 및 드레인 금속층을 형성할 경우에는 건식식각(dry etching) 공정으로 소스 및 드레인 금속층을 패턴하는 것이 불가능하기 때문에 과산화수소(H2O2) 계열의 식각액을 이용한 습식식각 공정으로 패턴을 형성하게 된다.
그러나, 상기 소스 및 드레인 금속층(도 2d의 75)을 습식식각 공정으로 패턴하다 보면, 소스 및 드레인 금속층을 덮는 제 1 및 제 2 감광 패턴(81, 82)의 가장자리 하부면으로 식각액이 흘러들어가 소스 및 드레인 금속층을 과식각하는 문제를 유발시킨다.
이러한 과식각은 소스 및 드레인 전극(32, 34) 간의 이격 거리를 증가시키는 요인으로 작용하게 되고, 그 결과 소스 및 드레인 전극(32, 34) 간의 이격 거리가 제 1 길이(CD1)로 설계되는 것이 아니라, 제 1 길이(CD1) 보다 늘어난 제 2 길이(CD2)로 설계되고 있는 상황이다.
도 2f에 도시한 바와 같이, 상기 소스 및 드레인 전극(32, 34)을 마스크로 이용하고, 상기 소스 및 드레인 전극(32, 34)의 이격 사이로 노출된 오믹 콘택층(41)을 건식식각으로 패턴하게 되면, 제 2 길이(CD)로 설계된 소스 및 드레인 전극간의 이격 거리와 동일한 폭을 가지며 양측으로 분리된 오믹 콘택층이 형성된다.
즉, 상기 오믹 콘택층(41)의 이격 거리를 제 1 길이(CD1)로 설계하고 있으나, 전술한 과식각에 의해 제 2 길이(CD2)는 양측으로 1μm씩 증가된 7μm로 설계되고 있는 상황이다.
다음으로, 상기 양측으로 이격된 오믹 콘택층(41) 하부의 액티브층(40)을 과식각하여 이 부분을 채널(ch)로 활용한다. 이 때, 상기 오믹 콘택층(41)과 액티브층(40)을 건식식각 공정으로 패턴을 형성하는 과정에서, 소스 및 드레인 전극(32, 34) 간의 이격 거리에 대응되는 제 2 길이(CD2)로 채널(ch)이 형성될 수 밖에 없는 상황이다.
종합해 보건데, 전술한 구리 또는 구리 합금으로 형성된 소스 및 드레인 금속층을 습식식각 공정으로 패턴할 경우, 소스 및 드레인 전극(32, 34), 데이터 배선(30) 및 채널(ch)의 길이 변화로 박막트랜지스터(T)의 구동 특성을 저해하는 문제를 유발한다.
다음으로, 상기 제 1, 제 2, 제 3 감광층(81, 82, 83)을 스트립(strip) 공정 으로 제거하는 단계를 진행한다.
도 2g에 도시한 바와 같이, 상기 소스 및 드레인 전극(32, 34)과 데이터 배선(30)이 형성된 기판(10) 상부에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기 절연물질 그룹 또는, 포토 아크릴과 벤조싸이클로부텐을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)을 형성하고, 상기 드레인 전극(34)의 일부에 대응하는 보호막(55)을 제 4 마스크로 패턴하게 되면, 상기 드레인 전극(34)을 노출하는 드레인 콘택홀(CH1)이 형성된다.
다음으로, 상기 드레인 콘택홀(CH1)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속층(미도시)을 형성하고 이를 제 5 마스크로 패턴하게 되면, 상기 드레인 콘택홀(CH1)을 통해 드레인 전극(34)과 접촉된 화소 전극(70)이 화소 영역(P)에 대응하여 형성된다.
이상으로, 전술한 공정을 통해 종래에 따른 액정표시장치용 어레이 기판을 5 마스크 공정으로 제작할 수 있다.
전술한 바와 같이, 종래에 따른 액정표시장치용 어레이 기판의 제조방법에서는 소스 및 드레인 금속층을 과산화수소 계열의 식각액을 이용한 습식식각으로 패턴을 형성하는 과정에서 식각액이 감광 패턴의 가장자리를 따라 침투하여 마스크의 설계치 보다 늘어난 상태로 패턴이 형성되는 과식각 문제로 인해 소자 특성이 저하되는 문제를 유발하고 있다.
특히, 소스 및 드레인 전극 간의 이격 거리에 대응되는 길이로 형성되는 채 널 길이의 증가는 박막트랜지스터의 구동 특성을 저해하는 요인으로 작용하게 되고, 그 결과 화질 불량을 야기하고 있는 상황이다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 4 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 과정에서 미세 채널의 제작을 통해 박막트랜지스터의 구동 특성을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판 상의 일 방향으로 게이트 전극과 게이트 배선을 형성하는 단계와; 상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 형성하는 단계와; 상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와; 상기 감광 패턴을 마스크로 이용하고, 상기 소스 및 드레인 금속층을 패턴하여 소스 및 드레인 금속패턴과 데이터 배선을 형성하고, 상기 감광 패턴의 외부로 상기 불순물 비정질 실리콘층을 노출하는 단계와; 상기 소스 및 드레인 금속패턴과 데이터 배선을 덮는 감광 패턴과 이격된 상부에서 제 1 건식식각 공정을 진행하여, 액티브 및 오믹 콘택층과 제 1 및 제 2 비정질 패턴을 형성하는 단계와; 상기 감광 패턴을 애싱하는 공정을 진행하여, 상기 감광 패턴의 끝단으로 노출된 소스 및 드레인 금속패턴과 데이터 배선에 대응하여 구리산화막을 형성하는 단계와; 상기 구리산화막이 형성된 기판 상에서 구리산화막 제거용 플라즈마 처리를 실시하여 상기 구리산화막을 제거하는 단계와; 상기 감광 패턴을 마스크로 이용하고, 반응가스를 이용한 플라즈마 처리를 실시하여 금속 화합물을 형성하는 단계와; 상기 금속 화합물을 제거하여 양측으로 이격된 소스 및 드레인 전극을 형성하고, 제 2 건식식각 공정을 진행하여 채널을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이 때, 상기 소스 및 드레인 전극과 데이터 배선은 구리 및 구리 합금으로 형성된다. 상기 플라즈마 처리 시 사용되는 반응가스는 Brx, HCl 및 Cl2인 것을 특징으로 한다.
상기 구리산화막은 상기 애싱 공정시 사용되는 O2가스와의 반응에 의해 생성된 CuOx인 것을 특징으로 한다. 상기 구리산화막 제거용 플라즈마 공정시 사용되는 가스는 H2, HCl, He인 것을 특징으로 한다.
또한, 상기 금속 화합물은 CuBrx, CuClx을 포함한다. 상기 금속 화합물은 염산 또는 순수에 의해 선택적으로 제거되며, 상기 염산과 순수는 CuBrx와 CuClx 만을 선택적으로 제거할 수 있는 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 다른 예에 따른 액정표시장치용 어 레이 기판의 제조방법은 기판 상의 일 방향으로 게이트 전극과 게이트 배선을 형성하는 단계와; 상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 형성하는 단계와; 상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와; 상기 감광 패턴을 마스크로 이용하고, 상기 소스 및 드레인 금속층을 패턴하여 소스 및 드레인 금속패턴과 데이터 배선을 형성하고, 상기 감광 패턴의 외부로 상기 불순물 실리콘층을 노출하는 단계와; 상기 소스 및 드레인 금속패턴과 데이터 배선을 덮는 감광 패턴과 이격된 상부에서 애싱 공정을 진행하여, 상기 감광 패턴의 외부로 소스 및 드레인 금속패턴과 데이터 배선의 끝단을 각각 노출하고, 상기 노출된 소스 및 드레인 금속 패턴과 데이터 배선에 대응하여 구리산화막을 각각 형성하는 단계와; 상기 구리산화막이 형성된 기판 상에서 구리산화막 제거용 플라즈마 처리를 실시하여 상기 구리산화막을 제거하는 단계와; 상기 감광 패턴의 외부로 노출된 상기 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제 1 건식식각 공정으로 패턴하여, 상기 노출된 소스 및 드레인 금속패턴과 데이터 배선의 끝단으로 금속 화합물을 형성하고, 액티브 및 오믹 콘택층과 제 1 및 제 2 비정질 패턴을 형성하는 단계와; 상기 금속 화합물을 제거하고, 제 2 건식식각 공정을 진행하여 양측으로 이격된 소스 및 드레인 전극과 채널을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이 때, 상기 금속 화합물은 구리 및 구리 합금으로 이루어진 상기 데이터 배선, 소스 및 드레인 전극과 상기 제 1 건식식각 공정에 사용되는 Cl2 또는 Cl4가스와의 반응으로 생성된 CuClx인 것을 특징으로 한다.
전술한 목적을 달성하기 위한 본 발명의 또 다른 예에 따른 액정표시장치용 어레이 기판의 제조방법은 기판 상의 일 방향으로 게이트 배선과 게이트 전극을 형성하는 단계와; 상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에 소스 및 드레인 금속층과 감광층을 형성하는 단계와; 상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와; 상기 감광 패턴을 마스크로 이용하고, 반응가스를 이용한 플라즈마 처리를 실시하여 금속 화합물을 형성하는 단계와; 상기 금속 화합물을 제거하여 양측으로 이격된 소스 및 드레인 전극과 채널을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서는 첫째, 반응가스를 이용한 플라즈마 처리를 이용하여 금속화합물을 형성하고 이를 선택적으로 제거하는 것을 통해 소스 및 드레인 전극 간의 이격거리가 넓어지는 것을 방지할 수 있다.
둘째, 상기 소스 및 드레인 전극 간의 이격 거리를 확보하는 것을 통해 미세 채널의 구현으로 박막트랜지스터의 구동 특성을 개선할 수 있다.
--- 제 1 실시예 ---
본 발명의 제 1 실시예는 5 마스크 공정으로 미세 채널을 구현할 수 있는 액정표시장치용 어레이 기판을 제작하는 방법을 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 1 실시예에 따른 액정표시장치에 대해 설명하도록 한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상의 일 방향으로 게이트 배선(120)을 구성하고, 상기 게이트 배선(120)과 수직 교차하는 방향으로 데이터 배선(130)을 구성한다. 상기 게이트 배선(120)과 데이터 배선(130)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성한다. 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125) 상의 반도체층(미도시)과, 상기 데이터 배선(130)에서 연장되고 반도체층과 접촉된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다. 이 때, 상기 오믹 콘택층은 마스크의 설계치에 대응된 길이로 액티브층(140)의 상부 양측으로 이격 구성된다.
상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 물질로 구성한다.
이 때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 설계하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터(Cst)를 구성한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 4a 내지 도 4h는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 4a는 제 1 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G) 및 데이터 영역(D)을 정의하는 단계를 진행한다. 이 때, 상기 스위 칭 영역(S)은 박막트랜지스터, 게이트 영역(G)은 게이트 배선, 데이터 영역(D)은 데이터 배선이 각각 형성될 영역이고, 상기 화소 영역(P)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 스위칭 영역(S), 화소 영역(P), 게이트 영역(G) 및 데이터 영역(D)이 정의된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)을 포함하는 도전성 금속물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 게이트 영역(G)에 대응된 일 방향으로 게이트 배선(120)과 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 형성한다.
다음으로, 상기 게이트 배선(120)과 게이트 전극(125)이 형성된 기판(100)의 상부 전면에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(145)을 형성한다.
도 4b는 제 2 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수한 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(미도시)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(미도시)을 차례로 적층 형성하고 이를 패턴하여, 상기 게이트 전극(125)과는 게이트 절연막(145)을 사이에 두고 중첩 구성된 액티브층(140)과 오믹 콘택층(141)을 형성한다. 이 때, 상기 액티브층(140)과 오믹 콘택층(141)을 포함하여 반도체 층(142)이라 한다.
도 4c 내지 도 4f는 제 3 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4c에 도시한 바와 같이, 상기 반도체층(142)이 형성된 기판(100) 상에 구리 및 구리 합금을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(175)을 형성한다.
다음으로, 상기 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지스트를 도포하여 감광층(180)을 형성하고, 상기 감광층(180)과 이격된 상부로 투과부(T1)와 차단부(T2)로 이루어진 마스크(M)를 정렬하는 단계를 진행한다.
상기 감광층(180)이 포지티브 타입이라고 가정했을 때, 상기 마스크(M)의 차단부(T2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(180)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이 때, 상기 스위칭 영역(S)에는 양측의 차단부(T2)와 상기 양측의 차단부(T2)의 사이로 투과부(T1)를, 상기 데이터 영역(D)에는 차단부(T2)를, 그리고 이를 제외한 전 영역은 투과부(T1)를 위치시킨다.
도 4d에 도시한 바와 같이, 전술한 마스크(도 4c의 M)와 이격된 상부에서 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)의 양 차단부(도 4c의 T2)에는 높이 변화가 없는 제 1 및 제 2 감광 패턴(181, 182)이 형성되고, 상기 데이터 영역(D)에는 높이 변화가 없는 제 3 감광 패턴(183)이 형성되며, 상기 스위칭 영역(S)과 데이터 영역(D)을 제외한 전 영역의 감광층(도 4c의 180)은 모두 제거되고 그 하부의 소스 및 드레인 금속층(175)이 외부로 노출된다. 이 때, 상기 제 1 및 제 2 감광 패턴(181, 182)의 사이 공간에 대응된 소스 및 드레인 금속층(175)이 외부로 노출된 상태이다.
상기 제 1 및 제 2 감광 패턴(181, 182)의 사이 구간, 즉 제 1 감광 패턴(181)과 제 2 감광 패턴(182)이 마주보는 이격 거리는 마스크의 설계치와 동일한 제 1 길이(CD1)로 설계된다. 통상 이러한 제 1 길이(CD1)는 5μm로 설계된다.
도 4e에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 감광 패턴(181, 182, 183)을 마스크로 이용하고, 상기 기판(100)과 이격된 상부에서 HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리단계를 진행한다. 이러한 플라즈마 처리단계는 진공 및 상압에서 진행될 수 있으며, 대부분의 건식식각 장비를 포함하는 플라즈마 장비가 이용될 수 있다. 이러한 플라즈마 장비의 공정 압력과 시간 등의 공정 특성을 변화시키는 것을 통해 HBr, HCl 및 Cl2등의 반응가스와 금속 물질과의 반응에 의한 생성량을 조절할 수 있게 된다.
따라서, 전술한 HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리단계를 진행하면, 상기 제 1, 제 2, 제 3 감광 패턴(181, 182, 183)을 제외한 전 영역에는 구리(Cu)로 이루어진 소스 및 드레인 금속층(도 4d의 175)과 HBr, HCl 또는 Cl2 등의 가스가 반응하여 금속 화합물(191)을 형성하게 된다.
즉, 플라즈마 처리 공정 시 제 1, 제 2, 제 3 감광 패턴(181, 182, 183)의 하부에 대응된 소스 및 드레인 금속층(175)은 HBr, HCl 또는 Cl2 등의 가스와는 반응하지 않게 되고, 이와 달리 제 1, 제 2, 제 3 감광 패턴(181, 182, 184)을 제외한 전 부분으로 노출된 소스 및 드레인 금속층(도 4d의 175)과 HBr, HCl, Cl2 또는 Ox와의 반응으로 CuBrx, CuClx 또는 CuOx 등으로 변화된 금속 화합물(191)을 형성하게 된다.
이러한 금속 화합물(191)은 증기압이 낮아 기화될 염려가 없으며, 염산이나 불산 등의 식각액을 이용한 습식식각 공정으로 제거되는 것이 아니라, 아세트산(acetic acid), 6%의 물로 희석된 염산(dilute hydrochloric acid) 또는 순수(deionized water)와의 반응으로 손쉽게 제거되는 장점을 갖는다.
특히, 상기 아세트산은 CuOx 만을 선택적으로 식각할 수 있고, 6%의 물로 희석된 염산 및 순수는 구리는 식각하지 못하고 CuBrx, CuClx 만을 선택적으로 제거할 수 있는 특성이 있다.
도 4f에 도시한 바와 같이, 상기 금속 화합물(도 4e의 191)을 아세트산, 6%의 물로 희석된 염산 또는 순수를 이용하여 선택적으로 제거하게 되면, 상기 스위칭 영역(S)에는 양측으로 이격된 소스 및 드레인 전극(132, 134)이 형성되고, 상기 데이터 영역(D)에는 게이트 배선(120)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(130)이 형성된다.
이 때, 상기 아세트산이나 6%의 물로 희석된 염산 및 순수와의 반응을 통해 기판(100) 상의 금속 화합물만을 선택적으로 제거하는 것을 통해 습식식각 공정에 따른 과식각에 의해 발생되는 채널(ch) 길이의 변동을 방지할 수 있게 되고, 나아가 소스 및 드레인 전극(132, 134) 간의 이격 거리를 제 1 길이(CD1)와 동일한 제 2 길이(CD2)를 유지할 수 있게 된다.
이 때, 상기 제 2 길이(CD2)는 공정 조건에 따라 제 1 길이(CD1) 보다 큰 길이로 형성될 수는 있으나, 전술한 방법을 이용할 경우 그 좌우 양측의 편차는 최대 0.2μm 내외에 불과하다.
다음으로, 상기 소스 및 드레인 전극(132, 134)을 마스크로 이용하고, 상기 소스 및 드레인 전극(132, 134)의 이격된 사이로 노출된 오믹 콘택층(141)을 건식식각으로 패턴하여, 상기 오믹 콘택층(141)을 양측으로 분리 형성하고, 상기 분리된 오믹 콘택층(141)의 사이로 노출된 액티브층(140)을 과식각하여 백에치 타입(back-etched type)의 채널(ch)을 형성한다.
이 때, 상기 게이트 전극(125), 게이트 절연막(145), 반도체층(142)과 소스 및 드레인 전극(132, 134)을 포함하여 박막트랜지스터(T)라 한다.
즉, 본 발명의 제 1 실시예에서는 소스 및 드레인 전극(132, 134) 간의 이격 거리가 제 2 길이(CD2)를 유지하는 상태이므로, 건식식각 공정시 소스 및 드레인 전극(132, 134) 간의 이격 거리에 대응된 제 2 길이(CD2)를 그대로 유지한 채 채널(ch)을 형성하는 것이 가능한 바, 미세 채널(ch)의 제작에 따른 박막트랜지스터(T)의 구동 특성을 향상시킬 수 있는 효과가 있다.
다음으로, 상기 기판(100) 상에 잔류하는 제 1, 제 2, 제 3 감광 패턴(도 4e의 181, 182, 184)을 스트립 공정으로 제거하는 단계를 진행한다.
이상으로, 본 발명의 제1 실시예에 따른 제 3 마스크 공정 단계가 최종적으로 완료된다.
도 4g는 제 4 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4g에 도시한 바와 같이, 상기 데이터 배선(130)과 박막트랜지스터(T) 등이 형성된 기판(100)의 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 포토 아크릴(photo acryl)과 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.
다음으로, 상기 드레인 전극(134)의 일 부분에 대응된 보호막(155)을 패턴하여, 상기 드레인 전극(134)을 노출하는 드레인 콘택홀(CH2)을 형성한다.
도 4h는 제 5 마스크 공정 단계를 나타낸 단면도이다.
도 4h에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)을 포함하는 보호막(155) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질그룹 중 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하여, 상기 드레인 전극(134)과 연결된 화소 전극(170)을 화소 영역(P)에 대응하여 형성한다.
상기 화소 전극(170)은 전단의 게이트 배선(도 3의 120)과 중첩되도록 연장 형성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 이격된 사이 공간에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 스토리지 커패시터(Cst)를 형성한다.
이상으로, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판을 5 마스크 공정으로 제작할 수 있다.
--- 제 2 실시예 ---
본 발명의 제 2 실시예는 4 마스크 공정으로 미세 채널을 구현할 수 있는 액정표시장치용 어레이 기판 및 그 제조방법을 제공하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 2 실시예에 따른 액정표시장치에 대해 설명하도록 한다.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상의 일 방향으로 게이트 배선(120)을 구성하고, 상기 게이트 배선(120)과 수직 교차하는 방향으로 데이터 배선(130)을 구성한다. 상기 게이트 배선(120)과 데이터 배선(130)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성한다. 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125) 상의 반도체층(미도시)과, 상기 데이터 배선(130)에서 연장되고 반도체층과 접촉된 소스 전극(132)과, 상기 소스 전극(132) 과 이격된 드레인 전극(134)을 포함한다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다. 이 때, 상기 오믹 콘택층은 액티브층(140)의 상부 양측으로 마스크의 설계치에 대응된 길이로 이격 구성되고, 상기 소스 및 드레인 전극(132, 134)은 상기 오믹 콘택층과 동일한 폭으로 이격 구성된 것을 특징으로 한다.
상기 액티브층(140) 및 오믹 콘택층에서 각각 연장된 제 1 비정질 패턴(174) 및 제 2 비정질 패턴(미도시)은 데이터 배선(130)의 하부로 연장 구성된다. 특히, 상기 제 1 비정질 패턴(174)은 데이터 배선(130)의 외부로 돌출 구성된다.
상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 물질로 구성한다.
이 때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 설계하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개재된 절연막을 유전체층으로 하는 스토리지 커패시터(Cst)를 구성한다.
이하, 첨부한 도면을 참조하여 본 발명의 제 2 실시예에 따른 액정표시장치 용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 6a 내지 도 6l은 도 5의 Ⅵ-Ⅵ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 6a는 제 1 마스크 공정 단계를 나타낸 공정 단면도이다.
도 6a에 도시한 바와 같이, 기판(200) 상에 스위칭 영역(S), 화소 영역(P), 게이트 영역(G) 및 데이터 영역(D)을 정의하는 단계를 진행한다. 이 때, 상기 스위칭 영역(S)은 박막트랜지스터, 게이트 영역(G)은 게이트 배선, 데이터 영역(D)은 데이터 배선이 각각 형성될 영역이고, 상기 화소 영역(P)은 게이트 배선과 데이터 배선이 교차하여 정의되는 영역이다.
상기 스위칭 영역(S), 화소 영역(P), 게이트 영역(G) 및 데이터 영역(D)이 정의된 기판(200) 상에 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)을 포함하는 도전성 금속물질 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 상기 게이트 영역(G)에 대응된 일 방향으로 게이트 배선(220)과, 상기 게이트 배선(220)에서 연장된 게이트 전극(225)을 형성한다.
다음으로, 상기 게이트 배선(220)과 게이트 전극(225)이 형성된 기판(200)의 상부 전면에 산화 실리콘(SiO2)과 질화 실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(245)을 형성한다.
도 6b 내지 도 6j는 제 2 마스크 공정 단계를 나타낸 공정 단면도이다.
도 6b에 도시한 바와 같이, 상기 게이트 절연막(245)이 형성된 기판(200) 상에 순수한 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(240a)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 불순물 비정질 실리콘층(241a)을 차례로 적층 형성한다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(240a, 241a)이 형성된 기판(200) 상에 구리 및 구리 합금을 포함하는 도전성 금속물질 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(275)을 형성한다. 따라서, 상기 게이트 절연막(245) 상에는 순수 및 불순물 비정질 실리콘층(240a, 241a)과 소스 및 드레인 금속층(275)이 차례로 적층 형성된 상태이다.
도 6c에 도시한 바와 같이, 상기 순수 및 불순물 비정질 실리콘층(240a, 241a)과 소스 및 드레인 금속층(275)이 차례로 적층 형성된 기판(200) 상에 포토레지스트를 도포하여 감광층(280)을 형성하고, 상기 감광층(280)과 이격된 상부로 투과부(T1), 반투과부(T2) 및 차단부(T3)로 이루어진 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 반투과부(T2)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 감광층(280)이 불완전 노광될 수 있도록 하는 기능을 한다. 이 때, 상기 하프톤 마스크(HTM) 이외에 반투과부(T2)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(T3)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(280)이 화학적 변화를 일으켜 완전 노 광될 수 있도록 하는 기능을 한다.
이 때, 상기 스위칭 영역(S)에는 양측의 차단부(T3)와 상기 양측의 차단부(T3)의 사이로 반투과부(T2)를, 상기 데이터 영역(D)에는 차단부(T3)를, 그리고 이를 제외한 전 영역은 투과부(T1)를 위치시킨다.
도 6d에 도시한 바와 같이, 전술한 하프톤 마스크(도 6c의 HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)의 양 차단부(도 6c의 T3)에는 높이 변화가 없는 제 1 및 제 2 감광 패턴(281, 282)이 형성되고, 상기 양 차단부의 사이 공간으로는 높이가 절반 정도로 낮아진 제 3 감광 패턴(283)이 형성된다. 또한, 상기 데이터 영역(D)에는 높이 변화가 없는 제 4 감광 패턴(284)이 형성되고, 이를 제외한 전 영역의 감광층(도 6c의 280)은 모두 제거되고 그 하부의 소스 및 드레인 금속층(275)이 외부로 노출된다.
이 때, 상기 제 1 및 제 2 감광 패턴(281, 282)의 사이 구간에 대응된 제 3 감광 패턴(283)은 스위칭 영역(S)에 대응된 반투과부(도 6c의 T2)의 폭과 동일한 제 1 길이(CD1)로 설계된다. 통상 이러한 제 1 길이(CD1)는 5μm로 설계된다.
다음으로, 상기 제 1, 제 2, 제 3, 제 4 감광 패턴(281, 282, 283, 284)을 마스크로 이용하고, 상기 노출된 소스 및 드레인 금속층(275)을 패턴하는 단계를 진행한다. 이 때, 상기 소스 및 드레인 금속층(275)을 구리 및 구리 합금으로 형성할 경우 과산화수소 계열의 식각액을 이용한 습식식각 공정이 이용될 수 있다.
또한, 본 발명의 제 2 실시예에서는 전술한 5 마스크 공정에서 이미 설명한 바와 같이, HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리단계를 진행한 후, 6%의 물에 희석된 염산 및 순수 등을 이용하여 선택적으로 제거할 수도 있다. 하기에는 식각액을 이용한 습식식각으로 패턴하는 단계를 일 예로 설명하도록 한다.
도 6e에 도시한 바와 같이, 상기 소스 및 드레인 금속층(도 6d의 275)을 습식식각으로 패턴하게 되면, 상기 스위칭 영역(S)에는 소스 및 드레인 금속패턴(274)이 형성되고, 상기 데이터 영역(D)에는 게이트 배선(220)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(230)이 형성된다. 상기 소스 및 드레인 금속패턴(274)과 데이터 배선(230)은 전기적으로 연결된다.
이 때, 상기 소스 및 드레인 금속패턴(274)과 데이터 배선(230)을 제외한 전 영역에 대응된 소스 및 드레인 금속층은 모두 제거되고 그 하부의 불순물 비정질 실리콘층(241a)이 외부로 노출된다.
다음으로, 상기 기판(200) 상의 제 1, 제 2, 제 3, 제 4 감광 패턴(281, 282, 283, 284)의 외부로 노출된 불순물 비정질 실리콘층(240a)과 그 하부의 순수 비정질 실리콘층(241a)을 제 1 건식식각 공정으로 패턴하는 단계를 진행한다.
도 6f에 도시한 바와 같이, 전술한 제 1 건식식각 공정을 진행하면, 상기 소스 및 드레인 금속패턴(274)과 동일한 폭으로 액티브층(240) 및 오믹 콘택층(241)이 형성되고, 상기 데이터 영역(D)에는 데이터 배선(230)과 동일한 폭으로 제 1 및 제 2 비정질 패턴(271, 272)을 포함하는 반도체 패턴(273)이 형성된다. 이 때, 상 기 액티브 및 오믹 콘택층(240, 241)과 반도체 패턴(273)을 제외한 전 영역의 순수 및 불순물 비정질 실리콘층(도 6e의 240a, 241a)은 모두 제거된다.
상기 제 1 및 제 2 비정질 패턴(271, 272)은 액티브 및 오믹 콘택층(240, 241)과 동일층 동일 물질로 데이터 배선(230)의 하부로 연장 구성된다. 이 때, 상기 액티브 및 오믹 콘택층(240, 241)을 포함하여 반도체층(242)이라 한다.
다음으로, 도 6g에 도시한 바와 같이, 상기 제 1, 제 2, 제 3, 제 4 감광 패턴(도 6f의 281, 282, 283, 284)을 애싱(ashing)하는 단계를 진행하면, 상기 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)의 두께는 절반 정도로 낮아지고, 상기 제 3 감광 패턴(도 6f의 283)은 모두 제거되고 제 1 및 제 2 감광 패턴(281, 282)의 이격된 사이에 대응된 소스 및 드레인 금속패턴(274)이 외부로 노출된다.
이 때, 상기 애싱 공정을 진행하는 과정에서, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 양측 끝단(F)을 덮는 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)과, 상기 제 1 및 제 2 감광 패턴(281, 282)의 마주보는 양측(G)의 제 1 및 제 2 감광 패턴(281, 282)의 일부가 함께 제거된다.
이 때, 상기 제 1 길이(도 6f의 CD1)는 전술한 애싱 공정으로 제 1 및 제 2 감광 패턴(281, 282)의 양측으로 0.5μm씩 증가된 제 2 길이(CD2)가 된다. 즉, 상기 제 2 길이(CD2)는 6μm로 설계된다. 이러한 제 2 길이(CD2)는 애싱 공정 시 공정 조건을 변화시켜 점점 짧아지도록 설계하고 있는 상황이다.
전술한 제 1 실시예에서 설명한 5 마스크 공정과 달리 4 마스크 공정에서는 마스크 공정수를 줄이기 위해 하프톤 마스크를 이용하고, 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층으로 이루어진 3중층을 순차적으로 패턴하여 채널을 형성하는 과정에서 불가피하게 애싱 공정을 필요로 하게 된다.
이러한 애싱 공정은 02가스를 베이스로 하고, SF6 또는 CF4가스가 첨가된 반응가스를 이용하게 된다. 상기 애싱 공정시, 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 양측 끝단(F)과 제 1 및 제 2 감광 패턴(281, 282)의 마주보는 양측(G)의 사이로 각각 노출되는 구리 및 구리 합금으로 이루어진 데이터 배선(230)과 소스 및 드레인 금속패턴(274)이 02가스와 반응하여 생성된 CuOx로 이루어진 구리산화막(295)이 각각 형성된다.
이러한 구리산화막(295)은 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 표면에 형성된다. 상기 구리산화막(295)은 산화물로 이루어지기 때문에 후속 공정으로 HBr, HCl, Cl2 등의 가스를 이용한 플라즈마 처리단계를 진행하더라도, 차단막의 기능을 하는 구리산화막(295)에 의해 구리 및 구리 합금과 HBr, HCl, Cl2 등의 가스와의 반응은 일어나지 않게 되는 결과를 초래한다.
도 6h에 도시한 바와 같이, 상기 애싱 공정을 진행한 후 구리산화막(295)을 제거하기 위한 구리산화막 제거용 플라즈마 처리단계를 진행하는 바, 이러한 구리산화막 제거용 플라즈마로는 H2, HCl, He 등의 가스가 이용될 수 있다.
일예로, 전술한 H 2 가스를 이용한 구리산화막 제거용 플라즈마 처리공정을 진행하게 되면, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 상부 표면 에 생성된 CuOx로 이루어진 구리산화막(295)은 H2 플라즈마에 의해 H2와 Ox의 반응으로 H2O를 생성하게 된다. 이러한 H2O는 챔버(미도시) 외부로 빠져나가게 되고, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 구리산화막(도 6g의 295)은 제거되고, 그 표면은 Cu 상태로 환원된다.
즉, 본 발명의 제 2 실시예에서는 애싱 공정에 의해 형성된 구리산화막을 제거하기 위한 구리산화막 제거용 플라즈마 처리공정을 실시하는 것을 통해, 후속 공정으로 진행되는 HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리 단계시 구리산화막에 의한 공정 불량을 미연에 방지할 수 있는 효과가 있다.
이 때, 상기 구리산화막은 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 표면 일부에 대해서만 반응하여 생성된 것으로, 6%의 물로 희석된 염산 및 순수를 이용하여 제거할 경우에는 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 표면 일부에 대응된 구리산화막만을 제거할 수 있을 뿐, 구리산화막 하부의 데이터 배선(230)과 소스 및 드레인 금속패턴(274)은 제거되지 않고 그대로 존재하게 된다.
따라서, 본 발명의 제 2 실시예에서와 같이, 4 마스크 공정에서는 데이터 배선(230)과 소스 및 드레인 금속패턴(274)을 애싱하는 단계 후에는 반드시 구리산화막 제거용 플라즈마 처리를 통해 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 표면을 Cu 상태로 환원시키는 단계를 진행해야 한다.
도 6i에 도시한 바와 같이, 상기 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)을 마스크로 이용하고, 상기 소스 및 드레인 금속패턴(274)과 데이터 배선(230)이 형성된 기판(200) 상부에서 HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리 단계를 진행한다. 이러한 플라즈마 처리 단계는 진공 및 상압에서 진행될 수 있으며, 대부분의 건식식각 장비를 포함하는 플라즈마 장비를 이용할 수 있다. 이러한 플라즈마 장비의 공정 압력과 시간 등의 공정 특성을 변화시키는 것을 통해 HBr, HCl 및 Cl2등의 반응가스와 금속 물질과의 반응에 의한 생성량을 조절할 수 있게 된다.
따라서, 전술한 플라즈마 처리 단계를 진행하면, 상기 제 1 및 제 2 감광 패턴(281, 282)의 이격된 사이 구간과, 데이터 배선(230)의 양측 끝단(F)에 각각 대응하여 제 1, 제 2, 제 3 금속 화합물(291, 292, 293)이 형성된다.
즉, 플라즈마 처리 공정 시, 제 1, 제 2, 제 4 감광 패턴(281, 282, 284) 하부에 대응된 구리(Cu)는 영향을 받지 않게 되고, 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)의 외부로 노출된 구리(Cu)가 HBr, HCl, Cl2와 반응하여 CuBrx, CuClx 등으로 변화된 제 1, 제 2, 제 3 금속 화합물(291, 292, 293)을 생성하게 된다.
이러한 제 1, 제 2, 제 3 금속 화합물(291, 292, 293)은 증기압이 낮아 기화될 염려가 없으며, 과산화수소 계열의 식각액을 이용한 습식식각 공정으로 제거되는 것이 아니라, 6%의 물로 희석된 염산(dilute hydrochloric acid) 또는 순수(deionized water)와의 반응으로 손쉽게 제거되는 장점을 갖는다.
특히, 상기 6%의 물로 희석된 염산 및 순수는 구리는 식각하지 못하고 CuBrx, CuClx 만을 선택적으로 식각할 수 있는 특성이 있다.
도 6j에 도시한 바와 같이, 상기 제 1, 제 2, 제 3 금속 화합물(도 6i의 291, 292, 293)을 6%의 물로 희석된 염산 또는 순수를 이용하여 선택적으로 제거하는 것을 통해, 상기 스위칭 영역(S)에는 양측으로 이격된 소스 및 드레인 전극(232, 234)이 형성되고, 상기 데이터 영역(D)에는 게이트 배선(220)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(230)이 형성된다.
이 때, 상기 6%의 물로 희석된 염산 또는 순수와의 반응으로 기판(200) 상의 금속 화합물만을 선택적으로 제거하는 것을 통해 습식식각 공정에 따른 과식각에 의해 발생되는 채널 길이의 변동을 방지할 수 있게 되고, 나아가 소스 및 드레인 전극(232, 234) 간의 이격 거리를 제 2 길이(CD2)로 유지할 수 있게 된다.
따라서, 본 발명에서는 소스 및 드레인 전극(232, 234)을 식각액을 이용한 습식식각 공정으로 진행할 필요가 없으므로 과식각이 발생될 염려가 없을 뿐만 아니라, 선택적으로 금속 화합물을 제거하는 것을 통해 소스 및 드레인 전극(232, 234) 간의 이격 거리를 제 2 길이(CD2)로 유지시킬 수 있게 된다.
다음으로, 상기 소스 및 드레인 전극(232, 234)을 마스크로 이용하고, 제 2 건식식각 공정으로 소스 및 드레인 전극(232, 234) 사이에 대응된 오믹 콘택층(241)을 패턴하여 양측으로 분리 형성하고, 상기 분리된 오믹 콘택층(241)의 사이로 노출된 액티브층(240)을 과식각하여 백에치 타입(back-etched type)의 채널(ch)을 형성한다.
이 때, 도 6i의 F와 G 부분에 대응된 오믹 콘택층(241)과 제 2 비정질 실리 콘 패턴(272)이 같이 제거되어 그 하부의 액티브층(240)과 제 1 비정질 패턴(271)이 소스 및 드레인 전극(232, 234)과 데이터 배선(230)의 외부로 돌출된다.
이 때, 상기 게이트 전극(225), 게이트 절연막(245), 반도체층(242)과 소스 및 드레인 전극(232, 234)을 포함하여 박막트랜지스터(T)라 한다.
만약, 종래와 같이 구리 및 구리 합금으로 이루어진 소스 및 드레인 금속층을 과산화수소 계열의 식각액을 이용한 습식식각 공정으로 패턴하는 공정을 4 마스크 공정에 적용할 경우에는 2회에 걸친 습식식각 공정을 필요로 하게 되며, 그 결과 소스 및 드레인 전극(232, 234) 간의 이격 거리는 더욱 멀어지는 요인으로 작용하여 채널(ch)의 길이는 더욱 멀어져 미세 채널(ch)을 구현하는 것이 그 만큼 어려워질 수 밖에 없다.
그러나, 본 발명의 제 2 실시예에서와 같이, 반응가스를 이용한 플라즈마 처리를 진행하고, 플라즈마 처리에 의해 생성된 금속 화합물을 선택적으로 제거하는 것을 통해 미세 채널(ch)을 구현할 수 있는 장점이 있다.
또한, 애싱 공정을 진행하는 과정에서 소스 및 드레인 전극(232, 234)과 데이터 배선(230)의 하부에 위치하는 액티브층(240) 및 제 1 비정질 패턴(271)에 있어서도 소스 및 드레인 전극(232, 234)과 데이터 배선(230)의 외부로 돌출되는 면적을 축소 설계할 수 있는 장점으로 웨이비 노이즈와 같은 화질 불량을 최소화할 수 있는 장점이 있다.
따라서, 본 발명의 제 2 실시예에서는 소스 및 드레인 전극(232, 234) 간의 이격 거리가 제 2 길이(CD2)를 유지하는 상태이므로, 상기 소스 및 드레인 전 극(232, 234) 간의 이격 거리에 대응된 제 2 길이(CD2)와 동일한 길이로 채널(ch)을 형성할 수 있게 되고 그 결과 미세 채널(ch)을 구현할 수 있게 된다. 이러한 미세 채널(ch)을 통해 박막트랜지스터(T)의 구동 특성을 향상시킬 수 있다.
다음으로, 상기 기판(200) 상에 잔류하는 제 1, 제 2, 제 4 감광 패턴(도 6i의 281, 282, 284)을 스트립 공정으로 제거하는 단계를 진행한다.
이상으로, 본 발명의 제 2 실시예에 따른 제 2 마스크 공정 단계가 최종적으로 완료된다.
도 6k는 제 3 마스크 공정 단계를 나타낸 공정 단면도이다.
도 6k에 도시한 바와 같이, 상기 데이터 배선(230)과 박막트랜지스터(T) 등이 형성된 기판(200) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(255)을 형성한다.
다음으로, 상기 드레인 전극(234)의 일부에 대응된 보호막(255)을 패턴하여, 상기 드레인 전극(234)을 노출하는 드레인 콘택홀(CH2)을 형성한다.
도 6l은 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 6l에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)을 포함하는 보호막(255) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패턴하 여, 상기 드레인 전극(234)과 접촉된 화소 전극(270)을 화소 영역(P)에 대응하여 형성한다.
상기 화소 전극(270)은 전단의 게이트 배선(220)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(220)을 제 1 전극으로 하고, 상기 화소 전극(270)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 사이 공간에 개재된 게이트 절연막(245)과 보호막(255)을 유전체층으로 하는 스토리지 커패시터(Cst)를 형성한다.
이상으로, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 4 마스크 공정으로 제작할 수 있다.
따라서, 본 발명에서는 소스 및 드레인 전극을 제작하는 과정에서 플라즈마 처리를 통해 선택적으로 패턴을 형성하는 것을 통해 미세 채널을 구현할 수 있는 장점이 있다.
이 때, 전술한 도 6e 내지 도 6i를 참조로 설명한 본 발명의 제 2 실시예에 따른 제 2 마스크 공정 단계에서는 제 1 건식식각 공정, 애싱 공정 및 구리산화막 제거용 플라즈마의 공정 순서로 진행하였으나, 이러한 공정 순서를 애싱 공정, 구리산화막 제거용 플라즈마 및 제 1 건식식각 공정의 순서로 진행할 경우, 제 1 건식식각시 사용되는 반응가스에 포함된 Cl2가스에 의해 구리화합물이 동시에 형성되기 때문에, HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리 단계를 생략할 수 있는 장점이 있는 바, 이에 대해서는 이하 첨부한 도면을 참조하여 보다 상세히 설명하도록 한다.
도 7a 내지 도 7d는 본 발명의 제 2 실시예의 다른 예에 따른 제 2 마스크 공정 단계를 공정 순서에 따라 순차적으로 나타낸 공정 단면도로, 전술한 도 6e 내지 도 6i와 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 한다. 특히, 도 7a 내지 도 7d에서는 플라즈마 처리 단계를 생략하는 것을 통해 공정 수율을 향상시킬 수 있는 것을 특징으로 한다.
도 7a에 도시한 바와 같이, 상기 소스 및 드레인 금속층(도 6d의 275)을 습식식각으로 패턴하게 되면, 상기 스위칭 영역(S)에는 소스 및 드레인 금속패턴(274)이 형성되고, 상기 데이터 영역(D)에는 게이트 배선(220)과 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(230)이 형성된다. 상기 소스 및 드레인 금속패턴(274)과 데이터 배선(230)은 전기적으로 연결된다.
다음으로, 상기 제 1, 제 2, 제 3, 제 4 감광 패턴(281, 282, 283, 284)을 마스크로 이용하고, 상기 기판(200)과 이격된 상부에서 애싱(ashing)하는 공정 단계를 진행한다.
도 7b에 도시한 바와 같이, 상기 제 1, 제 2, 제 3, 제 4 감광 패턴(도 7a의 281, 282, 283, 284)을 애싱하는 공정 단계를 진행하면, 상기 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)의 두께는 절반 정도로 낮아지고, 상기 제 3 감광 패턴(도 7a의 283)은 모두 제거되어 제 1 및 제 2 감광 패턴(281, 282)의 이격된 사이로 소스 및 드레인 금속패턴(274)이 외부로 노출된다.
이러한 애싱 공정은 02가스를 베이스로 하고, SF6 또는 CF4가스가 첨가된 반응가스를 이용하게 된다. 상기 애싱 공정시, 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 양측 끝단(F)을 덮는 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)과, 상기 제 1 및 제 2 감광 패턴(281, 282)의 마주보는 양측(G)의 제 1 및 제 2 감광 패턴(281, 282)의 일부가 함께 제거된다.
이 때, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 양측 끝단(F)과 상기 제 1 및 제 2 감광 패턴(281, 282)의 마주보는 양측(G)의 사이로 구리 및 구리 합금으로 이루어진 데이터 배선(230)과 소스 및 드레인 금속패턴(274)이 02가스와 반응하여 생성된 CuOx로 이루어진 구리산화막(295)이 각각 형성된다.
도 7c에 도시한 바와 같이, 상기 구리산화막(도 7b의 295)을 제거하기 위한 구리산화막 제거용 플라즈마 처리공정을 진행하게 되면, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 상부 표면에 생성된 CuOx로 이루어진 구리 산화막은 H2 플라즈마에 의해 H2와 Ox의 반응으로 H2O를 생성하게 된다. 이러한 H2O는 챔버(미도시) 외부로 빠져나가게 되고, 상기 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 구리산화막은 제거되어 그 표면은 Cu 상태로 환원된다.
다음으로, 도 7d에 도시한 바와 같이, 상기 제 1, 제 2, 제 4 감광 패턴(281, 282, 284)의 외부로 노출된 불순물 비정질 실리콘층(도 7c의 240a)과 그 하부의 순수 비정질 실리콘층(도 7c의 241a)을 제 1 건식식각 공정으로 패턴하는 단계를 진행한다.
이러한 제 1 건식식각 공정은 02가스를 베이스로 하고, CCl2 또는 Cl4가스를 반응가스로 이용하게 된다. 이 때, 상기 제 1 건식식각 공정시, 데이터 배선(230)과 소스 및 드레인 금속패턴(274)의 양측 끝단(F)과 제 1 및 제 2 감광 패턴(281, 282)의 마주보는 양측(G)의 사이로 각각 노출되는 구리 및 구리 합금으로 이루어진 데이터 배선(230)과 소스 및 드레인 금속패턴(274)이 Cl2 또는 Cl4가스와의 반응으로 생성된 CuClx로 이루어진 제 1, 제 2, 제 3 금속 화합물(291, 292, 293)을 각각 형성하게 된다.
이러한 제 1, 제 2, 제 3 금속 화합물(291, 292, 293)을 제거하는 단계부터는 전술한 도 6i 내지 도 6j에서 이미 설명하였는바, 중복 설명은 생략하도록 한다.
따라서, 전술한 도 7a 내지 도 7d에서 설명한 방식을 적용할 경우, HBr, HCl 또는 Cl2 등의 가스를 선택적으로 공급하는 플라즈마 처리 단계를 생략할 수 있게 되는 바, 공정 수율은 그 만큼 향상되는 장점이 있다.
지금까지, 본 발명의 제 1 및 제 2 실시예에서는 4 및 5 마스크 공정으로 제작된 TN 모드 액정표시장치용 어레이 기판을 일 예로 설명하였으나, 본 발명의 제 1 및 제 2 실시예는 이에 한정되는 것은 아니며 3 마스크 공정에도 동일하게 적용할 수 있고, 나아가 횡전계 모드, VA 모드(vertical aligned mode), ECB 모드(electrical controlled birefringence mode)를 포함하는 대부분의 액정표시장치에 적용할 수 있다.
따라서, 본 발명은 상기 제 1 및 제 2 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변형 및 변경할 수 있다는 것은 주지의 사실일 것이다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 4a 내지 도 4h는 도 3의 Ⅳ-Ⅳ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 6a 내지 도 6l은 도 5의 Ⅵ-Ⅵ'선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 7a 내지 도 7d는 본 발명의 제 2 실시예의 다른 예에 따른 제 2 마스크 공정 단계를 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
200 : 기판 220 : 게이트 배선
225 : 게이트 전극 230 : 데이터 배선
240 : 액티브층 241 : 오믹 콘택층
242 : 반도체층 245 : 게이트 절연막
255 : 보호막 271, 272 : 제 1 및 제 2 비정질 패턴
273 : 반도체 패턴 274 : 소스 및 드레인 금속패턴
281, 282 : 제 1 및 제 2 감광 패턴 284 : 제 4 감광 패턴
291, 292, 293 : 제 1, 제 2, 제 3 금속 화합물
Claims (10)
- 기판 상의 일 방향으로 게이트 전극과 게이트 배선을 형성하는 단계와;상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 형성하는 단계와;상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와;상기 감광 패턴을 마스크로 이용하고, 상기 소스 및 드레인 금속층을 패턴하여 소스 및 드레인 금속패턴과 데이터 배선을 형성하고, 상기 감광 패턴의 외부로 상기 불순물 비정질 실리콘층을 노출하는 단계와;상기 소스 및 드레인 금속패턴과 데이터 배선을 덮는 감광 패턴과 이격된 상부에서 제 1 건식식각 공정을 진행하여, 액티브 및 오믹 콘택층과 제 1 및 제 2 비정질 패턴을 형성하는 단계와;상기 감광 패턴을 애싱하는 공정을 진행하여, 상기 감광 패턴의 끝단으로 노출된 소스 및 드레인 금속패턴과 데이터 배선에 대응하여 구리산화막을 형성하는 단계와;상기 구리산화막이 형성된 기판 상에서 구리산화막 제거용 플라즈마 처리를 실시하여 상기 구리산화막을 제거하는 단계와;상기 감광 패턴을 마스크로 이용하고, 반응가스를 이용한 플라즈마 처리를 실시하여 금속 화합물을 형성하는 단계와;상기 금속 화합물을 제거하여 양측으로 이격된 소스 및 드레인 전극을 형성하고, 제 2 건식식각 공정을 진행하여 채널을 형성하는 단계와;상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와;상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 소스 및 드레인 전극과 데이터 배선은 구리 및 구리 합금으로 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 플라즈마 처리 시 사용되는 반응가스는 Brx, HCl 및 Cl2인 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 구리산화막은 상기 애싱 공정시 사용되는 O2가스와의 반응에 의해 생성된 CuOx인 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 구리산화막 제거용 플라즈마 공정시 사용되는 가스는 H2, HCl, He인 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 금속 화합물은 CuBrx, CuClx을 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 금속 화합물은 염산 또는 순수에 의해 선택적으로 제거되며, 상기 염산 및 순수는 CuBrx 또는 CuClx 만을 선택적으로 각각 제거할 수 있는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 기판 상의 일 방향으로 게이트 전극과 게이트 배선을 형성하는 단계와;상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 형성하는 단계와;상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와;상기 감광 패턴을 마스크로 이용하고, 상기 소스 및 드레인 금속층을 패턴하여 소스 및 드레인 금속패턴과 데이터 배선을 형성하고, 상기 감광 패턴의 외부로 상기 불순물 실리콘층을 노출하는 단계와;상기 소스 및 드레인 금속패턴과 데이터 배선을 덮는 감광 패턴과 이격된 상부에서 애싱 공정을 진행하여, 상기 감광 패턴의 외부로 소스 및 드레인 금속패턴과 데이터 배선의 끝단을 각각 노출하고, 상기 노출된 소스 및 드레인 금속 패턴과 데이터 배선에 대응하여 구리산화막을 각각 형성하는 단계와;상기 구리산화막이 형성된 기판 상에서 구리산화막 제거용 플라즈마 처리를 실시하여 상기 구리산화막을 제거하는 단계와;상기 감광 패턴의 외부로 노출된 상기 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제 1 건식식각 공정으로 패턴하여, 상기 노출된 소스 및 드레인 금속패턴과 데이터 배선의 끝단으로 금속 화합물을 형성하고, 액티브 및 오믹 콘택층과 제 1 및 제 2 비정질 패턴을 형성하는 단계와;상기 금속 화합물을 제거하고, 제 2 건식식각 공정을 진행하여 양측으로 이 격된 소스 및 드레인 전극과 채널을 형성하는 단계와;상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와;상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 금속 화합물은 구리 및 구리 합금으로 이루어진 상기 데이터 배선, 소스 및 드레인 전극과 상기 제 1 건식식각 공정에 사용되는 Cl2 또는 Cl4가스와의 반응으로 생성된 CuClx인 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 기판 상의 일 방향으로 게이트 배선과 게이트 전극을 형성하는 단계와;상기 게이트 전극 및 배선 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 반도체층을 형성하는 단계와;상기 반도체층이 형성된 기판 상에 소스 및 드레인 금속층과 감광층을 형성하는 단계와;상기 감광층을 노광 및 현상하여 감광 패턴을 형성하는 단계와;상기 감광 패턴을 마스크로 이용하고, 반응가스를 이용한 플라즈마 처리를 실시하여 금속 화합물을 형성하는 단계와;상기 금속 화합물을 제거하여 양측으로 이격된 소스 및 드레인 전극과 채널을 형성하는 단계와;상기 데이터 배선과 소스 및 드레인 전극과 채널이 형성된 기판 상에 보호막을 형성하는 단계와;상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101719995A CN101726948B (zh) | 2007-12-04 | 2009-09-24 | 液晶显示设备的制造方法 |
| US12/568,824 US8153462B2 (en) | 2007-12-04 | 2009-09-29 | Method of manufacturing liquid crystal display device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070125114 | 2007-12-04 | ||
| KR20070125114 | 2007-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090058445A true KR20090058445A (ko) | 2009-06-09 |
| KR101294694B1 KR101294694B1 (ko) | 2013-08-08 |
Family
ID=40988914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080103775A KR101294694B1 (ko) | 2007-12-04 | 2008-10-22 | 액정표시장치용 어레이 기판의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8153462B2 (ko) |
| KR (1) | KR101294694B1 (ko) |
| CN (1) | CN101726948B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103915452B (zh) | 2014-03-28 | 2016-04-06 | 京东方科技集团股份有限公司 | 一种阵列基板、其制作方法及显示装置 |
| CN106505033B (zh) * | 2016-11-16 | 2019-06-25 | 深圳市华星光电技术有限公司 | 阵列基板及其制备方法、显示装置 |
| CN107577067A (zh) * | 2017-08-18 | 2018-01-12 | 深圳市国华光电科技有限公司 | 一种调光器件及其光调节方法 |
| CN108873526B (zh) * | 2018-07-19 | 2021-10-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| CN110335871B (zh) * | 2019-06-11 | 2021-11-30 | 惠科股份有限公司 | 阵列基板的制备方法、阵列基板及显示面板 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736002A (en) * | 1994-08-22 | 1998-04-07 | Sharp Microelectronics Technology, Inc. | Methods and equipment for anisotropic, patterned conversion of copper into selectively removable compounds and for removal of same |
| US6193911B1 (en) * | 1998-04-29 | 2001-02-27 | Morton International Incorporated | Precursor solution compositions for electronic devices using CCVD |
| KR100379903B1 (ko) * | 2000-05-30 | 2003-04-14 | 주식회사 명진화학 | 산성 염화동 폐액으로부터 산화동의 제조방법 |
| KR100379824B1 (ko) * | 2000-12-20 | 2003-04-11 | 엘지.필립스 엘시디 주식회사 | 식각용액 및 식각용액으로 패턴된 구리배선을 가지는전자기기용 어레이기판 |
| US6589882B2 (en) * | 2001-10-24 | 2003-07-08 | Micron Technology, Inc. | Copper post-etch cleaning process |
| US7521366B2 (en) * | 2001-12-12 | 2009-04-21 | Lg Display Co., Ltd. | Manufacturing method of electro line for liquid crystal display device |
| KR100939560B1 (ko) * | 2003-06-30 | 2010-01-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
| US7465408B1 (en) * | 2003-12-03 | 2008-12-16 | Advanced Micro Devices, Inc. | Solutions for controlled, selective etching of copper |
| KR20080001181A (ko) * | 2006-06-29 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| CN100466182C (zh) * | 2007-01-04 | 2009-03-04 | 北京京东方光电科技有限公司 | 金属导线、电极及薄膜晶体管阵列基板的制造方法 |
-
2008
- 2008-10-22 KR KR1020080103775A patent/KR101294694B1/ko active IP Right Grant
-
2009
- 2009-09-24 CN CN2009101719995A patent/CN101726948B/zh active Active
- 2009-09-29 US US12/568,824 patent/US8153462B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR101294694B1 (ko) | 2013-08-08 |
| CN101726948B (zh) | 2013-03-20 |
| CN101726948A (zh) | 2010-06-09 |
| US8153462B2 (en) | 2012-04-10 |
| US20100099205A1 (en) | 2010-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160712 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170713 Year of fee payment: 5 |