KR20090054625A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR20090054625A
KR20090054625A KR1020070121389A KR20070121389A KR20090054625A KR 20090054625 A KR20090054625 A KR 20090054625A KR 1020070121389 A KR1020070121389 A KR 1020070121389A KR 20070121389 A KR20070121389 A KR 20070121389A KR 20090054625 A KR20090054625 A KR 20090054625A
Authority
KR
South Korea
Prior art keywords
capping film
wafer
semiconductor device
capping
film
Prior art date
Application number
KR1020070121389A
Other languages
English (en)
Inventor
김경덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070121389A priority Critical patent/KR20090054625A/ko
Publication of KR20090054625A publication Critical patent/KR20090054625A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 캡핑막에 기인하는 웨이퍼의 휘어짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 웨이퍼 상에 캡핑막을 형성하는 단계, 상기 캡핑막에 복수의 슬릿한 홈을 형성하는 단계 및 상기 캡핑막을 어닐하는 단계를 포함함으로써, 웨이퍼의 휘어짐 현상을 방지한다.
웨이퍼, 캡핑막, 노광원, 어닐, 휘어짐

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 캡핑막을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제조 과정 중, 패키지(package) 단계에서는 전기적 및 물리적 충격으로부터 소자를 보호하기 위해 웨이퍼(wafer) 전면에 캡핑막(capping layer)을 형성한다.
도 1은 캡핑막이 형성된 웨이퍼를 나타낸 평면도이다.
도 1을 참조하면, 웨이퍼(10) 전면에 캡핑막(11)이 형성된 것을 확인할 수 있다. 그리고, 캡핑막(11)은 후속 리드(lead)와 연결되는 금속패드(12)를 노출킨다.
금속패드(12)는 웨이퍼(10)의 양측 가장자리에 위치하며, 웨이퍼의 중앙은 캡핑막(11)에 의해 덮힌다. 그리고, 캡핑막(11)은 PIQ(Polyimide Isoindro Quindzoline)로 형성되며, PIQ는 증착 후 큐어링(curing) 공정을 진행하여 견고성을 향상시킨다.
그러나, 캡핑막(11)은 큐어링 공정에서 웨이퍼(10)에 압축 스트레스(compress stress)를 인가하여 휘어짐(warp) 현상을 발생시킨다. 따라서, 웨이퍼(10)에 크랙(crack)을 발생시키고, 나아가 반도체 소자의 특성을 열화시킨다.
도 2는 웨이퍼(10)의 휘어짐 현상을 측정한 시뮬레이션 데이터이다.
도 2를 참조하면, 웨이퍼(10)의 중앙에 압축 스트레스가 집중되고 있는 것을 확인할 수 있다.
따라서, 캡핑막(11)의 큐어링에 기인하는 웨이퍼(10)의 휘어짐 현상을 방지할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캡핑막에 기인하는 웨이퍼의 휘어짐 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 웨이퍼 상에 캡핑막을 형성하는 단계, 상기 캡핑막에 복수의 슬릿한 홈을 형성하는 단계 및 상기 캡핑막을 어닐하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 캡핑막의 두께를 감소시켜 압축 스트레스의 양을 감소시킨다.
따라서, 캡핑막에 기인하는 웨이퍼의 휘어짐 현상을 방지할 수 있으며, 나아가 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a와 도 3b는 각각 종래기술 및 본 발명의 실시예에 따라 캡핑막을 노광하기 위한 마스크패턴을 나타낸 평면도이다.
종래기술에 해당하는 도 3a를 참조하면, 마스크패턴(21)은 양측 가장자리에 복수의 패드개방영역(22)을 포함하고 있는 것을 확인할 수 있다. 패드개방영역(22)은 웨이퍼의 금속패드를 노출시키기 위해 개방(open)된 영역이다.
반면, 본 발명의 실시예에 해당하는 도 3b를 참조하면, 마스크패턴(31)은 양측 가장자리에 복수의 패드개방영역(32)을 포함할 뿐만 아니라, 중앙에 슬릿개방영역(33)을 포함하고 있는 것을 확인할 수 있다.
슬릿개방영역(33)은 캡핑막의 중앙일부를 노광시키기 위해 개방된 영역이다. 그리고, 슬릿개방영역(33)은 장축과 단축을 갖으며, 단축은 0.2~0.3um의 폭을 갖는다.
패드개방영역(32)은 웨이퍼의 금속패드를 노출시키기 위해 개방된 영역이다. 그리고, 패드개방영역(32)은 20~55um의 폭을 갖는다. 이는 금속패드의 폭이 60~70um이라서 미세패터닝의 필요성이 미미하기 때문이다.
이와 같은 본 발명의 실시예에 따른 마스크패턴(31)을 이용하여 캡핑막을 노광하는 공정은 다음과 같다.
도 4a 내지 도 4c는 도 3b의 마스크패턴(31)을 이용하여 캡핑막을 노광하는 방법을 나타낸 공정단면도이다.
도 4a에 도시된 바와 같이, 하부층을 포함하는 웨이퍼(41) 전면에 캡핑 막(46)을 형성한다.
웨이퍼(41)는 금속배선(42), 금속패드(44), 금속배선(42)과 금속패드(44)를 연결하는 콘택플러그(43) 및 금속패드(44)를 노출시키며 하부층을 보호하는 패시베이션막(45)을 포함한다. 또한, 반도체 소자의 기본 구성요소인 워드라인(word line), 비트라인(bit line) 및 캐패시터(capacitor)를 포함한다.
금속패드(44)는 리드와 접속의 용이성을 위해 웨이퍼(41)의 양측 가장자리에 위치한다. 여기서 리드란, 주변기기와의 연결을 위한 배선이다.
캡핑막(46)은 외부의 물리적 또는 전기적 요인들로부터 웨이퍼(41) 내의 각 소자들을 보호하는 역할을 한다. 이를 위해 캡핑막(46)은 PIQ로 형성하며, PIQ는 코팅(coating) 방식으로 형성된다.
도 4b에 도시된 바와 같이, 마스크패턴(31)을 이용하여 캡핑막(46)을 노광한다. 이후, 현상공정을 진행한다. 이하, 현상공정까지 완료된 캡핑막의 도면부호를 (46A)라 표기한다.
마스크패턴(31)은 앞서 설명한 바와 같이, 슬릿개방영역(33)과 패드개방영역(32)을 포함한다. 그리고, 마스크패턴(31)은 크롬으로 형성된다.
그리고, 캡핑막(46)의 노광은 iLINE(0.365um) 파장의 장비를 이용하여 진행한다.
이러한 공정환경에서 캡핑막(46)을 노광할 경우, iLINE 파장보다 슬릿개방영역(33)의 폭 - 0.2~0.3um - 이 작기 때문에 디포커스(defocus) 상태로 노광이 진행된다.
노광원의 파장, 즉 iLINE 파장보다 슬릿개방영역(33)의 폭이 작을 경우, 빛은 진행 경로와 다른 방향으로 회절하고, 또한 중첩하여 목적했던 패턴과는 다른 패턴이 형성된다.
디포커스 상태로 노광이 진행되면 노광원의 에너지밀도가 낮아지게 된다. 따라서, 포커스 상태와 달리 캡핑막(46)은 완전히 노광되지 않는다. 이에 따라 후속 현상공정을 진행할 경우, 패시베이션막(45)은 노출되지 않는다. 따라서, 웨이퍼 중앙에 형성된 캡핑막(46A)에는 복수의 미세선폭의 슬릿(slit)한 홈(47)이 형성된다.
이렇게 캡핑막(46A)에 복수의 홈(47)이 형성될 경우, 웨이퍼 특히 웨이퍼 중앙에 집중되는 압축 스트레스를 완화시킬 수 있다. 압축 스트레스는 두께에 비례하는바, 홈(47)이 형성된 캡핑막(46A)의 두께를 감소 - 홈(47)의 하면으로부터 캡핑막(46A) 하면까지의 두께를 의미함 - 시켜 압축 스트레스를 완화시키는 것이다.
이때, 웨이퍼 중앙에 형성된 캡핑막(46)의 전체 두께를 감소시킬 경우, 압축 스트레스를 충분히 완화시킬 수 있다. 그러나, 캡핑막(46)의 전체 두께를 감소시킬 경우, 패시베이션막(45)이 노출될 수 있으며, 이에 따라 하부층이 파괴될 수 있다. 그래서, 본 발명의 실시예에서는 캡핑막(46A)에 미세선폭의 슬릿한 홈(47)을 형성한다. 또한, 슬릿한 홈(47)을 형성하는 방법으로 디포커스 상태에서 노광공정을 진행한다.
반면, iLINE 파장보다 넓은 폭을 갖는 패드개방영역(32)은 포커스 상태로 노광이 진행된다. 따라서, 후속 현상공정을 진행할 경우, 금속패드(44)가 노출되는 홀(48, hole)이 형성된다.
참고사항으로, 홀과 홈의 차이점은 대상막이 관통되는지의 여부에 있다. 즉, 대상막이 관통될 경우를 홀이라 명명한다. 그리고, 대상막이 관통되지 않을 경우를 홈이라 명명한다.
도 4c에 도시된 바와 같이, 캡핑막(46A)을 큐어링한다. 이하, 큐어링된 캡핑막(46A)의 도면부호를 (46B)이라 표기한다.
큐어링은 어닐(anneal)공정으로 진행하며, 캡핑막(46B)은 큐어링에 의해 견고성이 향상된다.
이후, 노광공정으로 금속패드(44)와 완전히 노출되지 않을 경우를 대비하여 식각공정을 추가진행할 수 있다. 이는 캡핑막(46B)의 견고성이 향상되었기 때문에 진행가능하다. 이어서, 세정(cleaning)공정을 진행하여 식각부산물을 제거할 수 있다.
이로써, 웨이퍼(41) 표면을 보호하는 캡핑막(46B)이 형성된다. 그리고, 캡핑막(46B)은 미세선폭의 슬릿한 홈(47)과, 금속패드(44)를 노출시키는 홀(48)을 포함한다.
전술한 바와 같은 본 발명의 실시예는, 웨이퍼(41)에 압축 스트레스를 인가하는 캡핑막(46B)에 미세선폭의 슬릿한 홈(47)을 형성한다. 미세선폭의 슬릿한 홈(47)은 캡핑막(46B)의 두께를 국부적으로 감소시킨다. 따라서, 웨이퍼(41)에 인가하는 캡핑막(46B)의 압축 스트레스의 양이 감소한다.
캡핑막(46B)의 압축 스트레스는 웨이퍼(41) 면적의 70%가량 영향을 미치게 되며, 종래기술 대비 캡핑막(46B) 두께의 40%가량을 슬릿한 홈(47)으로 감소시켰다 고 가정하면, 약 30%(0.7×0.4=0.28)의 압축 스트레스의 양을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 캡핑막이 형성된 웨이퍼를 나타낸 평면도.
도 2는 웨이퍼(10)의 휘어짐 현상을 측정한 시뮬레이션 데이터.
도 3a와 도 3b는 각각 종래기술 및 본 발명의 실시예에 따라 캡핑막을 노광하기 위한 마스크패턴을 나타낸 평면도.
도 4a 내지 도 4c는 도 3b의 마스크패턴(31)을 이용하여 캡핑막을 노광하는 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 마스크패턴 32 : 패드개방영역
33 : 슬릿개방영역 41 : 웨이퍼
42 : 금속배선 43 : 콘택플러그
44 : 금속패드 45 : 패시베이션막
46, 46A : 캡핑막

Claims (8)

  1. 웨이퍼 상에 캡핑막을 형성하는 단계;
    상기 캡핑막에 복수의 슬릿한 홈을 형성하는 단계; 및
    상기 캡핑막을 어닐하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 슬릿한 홈을 형성하는 단계는,
    노광원의 파장보다 작은 폭의 개방영역이 복수로 존재하는 마스크패턴으로 상기 캡핑막을 노광하는 단계; 및
    상기 노광된 캡핑막을 현상하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 개방영역의 폭은 0.2~0.3um이고, 상기 노광원의 파장은 0.365um인 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 개방영역은 상기 웨이퍼의 중앙과 중첩되게 형성된 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 웨이퍼는 금속패드를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 마스크패턴은 상기 금속패드를 노출시키기 위한 패드개방영역을 더 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 패드개방영역의 폭은 20~55um인 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 캡핑막은 PIQ(Polyimide Isoindro Quindzoline)인 반도체 소자 제조 방법.
KR1020070121389A 2007-11-27 2007-11-27 반도체 소자 제조 방법 KR20090054625A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070121389A KR20090054625A (ko) 2007-11-27 2007-11-27 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070121389A KR20090054625A (ko) 2007-11-27 2007-11-27 반도체 소자 제조 방법

Publications (1)

Publication Number Publication Date
KR20090054625A true KR20090054625A (ko) 2009-06-01

Family

ID=40986543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070121389A KR20090054625A (ko) 2007-11-27 2007-11-27 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR20090054625A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114724B2 (en) 2010-06-10 2012-02-14 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114724B2 (en) 2010-06-10 2012-02-14 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
US8053337B2 (en) Method of manufacturing semiconductor device
JP4755486B2 (ja) 半導体装置およびその製造方法
US6699782B2 (en) Method of fabricating a wafer level package
CN110085564B (zh) 晶圆级晶粒尺寸封装结构及其制造方法
CN104570593A (zh) 涂层材料的光刻方法
JP2006339189A (ja) 半導体ウェハおよびそれにより形成した半導体装置
KR20090054625A (ko) 반도체 소자 제조 방법
JP2006108489A (ja) 半導体装置の製造方法
JP2003347471A (ja) 半導体装置及びその製造方法
JP2017098319A (ja) プリント配線板、プリント配線板の製造方法および半導体装置
JP4015790B2 (ja) 半導体装置の製造方法
KR100339414B1 (ko) 반도체 파워 라인 분석용 패드의 형성 방법
JPH1022236A (ja) 半導体装置およびその製造方法
KR20110018700A (ko) 비오씨 반도체 패키지 기판의 제조방법 및 비오씨 반도체 패키지 기판
KR100542721B1 (ko) 감광성 폴리이미드 패턴 형성방법 및 이를 이용한 반도체 소자의보호막 형성 방법
KR101258869B1 (ko) 플립칩 실장을 위한 미세 피치의 금속 범프 제조 방법
KR100709454B1 (ko) 반도체 소자의 형성 방법
KR101055857B1 (ko) 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법
JP3751731B2 (ja) 半導体装置の製造方法
JP5503626B2 (ja) 半導体ウェハおよびそれにより形成した半導体装置
KR20030092569A (ko) 반도체 소자의 제조 방법
KR100269235B1 (ko) 리드프레임제조방법
KR100480590B1 (ko) 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법
JP6459690B2 (ja) 電子部品及びその製造方法
KR100192434B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination