KR20090052716A - 반도체 패키지 및 이를 구비한 전자 기기 - Google Patents

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KR20090052716A
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문호정
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한현경
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Abstract

본 발명은 반도체 패키지 및 이를 구비한 전자 기기에 관한 것으로, 본 발명의 반도체 패키지는, 반도체 칩과, 상기 반도체 칩을 외부와 전기적으로 연결시키는 외부 단자와, 그리고 상기 반도체 칩이 실장되고 상기 외부 단자가 부착되는, 비평탄면을 갖는 유연성 기판을 포함하는 것을 특징으로 한다. 본 발명에 의하면, 유연성 기판에는 딤플 패턴이 형성되어 있어서 유연성 기판의 하부의 솔더볼 어탯치 부분이 오목하여 솔더 접합 신뢰성이 향상되고 유연성 기판의 상부가 볼록하여 계면 박리 진전이 완화된다.
반도체, 솔더볼, 솔더 접합 신뢰성(SJR), 계면 박리

Description

반도체 패키지 및 이를 구비한 전자 기기{SEMICONDUCTOR PACKAGE AND EELECTRONIC DEVICE HAVING THE SAME}
본 발명은 반도체 패키지 및 이를 구비한 전자 기기에 관한 것으로, 보다 구체적으로는 솔더 접합 신뢰성이 향상된 반도체 패키지 및 이를 구비한 전자 기기에 관한 것이다.
전자 기기의 메모리 용량이 대용량화되어 가는 추세에 따라 반도체 칩은 점차로 고집적화되고 있으며, 이에 맞추어 반도체 칩의 크기 역시 대형화되어 가고 있는 것이 일반적이다. 이러한 반도체 칩의 대형화 추세와는 반대로 반도체 칩을 포장하는 패키징 기술은 전자 기기의 소형 경량화 경향에 따라 반도체 패키지의 크기를 경박 단소화시키는 방향으로 나아가고 있다. 경박 단소화를 이룰 수 있는 패키징 기술 중의 하나가 이른바 볼그리드어레이(BGA) 타입의 반도체 패키지이다. 전형적인 BGA 패키지는 솔더볼 어레이 형태의 단자를 가지는 사각형 형태의 반도체 칩을 포함하여 구성된다. 솔더볼들은 인쇄회로기판의 표면에 형성된 본딩 패드들과 전기적으로 접속한다.
그런데, 솔더볼들은 열 싸이클링(TC) 테스트 내지는 실제 사용시 반도체 칩 과 인쇄회로기판 간의 열팽창계수(CTE) 차이에 의해 전단응력을 받아 솔더 접합 신뢰성(Solder Joint Reliability)이 취약해질 수 있다. 또한, BGA 패키지가 휴대폰과 같은 모바일 제품에 사용되는 경우 드롭 테스트(drop test)시 본딩 패드와 솔더볼과의 경계에서 취성파괴(brittle fracture)에 의해 솔더 접합 신뢰성이 저하되는 문제점이 발생될 수 있다. 이러한 문제점들은 솔더볼을 매개로 반도체 칩과 인쇄회로기판이 전기적으로 연결되는 여러 다양한 반도체 패키지에서 대두될 수 있다.
본 발명은 상술한 종래 기술에서의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 솔더 접합 신뢰성을 확보할 수 있는 반도체 패키지 및 이를 구비한 전자 기기를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는 솔더볼의 접합 면적을 크게 하여 전단응력에 대한 저항력을 증가시키므로써 솔더 접합 신뢰성을 향상시킨 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 반도체 칩과; 상기 반도체 칩을 외부와 전기적으로 연결시키는 외부 단자와; 그리고 상기 반도체 칩이 실장되고 상기 외부 단자가 부착되는, 비평탄면을 갖는 유연성 기판을 포함하는 것을 특징으로 한다.
본 실시예에 있어서, 상기 비평탄면은, 상기 반도체 칩이 실장되며, 볼록한 면들을 갖는 제1 면과; 그리고 상기 제1 면과 반대면이고, 상기 외부 단자가 부착되는 오목한 면들을 갖는 제2 면을 포함할 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 활성면과 그 반대면인 비활성면을 포함하고, 상기 비활성면은 상기 제1 면에 부착될 수 있다. 상기 비활성면과 상기 제1 면과의 사이에 배치되어 상기 반도체 칩을 상기 유연성 기판에 부착시키는 접착층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 유연성 기판은, 상기 비평탄면이 포함되며 상기 반도체 칩이 실장되는 제1 영역과; 그리고 상기 제1 영역으로부터 연장되며 상기 활성면에 접속되어 상기 유연성 기판과 상기 반도체 칩을 전기적으로 연결시키는 제2 영역을 포함할 수 있다. 상기 제2 영역의 제1 면은 상기 활성면과 접속되고, 상기 제1 영역의 제2 면은 상기 외부 단자와 접속될 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 활성면과 그 반대면인 비활성면을 포함하고, 상기 활성면은 상기 제1 면에 부착될 수 있다. 상기 활성면과 상기 제1 면과의 사이에 배치된 절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 활성면의 가장자리에 배치되어 상기 반도체 칩과 상기 유연성 기판을 전기적으로 연결시키는 연결부를 더 포함할 수 있다. 상기 연결부는 상기 볼록한 면이 아닌 면과 접속할 수 있다.
본 실시예에 있어서, 상기 활성면의 전면에 배치되어 상기 반도체 칩과 상기 유연성 기판을 전기적으로 연결시키는 연결부를 더 포함할 수 있다. 상기 연결부는 상기 볼록한 면과 접속될 수 있다.
본 실시예에 있어서, 상기 오목한 면들 각각에 상기 외부 단자와 접속되는 오목한 형상의 패드가 형성될 수 있다. 상기 볼록한 면들 각각은 상기 오목한 면들 각각과 상하 대응할 수 있다. 상기 유연성 기판은 폴리머로 구성될 수 있다.
본 발명에 의하면, 유연성 기판에는 딤플 패턴이 형성되어 있어서 유연성 기판의 하부의 솔더볼 어탯치 부분이 오목하여 솔더 접합 신뢰성이 향상되고 유연성 기판의 상부가 볼록하여 계면 박리 진전이 완화된다. 이에 따라, 반도도체 패키지의 기계적 및 전기적 신뢰성이 향상되는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지 및 이를 구비한 전자 기기를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 패키지를 제조하는 방법을 도시한 공정별 단면도들이고, 도 5는 도 4의 일부를 확대 도시한 단면도이고, 도 6은 전단응력의 정의를 설명하는 사시도이다.
도 1을 참조하면, 반도체 칩(130)을 접착층(120)의 개재하에 기판(110) 상에 실장한다. 반도체 칩(130)은 회로패턴과 칩 패드(132)가 형성된 활성면(130a)과 그 반대면인 비활성면(130b)를 가질 수 있다. 칩 패드(132)는 반도체 칩(130)의 에지에 가령 다수개 형성되어 있을 수 있다. 또는, 칩 패드(132)는 반도체 칩(130)의 센터로부터 에지로 연장된 재배선된 패드일 수 있다.
기판(110)은 마운트 영역(115)과 본딩 와이어 영역(116)으로 구분될 수 있는 유연성(flexible) 기판일수 있다. 기판(110)은 비교적 낮은 유전율을 갖고, 흡습에 대한 저항성이 있으며, 충분한 강도와 피로 강도를 갖는 소재, 가령 폴리머로 구성될 수 있다. 마운트 영역(115)은 반도체 칩(130)이 마운트되는 장소를 제공하고, 본딩 와이어 영역(116)은 기판(110)과 반도체 칩(130)을 전기적으로 연결시키는 것일 수 있다.
기판(110)은 반도체 칩(130)이 부착되는 상면(110a)과 그 반대면인 하면(110b)을 가질 수 있다. 상면(110a)에는 칩 패드(132)와 직접 전기적으로 연결되는 패드 역할을 하는 상부 패드(114)가 배치되고, 하면(110b)에는 외부 단자가 부착되는 하부 패드(112)가 배치될 수 있다. 상부 패드(114)는 본딩 와이어 영역(116)에 위치하고, 하부 패드(112)는 마운트 영역(115)에 위치할 수 있다. 상부 패드(114)와 하부 패드(112)는 각각 다수개 형성할 수 있고, 이들(114,112)은 전도성 패턴의 일부분으로서 서로 연결될 수 있다. 하부 패드(112)는 도전 소재로 표면처리(surface finish)한 단층 또는 다층막으로 형성할 수 있다.
기판(110)은 전체적으로 균일한 두께를 가질 수 있다. 이와 다르게, 기판(110)은 불균일한 두께, 가령 마운트 영역(115)은 본딩 와이어 영역(116)에 비해 상대적으로 두꺼울 수 있다.
도 2를 참조하면, 외부 단자로서 솔더볼(140)을 기판(110)에 부착시키는 솔더볼 어탯치 공정(solder ball attach)을 진행한다. 솔더볼 어탯치 공정의 일례로서, 솔더볼(140)을 하부 패드(112)와 정렬시키고, 지그(jig)와 같은 소정의 장 치(150)를 이용하여 하부 패드(112)쪽으로 이동시켜 서로 접촉되게 할 수 있다. 이때, 고온 조건에서 장치(150)를 이용하여 솔더볼(140)을 하부 패드(112)쪽 방향으로 힘을 인가할 수 있다. 다른 예로서, 리플로우(reflow) 공정을 채택하여 솔더볼(140)을 다수개의 하부 패드(112)에 접속시키고, 고온 조건에서 지그와 같은 장치(150)로써 솔더볼(140)을 하부 패드(112)쪽 방향으로 힘을 인가할 수 있다.
도 3을 참조하면, 앞서 설명한 고온 고압에서의 솔더볼 어탯치 공정을 진행하게 되면 기판(110)쪽으로 솔더볼(140)이 밀려들어간다. 이에 따라, 기판(110)에는 비평탄면, 가령 울퉁불퉁한 면을 가지는 이른바 딤플 패턴(118:dimple pattern)이 형성될 수 있다. 딤플 패턴(118)은 마운트 영역(115)에 한정되어 형성될 수 있다. 딤플 패턴(118)은 기판(110)의 상면(110a)에 형성되는 볼록면(118a)과 기판(110)의 하면(110b)에 형성되는 오목면(118b)으로 구성될 수 있다. 볼록면(118a)과 오목면(118b)은 하부 패드(112)의 위치에 다수개, 가령 하부 패드(112)의 수 만큼 형성될 수 있다. 딤플 패턴(118)이 형성되는 것과 아울러 하부 패드(112)는 오목하게 휘어진 형상으로 변형될 수 있다. 하부 패드(112)는 균일한 두께를 가질 수 있다.
도 4를 참조하면, 본딩 와이어 영역(116)을 활성면(130a)쪽으로 구부려 상부 패드(114)와 칩 패드(132)가 서로 접속되게 한다. 이에 따라, 반도체 칩(130)과 기판(110)이 전기적으로 연결되고 솔더볼(140)이 기판(110)에 부착된 반도체 패키지(100)가 구현된다.
도 5를 참조하면, 이미 언급한 바와 같이 하부 패드(112)는 오목하게 휘어진 형상으로 변형된다. 그러므로, 하부 패드(112)와 솔더볼(140) 간의 계면(113)은 그 면적이 증가되는 결과를 가져온다. 열 싸이클링(TC) 테스트 내지는 실제 사용시 기판(110)과 반도체 칩(130)의 열팽창 계수(CTE)가 달라 솔더볼(140)은 전단응력을 받을 수 있다.
도 6을 참조하면, 아래의 수학식 1에서 보는 것처럼 전단응력(τ)은 횡방향의 힘(F)에 비례하고 단면적(A)에 반비례한다고 알려져 있다.
전단응력(τ) = 힘(F) / 단면적(A)
도 5를 다시 참조하면, 수학식 1에서 알 수 있듯이 계면(113)의 단면적(A)이 커졌으므로 전단응력(τ)이 감소하게 된다. 아울러, 하부 패드(112)는 딤플 패턴(118) 형성시 오목한 형상으로 변경되므로써 마치 하프 에칭(half etching)된 것과 같은 효과를 볼 수 있다. 드롭(drop) 테스트시 하부 패드(112)가 하프 에칭될 경우 그렇지 않은 경우에 비해 솔더볼(140) 또는 계면(113)이 파괴될 확률이 낮아질 수 있다. 상기한 바와 같이, 전단응력(τ)의 감소와 하프 에칭에 의해 솔더 접합 신뢰성(SJR)이 향상될 수 있다.
이에 더하여, 기판(110)에 딤플 패턴(118)이 형성되어 있기 때문에 접착층(120)과 기판(110) 사이의 계면에 해당하는 기판(110)의 상면(110a)은 울퉁불퉁한 비평탄면을 가지게 된다. 그러므로, 각종 신뢰도 테스트 내지 실제 사용시 접착층(120)과 기판(110) 사이가 벌어지는 계면 박리 현상이 설령 발생한다 하더라도 계면 박리 진전이 완화될 수 있다.
(제2 실시예)
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 제2 실시예의 반도체 패키지(200)는 이른바 에어리어 어레이 플립 칩(Area Array Flip Chip) 타입의 반도체 패키지일 수 있다. 구체적인 일례로서, 반도체 패키지(200)는 딤플 패턴(218)을 갖는 유연성 기판(210)과, 기판(210)에 실장된 반도체 칩(230)을 포함할 수 있다. 기판(210)의 하면(210b)에는 솔더볼(240)이 접속되는 오목한 패드(212)가 배치될 수 있다. 반도체 칩(230)은 뒤집한 상태, 즉 비활성면(230b)은 위를 향하고 활성면(230a)은 아래를 향하여 기판(210)의 상면(210a)을 대면하는 상태로 기판(210)에 실장될 수 있다. 기판(210)과 반도체 칩(230) 사이에는 절연층(270)이 언더 필링될 수 있다.
기판(210)과 반도체 칩(230)간의 전기적 연결은 활성면(230a)의 전면에 고르게 배치된 전기적 연결부로서 솔더범프(260)를 통해 구현될 수 있다. 솔더범프(260)는 기판(210)의 상면(210a) 중에서 딤플 패턴(218) 상에 위치될 수 있다. 이에 따라, 반도체 칩(230)과 기판(210) 간의 전기적 연결 길이(interconnection length)가 감소될 수 있다. 도면에는 도시되어 있지 아니하지만, 반도체 칩(230)과 기판(210) 각각에는 솔더범프(260)와 접속되는 패드들이 형성되어 있을 수 있다.
딤플 패턴(218)에 의해 얻을 수 있는 솔더 접합 신뢰성 및 계면 박리 진전의 완화 등에 대해서는 제1 실시예에서의 설명과 동일 유사하다.
반도체 패키지(200)는 다음과 같은 방법들을 통해 제조될 수 있다.
제조방법의 일례로서, 주지된 플립칩 기술을 채택하여 반도체 칩(230)을 기판(210)에 실장한다. 반도체 칩(230)의 활성면(230a)과 기판(210)의 상면(210a)과의 사이에는 솔더범프(260)가 다수개 형성되어 있을 수 있다. 기판(210)의 하면(210b)에는 하부 패드(212)가 다수개 형성되어 있을 수 있다. 하부 패드(212)의 수와 위치는 솔더범프(260)의 수와 위치와 동일할 수 있다.
반도체 칩(230)의 실장의 일례로서, 솔더범프(260)를 기판(210)의 상면(210a)에 부착시킨 후 반도체 칩(230)을 기판(210)에 실장할 수 있다. 다른 예로서, 솔더범프(260)를 반도체 칩(230)의 활성면(230a)에 부착시킨 후 반도체 칩(230)을 기판(210)에 실장할 수 있다.
반도체 칩(230)의 실장 이후, 솔더볼(240)을 하부 패드(212)에 접속시킨다. 이러한 솔더볼 어탯치 공정에 있어서, 도 2 내지 도 3에서 설명한 바와 유사하게 기판(210)에 딤플 패턴(218)이 형성되게 할 수 있다. 이때, 솔더범프(260)가 딤플 패턴(218) 상에 배열될 수 있도록 하는 것이 바람직하다.
이후에, 언더 필링 즉 반도체 칩(230)과 기판(210) 사이에 절연층(270)을 형성한다. 이로써, 에어리어 어레이 플립 칩(Area Array Flip Chip) 타입의 반도체 패키지(200)를 구현할 수 있다.
(제3 실시예)
도 8은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8을 참조하면, 제3 실시예의 반도체 패키지(300)는 이른바 페리퍼럴 플립 칩(Peripheral Flip Chip) 타입의 반도체 패키지일 수 있다. 구체적인 일례로서, 반도체 패키지(300)는 딤플 패턴(318)을 갖는 유연성 기판(310)에 반도체 칩(330)이 플립칩 기술에 의해 실장된 것일 수 있다. 기판(310)과 반도체 칩(330) 사이에는 절연층(370)이 언더 필링될 수 있다.
기판(310)과 반도체 칩(330)간의 전기적 연결은 활성면(230a)의 에지에 배치된 솔더범프(360)를 통해 구현될 수 있다. 솔더범프(360)는 기판(310)의 상면(310a) 중에서 딤플 패턴(318)이 형성되지 아니한 면에 배치될 수 있다. 딤플 패턴(318)은 솔더범프(360)의 높이를 유지해주는 스페이서, 이른바 스탠드-오프-하이트(Stand Off Height) 스페이서 역할을 할 수 있다.
상술한 설명 이외의 반도체 패키지(300)에 대한 설명 및 제조방법은 제2 실시예의 반도체 패키지(200)에 대한 설명 및 제조방법과 동일 유사하다.
(전자 기기의 실시예)
도 9는 본 발명의 실시예에 따른 전자 기기의 일례를 도시한 사시도이다.
도 9를 참조하면, 지금까지 설명한 본 발명의 실시예에 따른 반도체 패키지(100-300)는 휴대폰(1100)과 같은 전자 기기에 사용될 수 있다. 특히, 휴대폰(1100)은 상술한 바와 같이 솔더 접합 신뢰성 및 계면 박리 진전의 완화 등과 같은 효과에 의해 전기적 및 기계적 신뢰성이 향상될 수 있다. 따라서, 휴대폰(110)을 열적 및 기계적 스트레스가 심한 환경에서 테스트 내지 실제 사용시 동작 오류 내지는 기기 고장 없이 사용할 수 있다.
전자 기기는 휴대폰(1100) 이외에도 노트북 컴퓨터, 데스트탑 컴퓨터, 캠코더, 게임기, 휴대형 멀티미디어 플레이어(PMP), 엠피쓰리 플레이어(MP3P), 액정디스플레이(LCD) 혹은 플라즈마디스플레이(PDP)와 같은 화면표시장치, 메모리카드 및 기타 여러 다양한 전자적 장치 등을 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 패키지 및 이를 제조하는 반도체 산업, 그리고 반도체 패키지를 사용하는 휴대폰과 같은 전자 기기를 제조하는 제조업 등에 활용될 수 있다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 패키지를 제조하는 방법을 설명한 공정별 단면도.
도 5는 도 4의 일부를 확대 도시한 단면도.
도 6은 전단응력의 정의를 설명하는 사시도.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도.
도 8은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도.
도 9는 본 발명의 실시예에 따른 전자 기기를 도시한 사시도.
< 도면의 주요부분에 대한 부호의 설명 >
100,200,300: 반도체 패키지 110,210,310: 유연성 기판
112,114,132,212,312: 패드 113; 계면
115: 마운트 영역 116: 본딩 와이어 영역
118,218,318: 딤플 패턴 120: 접착층
130,230,330: 반도체 칩 140,240,340: 솔더볼
150: 지그 260,360: 솔더범프
270,370: 절연층 1100: 휴대폰

Claims (16)

  1. 반도체 칩과;
    상기 반도체 칩을 외부와 전기적으로 연결시키는 외부 단자와; 그리고
    상기 반도체 칩이 실장되고 상기 외부 단자가 부착되는, 비평탄면을 갖는 유연성 기판을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 비평탄면은,
    상기 반도체 칩이 실장되며, 볼록한 면들을 갖는 제1 면과; 그리고
    상기 제1 면과 반대면이고, 상기 외부 단자가 부착되는 오목한 면들을 갖는 제2 면을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 칩은 활성면과 그 반대면인 비활성면을 포함하고, 상기 비활성면은 상기 제1 면에 부착되는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 유연성 기판은,
    상기 비평탄면이 포함되며, 상기 반도체 칩이 실장되는 제1 영역과; 그리고
    상기 제1 영역으로부터 연장되며, 상기 활성면에 접속되어 상기 유연성 기판과 상기 반도체 칩을 전기적으로 연결시키는 제2 영역을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 영역의 제1 면은 상기 활성면과 접속되고, 상기 제1 영역의 제2 면은 상기 외부 단자와 접속되는 것을 특징으로 하는 반도체 패키지.
  6. 제3항에 있어서,
    상기 비활성면과 상기 제1 면과의 사이에 배치되어 상기 반도체 칩을 상기 유연성 기판에 부착시키는 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제2항에 있어서,
    상기 반도체 칩은 활성면과 그 반대면인 비활성면을 포함하고, 상기 활성면은 상기 제1 면에 부착되는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 활성면과 상기 제1 면과의 사이에 배치된 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 활성면의 가장자리에 배치되어 상기 반도체 칩과 상기 유연성 기판을 전기적으로 연결시키는 연결부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 연결부는 상기 볼록한 면이 아닌 면과 접속하는 것을 특징으로 하는 반도체 패키지.
  11. 제8항에 있어서,
    상기 활성면의 전면에 배치되어 상기 반도체 칩과 상기 유연성 기판을 전기적으로 연결시키는 연결부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 연결부는 상기 볼록한 면과 접속되는 것을 특징으로 하는 반도체 패키지.
  13. 제2항에 있어서,
    상기 오목한 면들 각각에 상기 외부 단자와 접속되는 오목한 형상의 패드가 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제2항에 있어서,
    상기 볼록한 면들 각각은 상기 오목한 면들 각각과 상하 대응하는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 유연성 기판은 폴리머로 구성되는 것을 특징으로 하는 반도체 패키지.
  16. 제1항의 반도체 패키지를 포함하는 전자 기기.
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