KR20090047744A - 다층 세라믹기판 제조방법 - Google Patents
다층 세라믹기판 제조방법 Download PDFInfo
- Publication number
- KR20090047744A KR20090047744A KR1020070113750A KR20070113750A KR20090047744A KR 20090047744 A KR20090047744 A KR 20090047744A KR 1020070113750 A KR1020070113750 A KR 1020070113750A KR 20070113750 A KR20070113750 A KR 20070113750A KR 20090047744 A KR20090047744 A KR 20090047744A
- Authority
- KR
- South Korea
- Prior art keywords
- laminate
- binder
- binder layer
- layer
- ceramic substrate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
다층 세라믹기판 제조방법을 제공한다.
본 발명은내부전극이 인쇄된 유전체시트가 다층으로 적층된 적층체를 제공하는 단계 ;상기 적층체의 상부면과 하부면에 바인더층을 적층하는 단계 ; 상기 바인더층의 외부면에 구속시트를 적층한 다음 상기 적층체를 소성하는 단계 ; 및 상기 구속층을 제거하여 상기 적층체에 형성된 외부전극을 외부노출시키는 단계 ; 를 포함한다.
본 발명에 의하면, 소성시 내부전극과 세라믹에 포함된 유기물을 효과적으로 제거하여 기판의 구조적인 내부결함 및 전기적 특성 저하를 방지할 수 있고, 제조공정을 단순화하여 제조원가를 절감할 수 있다.
세라믹기판, 무수축, 탈바인더, 탈지, 바인더층, 바인더필름
Description
본 발명은 다층 세라믹기판을 제조하는 방법에 관한 것으로, 더욱 상세히는 저유전율층에 비하여 상대적으로 낮은 강도를 갖는 고유전율층의 내부 기계적 강도를 향상시켜 소성시 내부 결함을 방지하고, 내구성을 향상시키고, 수율을 향상시킬 수 있는 다층 세라믹 기판 및 그 제조방법에 관한 것이다.
최근 전자기기 기술 발달과 더불어 기기 자체가 단소박형화 되어가고 있는 추세에 비추어 볼 때 부품의 집적화는 필수적이라 하겠고, 상기 부품의 집적화를 위해 다수개의 세라믹시트를 적층하여 형성하는 다층세라믹기판을 이용하게 된다.
일반적으로 다층 세라믹 기판(Multi-layer Ceramic substrate)은 내열성, 내마모성 및 우수한 전기적 특성으로 인하여 기존의 PCB(Printed Circuit Board)의 대체품으로 많이 이용되고 있으며, 점점 그 수요가 늘어가고 있는 추세이다.
이러한 다층 세라믹 기판은 특히 정보통신 관련 기판 및 부품에 주로 사용되는데, 예컨대, 이동통신 단말기 분야에 있어서 LCR 복합화 고주파 부품으로서 사용되거나, 컴퓨터 분야에 있어서 반도체 IC 칩과 같은 능동 소자와 캐패시터나 인덕 터나 저항과 같은 수동소자를 복합화한 부품으로서, 또는 단순한 반도체 IC 패키지로서 사용되고 있다.
더욱 구체적으로는, 다층 세라믹 기판은 PA 모듈 기판, RF 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다.
이러한 다층 세라믹 기판은 일반적으로 그린 시트 적층법(Green Sheet Lamination Method)이라 불리는 방법으로 제조되며, 이러한 방법은, 세라믹 분말과 유기 바인더로 된 슬러리(Slurry)를 테이프 캐스팅법(tape casting method)으로 성형하여 그린 시트를 제조하고, 제조된 그린 시트에 펀칭하여 구멍을 형성하며 도전성 페이스트(Paste)를 그린시트에 스크린 인쇄한 다음, 상기 그린 시트를 필요한 층수만큼 겹쳐서 가열-가압하고 적층하여 일정온도로 소성하는 것이다.
이리한 그린 시트 적층법은 그린 시트의 유연성이 풍부해지고 유기 용제를 흡수하기 쉬우므로 미세 패턴의 인쇄가 가능하다는 것, 그리고 수십층에 이르는 다층화를 위해 필요한 표면 평활성과 기밀성이 우수하다는 장점이 있다.
한편, 전자패키징용 LTCC기판과 같은 다층 세라믹기판의 제조에 있어서, 기판자체의 치수정밀도가 매우 중요하며, 이를 제어하는 기술이 패키징 공정의 핵심이다. 이때 소위 무수축공정인, x 및 y축 방향으로 소성시 수축이 일어나지 않도록 하기 위한 구속 소성공정이 종래부터 개발되어 오고 있다.
도 1(a)(b)는 일반적인 구속 소성공정을 적용하여 다층 세라믹 기판을 제조하는 공정을 도시한 개략도이다.
도 1(a)(b)에 도시한 바와 같이, 구속 소성공정은, 표면에 비아전극홀(3) 및 내부전극(4)이 구비된 세라믹시트(1)를 다층으로 적층하여 적층체(1a)를 제공하고, 상기 적층체(1a)의 상부면과 하부면에 각각 상기 세라믹시트를 소성하는 온도에서는 소성되지 않는 구속용 시트(5)를 적층하여 구속층(5)을 형성하고, 이러한 적층체(1a)를 일정온도에서 소성한 다음, 상기 구속층시트를 제거하는 공정으로 이루어진다.
여기서, 상기 구속층 시트(5)는 고온에서 소성되는 무기파우더와 유기바인더로 구성되며, 상기 무기파우더는 알루미나, 지르코니아등과 같이 통상의 유리-세라믹스와는 그 소성온도가 100℃이상 차이가 나는 무기재료를 사용한다. 또한 상기 적층체(1a)를 구성하는 세라믹 시트(1)는 붕규산 유리와 알루미나로 주로 구성되어 있으며, 통상 800 내지 1000℃이하에서 소성이 이루어진다. 이러한 구속소성후 x,y축 수축률은 ~0.2% ±0.05%정도를 나타내며 z축의 경우 35~40%의 수축률을 보인다. 이때 소성하지 않은 구속층(5)의 제거는 외부 도체 패드인 외부전극의 품질을 좌우하는 매우 중요한 인자이다.
그리고, 상기 구속층(5)이 제거된 적층체(1a)의 외부면에 도전성 페이스트로 표층전극을 패턴인쇄함으로서 상기 비아전극홀(3), 내부전극(4)과 전기적으로 연결되는 외부전극(7)을 형성하게 된다.
이어서 상기 외부전극(7)이 형성된 적층체(1a)를 2차 소성하는 후소성공정에 의해서 외부전극이 적층체에 일체화된 기판을 제조완성하게 된다.
그러나, 이러한 무수축 공정을 채용하여 다층 세라믹 기판을 제조하는 공정 에서, 적층체(1a)의 상부면과 하부면에 소성온도가 상대적으로 높은 구속시트를 적층하여 100 내지 350㎛ 의 두께를 갖는 구속층(7)을 형성한 다음 적층체(1a)의 소성이 이루어지기 때문에, 내부전극(4) 및 세라믹 시트(1) 제조시 이에 포함된 바인더성분을 1차 소성시 제거하는 탈바인더공정이 원활하게 이루어지지 못하게 되고, 이로 인하여 적층체 및 내부전극의 구조적/전기적 결함을 발생시키는 요인으로 작용하였다.
또한, 상기 구속층이 제거된 적층체에 외부전극을 인쇄한 다음 적층체를 2차 소성하는 경우, 기판 제조공정이 매우 복잡하고 번거롭기 때문에 제조원가를 상승시키는 문제점이 있었다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 소성시 내부전극과 세라믹에 포함된 유기물을 효과적으로 제거하여 기판의 구조적인 내부결함 및 전기적 특성 저하를 방지할 수 있고, 제조공정을 단순화하여 제조원가를 절감할 수 있는 다층 세라믹 기판 제조방법을 제공하고자 한다.
상기한 목적을 달성하기 위한 구체적인 기술적인 수단으로서, 본 발명은 내부전극이 인쇄된 유전체시트가 다층으로 적층된 적층체를 제공하는 단계 ;상기 적층체의 상부면과 하부면에 바인더층을 적층하는 단계 ; 상기 바인더층의 외부면에 구속시트를 적층한 다음 상기 적층체를 소성하는 단계 ; 및 상기 구속층을 제거하여 상기 적층체에 형성된 외부전극을 외부노출시키는 단계 ; 를 포함하는 다층 세라믹 기판 제조방법을 제공한다.
바람직하게, 상기 외부전극은 상기 내부전극을 유전체시트에 패턴인쇄하는 공정과 더불어 이루어진다.
바람직하게, 상기 바인더층을 적층하는 단계는 상기 바인더층을 일정두께로 일측면에 도포된 바인더필름을 제공하는 단계 ; 상기 바인더층이 상기 외부전극을 덮도록 상기 바인더필름을 상기 적층체에 부착하고 일정세기의 가압력을 제공하는 단계 ; 및 상기 바인더 필름을 제거하여 상기 적층체의 외부면에 바인더층을 잔류 시키는 단계를 포함한다.
더욱 바람직하게, 상기 바인더층은 바인더수지와 용매가 무게를 기준으로 1:10의 비율로 혼합되어 이루어진다.
더욱 바람직하게, 상기 바인더수지는 셀룰로우즈(cellulose), 에틸 셀룰로오즈(ethyl cellulose), 폴리비닐 부티랄(polyvinyl butyral:PVB), 폴리메틸메타크릴레이트(polymethyl methacrylate:PMMA), 폴리아크릴 에스테르 (polyacrylate esters) 중에서 하나 또는 둘 이상의 혼합물로 선택된다.
더욱 바람직하게, 상기 용매는 메틸에틸 케톤(methyl ethyl ketone), 에틸 알코올(ethyl alcohol), 이소프로필 알코올(isopropyl alcohol), 톨루엔(toluene), 디에틸 에테르(diethyl ether), 삼염화 에틸렌(trichloro ethylene), 메타놀(methanol)등의 단일 용매 또는 둘 이상의 혼합용매로 선택된다.
상기한 구성의 본 발명에 의하면, 적층체와 구속층사이에 바인더층을 구비함으로서 소성시 전극 및 유전체시트에 포함된 바인더성분을 보다 용이하게 제거함과 동시에 소성시 구속층의 알루미나 성분이 외부전극에 고착되는 것을 바인더층에 의해서 방지할 수 있기 때문에, 내부전극 및 적층체의 구조적 특성 및 전기적 특성을 안정적으로 보장하여 제품의 신뢰도를 높일 수 있고, 종래와 같이 외부전극을 패턴인쇄한 다음 적층체를 2차소성하는 공정을 배제하여 제조공정을 단순화하고, 제조원가를 절감할 수 있는 효과가 얻어진다.
이하, 본 발명에 대해 첨부된 도면에 따라 보다 상세히 설명한다.
도 2(a)(b)(c)(d)(e)(f)(g)(h)는 본 발명에 따른 다층 세라믹 기판을 제조하는 방법을 도시한 순서도이다.
본 발명의 실시예에 따른 다층 세라믹 기판(100)은 내,외부전극(103,104)을 갖는 적층체(100a)를 포함하여 구성된다.
상기 적층체(100a)는 복수개의 유전체시트(101)가 다층으로 적층되는 적층구조물이며, 이러한 적층체(100a)를 구성하는 유전체시트(101)는 유리 및 세라믹 호합분말, 유기바인더 및 분산제등이 용매에 일정비율로 혼합된 슬러리를 캐리어 필름에 도포하여 성형하게 된다.
이러한 상기 유전체시트(101)는 BaTiO3 와 같은 강유전성 세라믹소재로 10 내지 30㎛ 두께로 구비될 수 있다.
상기 유전체시트(101)는 도 2(a)에 도시한 바와 같이, 펀칭공정 및 레이저공정에 의해서 일정크기의 비아홀(101a)을 각각 관통형성되며, 이들은 시트적층시 동일한 수직축상에 배치되도록 한다.
이어서, 상기 비아홀(101a)에는 도 2(b)에 도시한 바와 같이, 도전성 페이스트와 같은 전극재를 충진함으로서 일련의 전기적인 신호라인을 구성하도록 비아전극홀(102)을 구비하게 된다.
그리고, 상기 유전체시트(101)의 표면에는 도 2(c)에 도시한 바와 같이, 사전에 설정된 내부전극(103)을 패턴인쇄하고, 상기 내부전극(103)은 비아전극 홀(102)과 전기적으로 접속된다.
이와 더불어 상기 유전체시트(101)의 적층시 최외층을 형성하는 유전체시트에는 상기 비아전극홀(102)과 전기적으로 연결되는 외부전극을 패턴인쇄함으로서, 상기 외부전극(104)은 반도체칩과 같은 전자부품이 실장되는 단자패드로 제공된다.
그리고, 도 2(d)에 도시한 바와 같이, 내부전극(103) 및 외부전극(104)이 패턴인쇄된 유전체시트(101)를 다층으로 적층함과 동시에 일정세기의 가압력으로 두께방향으로 가압함으로서 상기 내부전극(103)이 몸체내부에 구비되고 상기 외부전극(I104)의 몸체외부면에 구비된 적층체(100a)를 형성한다.
이어서, 상기 적층체(100a)의 상부면과 하부면에는 도 2(d)에 도시한 바와 같이, 상기 외부전극 및 적층체의 표면으로 외부면으로 노출되는 비아전극홀의 단부를 덮도록 일정두께의 바인더층(110)을 적층한다.
여기서, 상기 바인더층(110)은 바인더수지와 용매가 무게를 기준으로 1:10의 비율로 혼합되어 제조되는 것이 바람직하며, 이러한 바인더수지는 셀룰로우즈(cellulose), 에틸 셀룰로오즈(ethyl cellulose), 폴리비닐 부티랄(polyvinyl butyral:PVB), 폴리메틸메타크릴레이트(polymethyl methacrylate:PMMA), 폴리아크릴 에스테르 (polyacrylate esters) 중에서 하나 또는 둘 이상의 혼합물로 선택될 수 있다.
또한, 상기 용매는 메틸에틸 케톤(methyl ethyl ketone), 에틸 알코올(ethyl alcohol), 이소프로필 알코올(isopropyl alcohol), 톨루엔(toluene), 디에틸 에테르(diethyl ether), 삼염화 에틸렌(trichloro ethylene), 메타놀(methanol)등의 단 일 용매 또는 둘 이상의 혼합용매로 선택될 수 있다.
그리고, 상기 적층체(100a)의 표면에 바인더층(110)을 형성하는 공정은 도 3(a)에 도시한 바와 같이, 상기 바인더층(110)이 일정두께로 일측면에 도포된 마일러 필름과 같은 바인더필름(115)을 준비한 다음, 상기 바인더필름(115)의 바인더층(110)이 상기 적층체(100a)의 외부전극 및 비아전극홀의 단부를 덮도록 적층된다.
이어서, 상기 바인더 필름(115)이 적층되면, 상기 바인더 필름(115)의 바인더층(110)이 상기 적층체(100a)의 외부면, 외부전극(104)에 균일하게 부착되도록 약하게 가압한다.
이러한 가압이 완료되면, 도 3(b)에 도시된 바와 같이, 상기 바인더 필름(115)만을 제거하게 되면, 상기 적층체(100a)의 외부면에는 상기 외부전극(104) 및 비아전극홀(102)의 노출단을 덮는 바인더층(110)만이 잔류하게 된다.
한편, 상기 바인더층(110)이 적층된 적층체(100a)는 기판제조시 치수정밀도가 매우 중요한바, 소성시 X축,Y축방향으로의 수축이 일어나지 않도록 하기 위한 구속소성공정을 거치게 된다.
즉, 도 3(f)(g)에 도시한 바와 같이, 상기 적층체(100a)의 상부면과 하부면에 적층체를 구성하는 시트의 소성온도보다 상대적으로 높은 소성온도를 갖추어 소성시 소성되지 않는 구속시트를 적층함으로서 일정두께의 구속층(120)을 적층한다.
이러한 구속층(120)은 고온에서 소성되는 무기파우더와 유기바인더로 구성되며, 상기 무기파우더는 알루미나, 지르코니아등과 같이 통상의 유리-세라믹스에 비 하여 그 소성온도가 100도 이상 차이가 나는 무기재료로 구성된다.
그리고, 상기 구속층(120)이 적층된 적층체(100a)를 800 내지 1000도에서 1차 소성함으로서 상기 구속층(120)에 의해서 적층체(110a)의 x,y축 수축률이 ~0.2% ±0.05%정도로 나타나고, z축의 수축율이 35~40%로 나타나기 때문에 길이방향 및 폭방향의 수축이 거의 발생되지 않고 두께방향으로만 수축된 적층체(100a)를 얻을 수 있는 것이다.
이때, 상기 적층체(100a)와 더불어 상기 구속층(120)의 소성시 유전체시트에 포함된 바인더성분 및 내부전극 및 외부전극에 포함된 바인더성분은 상기 바인더층(110)과 더불어 제거되고, 상기 바인더층(110)에 의하여 상기 유전체시트, 내,외부전극에 포함된 바인더성분의 탈바인더 제거효율을 보다 향상시킬 수있는 것이다.
이와 더불어, 상기 적층체의 표면에 형성되는 외부전극(104) 및 외부로 노출되는 비아전극홀(102)의 노출단은 상기 바인더층(110)에 의해서 덮어져 보호되기 때문에 상기 적층체(100a)의 소성시 상기 구속층(120)에서 발생되는 알루미나 성분이 상기 외부전극(104) 및 비아전극홀(102)의 노출단에 부착되는 것을 근본적으로 방지하게 된다.
이러한 상태에서, 도 2(h)에 도시한 바와 같이, 상기 유전체시트보다 상대적으로 높은 소성온도를 갖추어 미소성된 구속층(120)을 식각공정 및 연마공정에 의해서 제거하게 되면, 상기 적층체(100a)의 외부면에 형성된 외부전극(104) 및 비아전극홀(102)의 노출단이 외부로 노출된 다층 세라믹 기판(100)을 제조완성하게 된다.
본 발명은 특정한 실시예에 관하여 도시하고 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 밝혀두고자 한다.
도 1(a)(b)는 일반적인 구속 소성공정을 적용하여 다층 세라믹 기판을 제조하는 공정을 도시한 개략도이다.
도 2(a)(b)(c)(d)(e)(f)(g)(h)는 본 발명에 따른 다층 세라믹 기판을 제조하는 방법을 도시한 순서도이다.
도 3(a)(b)(c)는 본 발명에 따른 다층 세라믹 기판을 제조하는 공정중 바인더층을 적층하는 공정을 도시한 순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100a : 적층체 101 : 유전체시트
101a : 비아홀 102 : 비아전극홀
103 : 내부전극 104 : 외부전극
110 : 바인더층 115 : 바인더필름
Claims (6)
- 내부전극이 인쇄된 유전체시트가 다층으로 적층된 적층체를 제공하는 단계 ;상기 적층체의 상부면과 하부면에 바인더층을 적층하는 단계 ;상기 바인더층의 외부면에 구속시트를 적층한 다음 상기 적층체를 소성하는 단계 ; 및상기 구속층을 제거하여 상기 적층체에 형성된 외부전극을 외부노출시키는 단계 ; 를 포함하는 다층 세라믹 기판 제조방법.
- 제1항에 있어서, 상기 외부전극은 상기 내부전극을 유전체시트에 패턴인쇄하는 공정과 더불어 이루어짐을 특징으로 하는 다층 세라믹 기판 제조방법.
- 제1항에 있어서, 상기 바인더층을 적층하는 단계는 상기 바인더층을 일정두께로 일측면에 도포된 바인더필름을 제공하는 단계 ; 상기 바인더층이 상기 외부전극을 덮도록 상기 바인더필름을 상기 적층체에 부착하고 일정세기의 가압력을 제공하는 단계 ; 및 상기 바인더 필름을 제거하여 상기 적층체의 외부면에 바인더층을 잔류시키는 단계를 포함함을 특징으로 하는 다층 세라믹 기판 제조방법.
- 제3항에 있어서, 상기 바인더층은 바인더수지와 용매가 무게를 기준으로 1:10의 비율로 혼합되어 이루어짐을 특징으로 하는 다층 세라믹 기판 제조방법.
- 제4항에 있어서, 상기 바인더수지는 셀룰로우즈(cellulose), 에틸 셀룰로오즈(ethyl cellulose), 폴리비닐 부티랄(polyvinyl butyral:PVB), 폴리메틸메타크릴레이트(polymethyl methacrylate:PMMA), 폴리아크릴 에스테르 (polyacrylate esters) 중에서 하나 또는 둘 이상의 혼합물로 선택됨을 특징으로 하는 다층 세라믹 기판 제조방법.
- 제4항에 있어서, 상기 용매는 메틸에틸 케톤(methyl ethyl ketone), 에틸 알코올(ethyl alcohol), 이소프로필 알코올(isopropyl alcohol), 톨루엔(toluene), 디에틸 에테르(diethyl ether), 삼염화 에틸렌(trichloro ethylene), 메타놀(methanol)등의 단일 용매 또는 둘 이상의 혼합용매로 선택됨을 특징으로 하는 다층 세라믹 기판 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070113750A KR100916075B1 (ko) | 2007-11-08 | 2007-11-08 | 다층 세라믹기판 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070113750A KR100916075B1 (ko) | 2007-11-08 | 2007-11-08 | 다층 세라믹기판 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090047744A true KR20090047744A (ko) | 2009-05-13 |
KR100916075B1 KR100916075B1 (ko) | 2009-09-08 |
Family
ID=40857055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070113750A KR100916075B1 (ko) | 2007-11-08 | 2007-11-08 | 다층 세라믹기판 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100916075B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102392305B1 (ko) | 2020-01-29 | 2022-04-29 | 주식회사 디아이티 | 고주파용 다층 세라믹 기판 및 그의 제조 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4557417B2 (ja) | 2000-12-26 | 2010-10-06 | 京セラ株式会社 | 低温焼成セラミック配線基板の製造方法 |
JP4610114B2 (ja) | 2001-03-28 | 2011-01-12 | 京セラ株式会社 | セラミック配線基板の製造方法 |
JP2002353624A (ja) * | 2001-05-25 | 2002-12-06 | Murata Mfg Co Ltd | 多層セラミック基板およびその製造方法、未焼結セラミック積層体、ならびに電子装置 |
JP2006100448A (ja) | 2004-09-28 | 2006-04-13 | Kyocera Corp | 電子部品の製造方法 |
-
2007
- 2007-11-08 KR KR1020070113750A patent/KR100916075B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100916075B1 (ko) | 2009-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100562812B1 (ko) | 커패시터를 갖는 인쇄 배선 기판 및 그 제조 방법 | |
KR100862537B1 (ko) | 세라믹 기판의 제조방법 및 비소성 세라믹 기판 | |
EP2315510A2 (en) | Wiring board provided with passive element | |
JPH04263486A (ja) | 焼結導体配線基板とその製造方法 | |
KR100678083B1 (ko) | 임베디드 캐패시터와 임베디드 캐패시터의 제작 방법 | |
JP2006140537A (ja) | 配線基板およびその製造方法 | |
KR100447032B1 (ko) | 표면이 평탄한 저항 내장형 저온 동시소성 다층 세라믹기판 및 그 제조방법 | |
US7009114B2 (en) | Wiring substrate, method of producing the same, and electronic device using the same | |
KR100790695B1 (ko) | 전자부품 패키지용 세라믹 기판의 제조방법 | |
US6776862B2 (en) | Multilayered ceramic board, method for fabricating the same, and electronic device using multilayered ceramic board | |
JP2006510233A (ja) | 低インダクタンス埋め込みキャパシタを有するプリント配線板およびその製造方法 | |
KR100916075B1 (ko) | 다층 세라믹기판 제조방법 | |
JP4061188B2 (ja) | 複合シートの製造方法および積層体の製造方法 | |
KR100607568B1 (ko) | 이종 유전체를 이용한 다층기판 제조방법 | |
US20080081199A1 (en) | Ceramic substrate and fabricating method thereof | |
KR100882101B1 (ko) | 무수축 세라믹 기판의 제조방법 | |
KR100956212B1 (ko) | 다층 세라믹 기판의 제조 방법 | |
JP4501227B2 (ja) | セラミック多層配線基板の製造方法 | |
JP3898653B2 (ja) | ガラスセラミック多層配線基板の製造方法 | |
KR100887112B1 (ko) | 무수축 세라믹 기판의 제조방법 및 이에 의해 제조된 다층세라믹 기판 | |
KR101038891B1 (ko) | 세라믹 기판 및 그의 제조 방법 | |
JP2004207592A (ja) | 多層セラミック基板の製造方法 | |
KR100835080B1 (ko) | 적층 세라믹 기판 제조방법 | |
JP2003007367A (ja) | 複合セラミック部品の実装面用樹脂シート、および、複合セラミック部品とその製造方法 | |
KR100887158B1 (ko) | 다층 세라믹 기판 및 그의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130624 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140701 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |