KR20090045617A - 데이터 클록 트레이닝 회로, 그를 포함한 반도체 메모리 장치 및 시스템 - Google Patents

데이터 클록 트레이닝 회로, 그를 포함한 반도체 메모리 장치 및 시스템 Download PDF

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Abstract

본 발명은 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하는 반도체 메모리 장치에 있어 설정된 클록 트레이닝 동작시간 내 데이터 클록과 시스템 클록이 정렬이 이루어지도록 하는 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 모드 레지스터 세트의 명령과 어드레스에 대응하여 상기 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부 및 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 포함한다. 이로 인해, 본 발명은 시스템 클록과 데이터 클록을 정렬하여 외부 명령에 대응하는 데이터의 출력을 동기화하기 위한 클록 정렬 트레이닝을 위한 동작 마진을 충분히 확보할 수 있다.
반도체, 메모리, 클록 트레이닝, 데이터 클록, 시스템 클록

Description

데이터 클록 트레이닝 회로를 포함한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS HAVING DATA CLOCK TRAINING CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치 간 데이터 전달을 정렬하기 위해 클록 트레이닝을 수행할 수 있는 회로 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해, 외부로부 터 입력받은 시스템 클록에 동기하여 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클록의 라이징 에지와 하강에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클록의 라이징 에지와 하강에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클록의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 하강에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클록의 라이징 에지 또는 하강에지에 정확하게 동기되어야 한다. 이를 위해 DDR 메모리 장치 내 데이터 출력회로를 사용하여 입력된 시스템 클록의 라이징 에지와 하강에지에 동기시켜 데이터를 출력할 수 있도록 데이터의 내부 출력 및 전달 시점을 제어한다.
최근에 대용량의 데이터를 더 빠르게 처리할 수 있는 반도체 메모리 장치에서는 데이터뿐만 아니라 어드레스까지 입출력 속도를 높이기 위한 적용 범위가 넓어지고 있다. 종래의 일반적인 반도체 메모리 장치에서 어드레스 입력은 외부 동작 명령 신호와 함께 클록의 라이징 에지에 동기화되어 입력되었다. 즉, 반도체 메모리 장치는 외부 클록의 한 주기에 한 번씩(즉, 라이징 에지에 대응하여) 외부에서 입력되는 어드레스 및 동작 명령 신호를 받아 내부 동작을 실행하였다. 하지만, 반도체 메모리 장치의 동작 속도가 빨라지면서 한 주기에 한 번이 아닌 두 번의 어드레스 입력을 받을 수 있는 구조가 제안되고 있다.
그래픽 작업용 GDDR5 반도체 메모리 장치(Graphics Double Data Rate version 5, GDDR5)는 외부 클록의 라이징 에지는 물론 폴링 에지에도 어드레스를 입력받을 수 있도록 설계되고 있다. 한 주기에 두 번 어드레스를 입력 받을 수 있으므로 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다. 외부에서 입력되는 동작 명령 신호는 여전히 외부 클록의 라이징 에지에 대응하여 입력되므로 어드레스 신호의 입력 속도는 동작 명령 신호의 입력 속도에 비해 2배나 빨라지게 되고 고속으로 동작하는 대용량 반도체 메모리 장치를 지원할 수도 있다.
또한, 그래픽 작업용 GDDR5 반도체 메모리 장치(Graphics Double Data Rate version 5, GDDR5)는 외부 클록의 라이징 에지와 폴링 에지 사이에 두 개의 데이터를 입/출력하고 폴링 에지와 다음 라이징 에지 사이에 두 개의 데이터를 입/출력한다. 즉, 반도체 메모리 장치는 외부 클록의 한 주기에 4 개의 데이터를 입출력한다.
전술한 동작을 위해, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 명령 신호를 송수신하는 데 사용하는 시스템 클록과 데이터를 입출력하는데 사용하는 데이터 클록을 기준 클록으로 사용한다. 여기서, 데이터 클록은 시스템 클록보다 두 배의 주파수를 가진다. 즉, 읽기 혹은 쓰기 동작을 하나의 시스템 클록을 기준으로 내부 동작들을 수행하던 일반적 반도체 메모리 장치와 달리 반도체 메모리 장치와 데이터 처리 장치에서는 서로 다른 주파수를 가지는 두 개의 클록을 사용하 여 데이터를 주고 받는다. 그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 명령과 주소가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다. 따라서, 초기에 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝을 수행한다.
인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다. 이러한 인터페이스 트레이닝에는 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등이 있다. 이 중 클록 정렬 트레이닝은 명령과 주소를 전달하는 기준이 되는 클록과 데이터를 전달하는 기준이 되는 클록이 각각 존재하는 시스템에서 고속으로 동작하는 반도체 메모리 장치에서 읽기 및 쓰기 동작을 수행하기 전 데이터 클록(WCK)과 시스템 클록(CK)을 정렬하기 위한 동작이다.
본 발명은 고속으로 동작하는 시스템에서 요구되는 클록 트레이닝을 위해 제안된 것으로, 특히 클록 트레이닝 동작의 시작 시점에 대응하여 데이터 클록을 리셋함으로써 설정된 클록 트레이닝 동작시간 내 데이터 클록과 시스템 클록이 정렬이 이루어지도록 동작 마진을 충분히 확보하는 것을 목적으로 한다.
본 발명은 모드 레지스터 세트의 명령과 어드레스에 대응하여 상기 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부 및 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 포함하는 데이터 클록 분주 회로를 제공한다.
또한, 본 발명은 모드 레지스터 세트의 명령과 어드레스에 대응하여 클록 정렬 트레이닝 동작의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부 및 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 포함하고, 클록 정렬 트레이닝 신호에 대응하여 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 데이터 클록을 비활성화하여 고정하고 클록 정렬 트레이닝의 수행을 위한 명령과 데이터 클록을 전송하기 위한 데이터 처리 장치 및 명령에 대응하여 클록 정렬 트레이닝 신호를 생성하고 클록 정렬 트레이닝 신호에 따라 데이터 클록을 1/2 분주하여 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하기 위한 반도체 메모리 장치를 포함하고, 반도체 메모리 장치는 명령에 대응하는 모드 레지스터 세트의 명령과 어드레스에 대응하여 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부 및 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 포함하는 시스템을 제공한다.
더 나아가, 본 발명은 클록 정렬 트레이닝을 시작하기 전 데이터 클록을 비활성화하여 고정하는 단계, 클록 정렬 트레이닝을 시작하기 위한 명령과 데이터 클록을 전송하는 단계, 명령에 대응하는 모드 레지스터 세트의 내부 명령을 출력하는 단계, 모드 레지스터 세트의 내부 명령과 주소에 대응하여 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 단계, 클록 정렬 트레이닝 신호에 대응하여 상기 데이터 클록을 1/2 분주하기 위한 단계, 및 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하는 단계를 포함하는 시스템 동작 방법을 제공한다.
반도체 메모리 장치와 데이터 처리 장치의 초기 동작 중 정해진 시간 내에 다양한 종류의 인터페이스 트레이닝을 수행하여 안정적 동작을 수행할 수 있도록 명령어를 전달하기 위한 시스템 클록과 데이터를 전달하기 위한 데이터 클록의 위상을 조정하여 정렬해야 한다. 본 발명은 고속으로 동작하는 반도체 메모리 장치와 데이터 처리 장치에서 요구하는 인터페이스 트레이닝 중 클록 정렬 트레이닝을 위 한 동작 마진을 충분히 확보하기 위해 클록 정렬 트레이닝 동작의 시작을 알리는 제어 신호에 대응하여 고정된 데이터 클록을 리셋하기 위한 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는 시스템 클록과 데이터 클록을 정렬하여 외부 명령에 대응하는 데이터의 출력을 동기화하기 위한 클록 정렬 트레이닝을 위한 동작 마진을 충분히 확보함으로써 고속 동작에서 안정적인 동작을 유지하고 신뢰성을 높일 수 있는 장점이 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 시스템 클록과 데이터 클록을 1/2 분주한 클록 간에 위상을 동일하게 하기 위해 데이터 클록 분주기의 리셋 방법을 제공하여 초기화함으로써 시스템 클록과 데이터 클록을 정렬하기 위한 동작 마진을 확보하여 시스템 클록과 1/2 분주된 데이터 클록의 위상차이로 인한 불량을 제거할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클록 정렬 트레이닝 동작을 설명하기 위한 타이밍도이다.
도시된 바와 같이, 반도체 메모리 장치가 수행하는 클록 정렬 트레이닝 동작이 수행되고 위상 고정 루프(PLL)가 리셋되기까지를 네 구간으로 나누어 살펴볼 수 있다.
먼저, 준비 시간(TWCK2MRS)은 데이터 클록(WCK, WCK#)을 비활성화하여 고정한 뒤 모드 레지스터 세트(Mode Register Set, MRS)를 통해 클록 정렬 트레이닝을 시작하기까지의 시간이다. 도 1을 참조하면 클록 정렬 트레이닝을 시작하기 위해서 우선 데이터 클록(WCK, WCK#)이 논리 로우 레벨로 비활성화되어 고정되어 있다. 이는 클록 정렬 트레이닝 동작을 시작하기 위한 조건이다. 이후, 클록 정렬 트레이닝의 시작부터 데이터 클록(WCK, WCK#)이 활성화되어 토글링하기까지의 클록 활성화 시간(tMRS2WCK)이 있다. 데이터 클록(WCK, WCK#)이 활성화되면 시스템 클록(CK, CK#)과 위상을 정렬하는 동작을 일정한 시간 내에 클록 정렬 트레이닝(WCK2CK TRAINING)을 수행한다. 클록 정렬 트레이닝(WCK2CK TRAINING)은 모드 레지스터 세트(MRS) 혹은 기타 다른 명령을 통해 종료되고 이후 위상 고정 루프(PLL)가 리셋될 때까지 대기 시간(TWCKWAIT)을 가진다.
여기서, 데이터 클록(WCK, WCK#)과 시스템 클록(CK, CK#)의 위상을 정렬하기 위한 클록 정렬 트레이닝 동작 중, 위상 고정 루프(PLL)의 동작으로 인해 데이터 클록(WCK, WCK#)의 위상이 계속 변경될 수 있으므로 클록 정렬 트레이닝 동작 중에는 위상 고정 루프(PLL)를 비활성화하는 것이 바람직하지만 위상 고정 루프(PLL)가 어떠한 상태이든 위상 고정 루프(PLL)의 출력을 사용하지 않는 것이 중요하다. 또 한, 클록 정렬 트레이닝을 수행하기 위해서는 시스템 클록(CK, CK#)이 안정적으로 토글링해야 하고 어드레스 트레이닝(Address Training)을 통해 시스템 클록(CK, CK#)에 대응하여 전달되는 어드레스와 관련한 어드레스 타이밍(Address Timing)이 보장되어야 한다.
이하에서 반도체 메모리 장치와 데이터 처리 장치 간 수행되는 클록 정렬 트레이닝을 구체적으로 살펴본다. 먼저, 데이터 처리 장치는 클록 정렬 트레이닝을 시작하기 전 데이터 클록(WCK, WCK#)을 비활성화하여 고정하고, 클록 정렬 트레이닝을 시작하기 위한 명령과 데이터 클록(WCK, WCK#)을 전송한다. 반도체 메모리 장치는 명령에 대응하여 모드 레지스터 세트(MRS)의 내부 명령을 출력하고, 모드 레지스터 세트의 내부 명령과 주소를 디코딩하여 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력한다. 데이터 클록(WCK, WCK#)과 시스템 클록(CK, CK#)은 서로 주파수가 상이하여 위상을 정렬하기 위해서는 둘 중 하나의 클록을 분주하여 주파수를 동일하게 하여야 한다. 이를 위해, 반도체 메모리 장치는 클록 정렬 트레이닝 신호에 대응하여 데이터 클록(WCK, WCK#)을 1/2 분주하고, 1/2 분주된 데이터 클록(WCK/2)과 시스템 클록(CK, CK#)의 위상을 정렬한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클록 분주 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 클록 분주 회로는 모드 레지스터 세트의 내부 명령(MRS_COMMAND)과 어드레스(ADDRESS)에 대응하여 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)를 출력하는 트레이닝 디코딩 부(240) 및 트레이닝 디코딩부(240)의 출력에 대응하여 리셋되며 내부 데이터 클록(IWCK)을 입력받아 1/2 분주하기 위한 분주부(260)를 포함한다. 또한, 클록 분주 회로는 데이터 클록(WCK)과 그의 반전 클록(WCLK#)을 입력받아 듀티비가 조절된 내부 데이터 클록(IWCK)을 출력하기 위한 트레이닝 클록 수신부(220)를 더 포함한다.
반도체 메모리 장치는 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)에 대응하여 클록 분주 회로로부터 출력된 1/2 분주된 데이터 클록(WCK/2)과 시스템 클록(CK)의 위상을 정렬한다. 특히, 클록 트레이닝 동작의 시작을 가리키는 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)에 동기하여 분주부(260)를 리셋한다. 도 1을 참조하면 클록 트레이닝(WCK2CK TRAINING) 동작을 시작해서 끝내는 데에 클록 활성화 시간(tMRS2WCK)과 데이터 클록(WCK, WCK#)이 활성화된 후 위상 정렬이 일어나는 일정 시간이 존재하는데 위상 정렬을 위한 동작 마진을 충분히 확보하기 위해서는 클록 활성화 시간(tMRS2WCK)을 최소화하여야 한다. 이를 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 클록 트레이닝(WCK2CK TRAINING)의 시작을 가리키는 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)에 대응하여 분주부(260)가 1/2 분주된 데이터 클록(WCK/2)을 출력하도록 하여 위상 정렬을 위한 동작 마진을 늘린다.
또한, 도 2에 도시된 바와 같이, 클록 분주 회로는 트레이닝 디코딩부(240)에서 출력된 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)를 버퍼링한 리셋 신호(RESET)를 분주부(260)로 전달하기 위한 직렬연결된 짝수개의 인버터로 구성된 버퍼링부(280)를 추가로 포함할 수 있다. 이때, 버퍼링부(280)는 트레이닝 디코딩 부(240)에서 출력된 클록 정렬 트레이닝 신호(WCK2CK_TRAINING)를 분주부(260)로 전달하기 위한 것으로 지연시간이 작을수록 반도체 메모리 장치가 클록 정렬 트레이닝을 수행하기 위한 동작 마진이 증가한다.
버퍼링부(280)에서 출력된 리셋 신호(RESET)에 의해 리셋된 후, 분주부(260)는 유효한 1/2 분주된 데이터 클록(WCK/2)을 출력한다. 구체적으로, 분주부(260)는 내부 데이터 클록(IWCK)을 클록단에 입력받고 트레이닝 디코딩부(240)의 출력을 리셋단에 입력받는 플립플랍, 플립플랍의 출력을 반전하여 입력단으로 피드백하기 위한 제 1 인버터, 및 제 1 인버터의 출력을 반전하기 위한 제 2 인버터를 포함한다.
본 발명에 따른 전체 시스템은 데이터 클록을 비활성화하여 고정하고 클록 정렬 트레이닝의 수행을 위한 명령과 데이터 클록을 전송하기 위한 데이터 처리 장치 및 명령에 대응되는 클록 정렬 트레이닝 신호를 생성하고 클록 정렬 트레이닝 신호에 따라 데이터 클록을 1/2 분주하여 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하기 위한 반도체 메모리 장치를 포함한다. 특히, 본 발명은 데이터 클록을 1/2 분주하는 것뿐만 아니라 클록 정렬 트레이닝 신호에 따라 분주 동작을 수행할 수 있도록 함으로써 서로 다른 주파수를 가지는 두 개의 기준 클록(명령과 어드레스를 전달하는 기준인 시스템 클록과 데이터를 전달하는 기준인 데이터 클록)을 사용하는 시스템에서 두 개의 기준 클록의 위상을 정렬하기 위한 클록 정렬 트레이닝 동작을 수행하기 위한 동작 마진을 충분히 보상한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 클록 정렬 트레이닝 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 클록 분주 회로를 설명하기 위한 블록도이다.

Claims (18)

  1. 모드 레지스터 세트의 명령과 어드레스에 대응하여 상기 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부; 및
    상기 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 구비하는 데이터 클록 분주 회로.
  2. 제 1항에 있어서,
    데이터 클록과 그의 반전 클록을 입력받아 듀티비가 조절된 상기 내부 데이터 클록을 출력하기 위한 트레이닝 클록 수신부를 더 구비하는 데이터 클록 분주 회로.
  3. 제 1항에 있어서,
    상기 트레이닝 디코딩부의 출력을 버퍼링하여 상기 분주부로 전달하기 위한 직렬연결된 짝수개의 인버터로 구성된 버퍼링부를 더 구비하는 데이터 클록 분주 회로.
  4. 제 1항에 있어서,
    상기 분주부는
    상기 내부 데이터 클록을 클록단에 입력받고 상기 트레이닝 디코딩부의 출력을 리셋단에 입력받는 플립플랍;
    상기 플립플랍의 출력을 반전하여 입력단으로 피드백하기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전하기 위한 제 2 인버터를 구비하는 데이터 클록 분주 회로.
  5. 제 1항에 있어서,
    상기 내부 데이터 클록은 상기 클록 정렬 트레이닝이 시작하기 전 비활성화되어 있는 상태로 고정된 것을 특징으로 하는 데이터 클록 분주 회로.
  6. 모드 레지스터 세트의 명령과 어드레스에 대응하여 클록 정렬 트레이닝 동작의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부; 및
    상기 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 구비하고,
    상기 클록 정렬 트레이닝 신호에 대응하여 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    데이터 클록과 그의 반전 클록을 입력받아 듀티비가 조절된 상기 내부 데이터 클록을 출력하기 위한 트레이닝 클록 수신부를 더 구비하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 트레이닝 디코딩부의 출력을 버퍼링하여 상기 분주부로 전달하기 위한 직렬연결된 짝수개의 인버터로 구성된 버퍼링부를 더 구비하는 반도체 메모리 장치.
  9. 제 6항에 있어서,
    상기 분주부는
    상기 내부 데이터 클록을 클록단에 입력받고 상기 트레이닝 디코딩부의 출력을 리셋단에 입력받는 플립플랍;
    상기 플립플랍의 출력을 반전하여 입력단으로 피드백하기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전하기 위한 제 2 인버터를 구비하는 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 내부 데이터 클록은 상기 클록 정렬 트레이닝이 시작하기 전 비활성화되어 있는 상태로 고정된 것을 특징으로 하는 반도체 메모리 장치.
  11. 데이터 클록을 비활성화하여 고정하고 클록 정렬 트레이닝의 수행을 위한 명령과 데이터 클록을 전송하기 위한 데이터 처리 장치; 및
    상기 명령에 대응하여 클록 정렬 트레이닝 신호를 생성하고 상기 클록 정렬 트레이닝 신호에 따라 데이터 클록을 1/2 분주하여 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하기 위한 반도체 메모리 장치를 구비하고,
    상기 반도체 메모리 장치는
    상기 명령에 대응하는 모드 레지스터 세트의 명령과 어드레스에 대응하여 상기 클록 정렬 트레이닝 신호를 출력하는 트레이닝 디코딩부; 및
    상기 트레이닝 디코딩부의 출력에 대응하여 리셋되며 내부 데이터 클록을 입력받아 1/2 분주하기 위한 분주부를 구비하는 시스템.
  12. 제 11항에 있어서,
    데이터 클록과 그의 반전 클록을 입력받아 듀티비가 조절된 상기 내부 데이터 클록을 출력하기 위한 트레이닝 클록 수신부를 더 구비하는 시스템.
  13. 제 11항에 있어서,
    상기 트레이닝 디코딩부의 출력을 버퍼링하여 상기 분주부로 전달하기 위한 직렬연결된 짝수개의 인버터로 구성된 버퍼링부를 더 구비하는 시스템.
  14. 제 11항에 있어서,
    상기 분주부는
    상기 내부 데이터 클록을 클록단에 입력받고 상기 트레이닝 디코딩부의 출력을 리셋단에 입력받는 플립플랍;
    상기 플립플랍의 출력을 반전하여 입력단으로 피드백하기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전하기 위한 제 2 인버터를 구비하는 시스템.
  15. 제 11항에 있어서,
    상기 내부 데이터 클록은 상기 클록 정렬 트레이닝이 시작하기 전 비활성화되어 있는 상태로 고정된 것을 특징으로 하는 시스템.
  16. 클록 정렬 트레이닝을 시작하기 전 데이터 클록을 비활성화하여 고정하는 단계;
    상기 클록 정렬 트레이닝을 시작하기 위한 명령과 데이터 클록을 전송하는 단계;
    상기 명령에 대응하는 모드 레지스터 세트의 내부 명령을 출력하는 단계;
    상기 모드 레지스터 세트의 내부 명령과 주소에 대응하여 클록 정렬 트레이닝의 시작을 알리는 클록 정렬 트레이닝 신호를 출력하는 단계;
    상기 클록 정렬 트레이닝 신호에 대응하여 상기 데이터 클록을 1/2 분주하기 위한 단계; 및
    1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하는 단계를 포함하는 시스템 동작 방법.
  17. 제 16항에 있어서,
    상기 데이터 클록을 비활성화하여 고정하는 단계와 상기 명령과 데이터 클록 을 전송하는 단계는 데이터 처리 장치를 통해 수행되는 것을 특징으로 하는 시스템 동작 방법.
  18. 제 17항에 있어서,
    상기 내부 명령을 출력하는 단계, 상기 클록 정렬 트레이닝 신호를 출력하는 단계, 상기 데이터 클록을 1/2 분주하기 위한 단계, 및 상기 1/2 분주된 데이터 클록과 시스템 클록의 위상을 정렬하는 단계는 반도체 메모리 장치를 통해 수행되는 것을 특징으로 하는 시스템 동작 방법.
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