KR20090044584A - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, DPT(Double Patterning Technology)의 미세패턴 형성방법에 사용되는 제1 및 제2 포토리소그래피 공정시 별도의 중첩마크 형성 및 중첩도 측정 공정없이 셀부의 패턴을 이용하여 중첩도를 측정하여 공정을 단순화시키고 중첩도 측정을 정확하게 실시할 수 있도록 하는 기술이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 및 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, DPT(Double Patterning Technology)의 미세패턴 형성방법에 사용되는 제1 및 제2 포토리소그래피 공정시 별도의 중첩마크 형성 및 중첩도 측정 공정없이 셀부의 패턴을 이용하여 중첩도를 측정할 수 있도록 하는 기술이다.

반도체 소자의 리소그래피 공정에 있어서, 0.1㎛ 이하의 디자인 룰을 갖는 반도체 소자를 형성하는 것은 매우 어려운 일이다.

특히 50nm 내지 70nm 급의 반도체 소자를 형성하는 리소그래피 공정은 극도로 공정 마진이 제한되는 문제가 있다.

따라서, 미세 패턴을 형성하기 위한 반도체 소자의 형성 방법으로 DPT 에 대한 도입이 요구되었다.

DPT 기술은, 노광원이 가진 파장의 한계로 인하여 피치 ( pitch ) 를 두 배로 가질 수 있도록 레이아웃을 재구성 ( decomposition ) 해 두 번에 나눠 패턴을 형성하는 방법이다.

이때, 첫번째 진행된 마스크와 두번째 진행된 마스크가 합쳐져서 하나의 하드마스크를 형성하고 이를 이용하여 피식각층을 식각하므로, 두 마스크 간의 중첩도가 매우 중요한 요소로 작용된다.

기존의 반도체소자의 형성방법은, 스크라이브라인 ( scrabe-line ) 에 있는 중첩 마크 ( overlay vernier(mark)) 를 통하여 상대적으로 셀의 중첩도를 측정하는 방법으로, 패턴 크기 ( pattern size ) 가 감소함에 따라서 약간의 오차가 발생해 문제가 될 수 있다.

그래서 셀에서 인-라인 ( in-line ) 으로 중첩도를 측정하는 방법에 대한 필요성이 대두되고 있다.

특히 수 ㎚ 를 제어해야 하는 DPT 의 경우 이에 대한 요구가 더 대두되고 있다.

종래기술에 따른 반도체소자의 형성방법에 따른 중첩도 측정 방법은,

스크라이브라인 ( scrabe-line ) 에 형성된 중첩 마크를 다양한 파장의 빛을 이용하여 변곡점을 찾는 방법으로 이뤄진다.

이때, 중첩마크는 수 ~ 수십 ㎛ 에 해당하는 박스나 띠의 형태를 이루고 있다. 셀이 아닌, 스크라이브라인에 존재하기에 작은 사이즈의 셀과 큰 패드 형태의 스크라이브 라인의 크기 차이로 인한 문제가 발생되고 있다.

셀과 스크라이브라인 사이의 CMP 공정시 폴리싱 ( polishing ) 속도 차이가 발생되고 이로 인하여 다른 단차를 형성하거나, CMP 공정시 스크라이브라인에 있는 큰 패턴의 경우 중첩마크가 대칭으로 균일하게 CMP 되지 않을 수 있는 문제점이 자주 발생하게 된다.

또한 식각 공정시 셀부분은 패턴밀도가 낮은 영역, 즉 넓은 패턴 ( wide-pattern ) 부분과 식각속도 차이가 발생하므로, 심한 경우 중첩마크가 손상되는 경우까지 발생한다.

상기한 바와 같이, 셀부과 스크라이브라인에 존재하는 넓은 패턴 사이에 식각 속도 차이가 발생하는 현상은, 스크라이브라인에 있는 중첩마크에서 셀의 중첩도를 정확하게 대변하지 못한다는 문제점이 있다.

특히 DPT 와 같이 2~3 nm 의 중첩도 제어가 필요한 경우는 종래의 방법으로는 이를 대변할 수가 없다.

또한 DPT 의 경우 기존에 존재하는 층을 재구성하여 층 ( layer ) 당 별도로 두 개의 마스크를 적용하기에 종래의 중첩도 측정 방식으로는 중첩마크 추가가 발생할 수밖에 없다.

이러한 경우 종전의 프레임 ( frame ) 을 그대로 따를 수 없으며, 스크라이브라인에서 수백 ㎛ 의 영역이 별도로 요구되는 문제점이 있다.

본 발명은 DPT 기술에 따른 반도체소자의 형성방법에 있어서 별도의 중첩마 크 형성공정없이 셀에 형성된 패턴을 이용하여 중첩도를 측정할 수 있도록 하는 반도체소자의 형성방법을 제공할 수 있도록 하는 것을 그 목적으로 한다.

본 발명에 따른 반도체 소자의 형성 방법은,

피식각층이 형성된 반도체기판상에 제1 하드마스크층을 형성하는 공정과,

상기 제1 하드마스크층을 패터닝하여 제1 하드마스크층 패턴을 형성하는 공정과,

전체표면상부에 제2 하드마스크층을 형성하는 공정과,

상기 제1 하드마스크층 패턴을 광학 치수 측정 장치 ( Optical CD Metrology ) 로 분석하고, 상기 제1 하드마스크층 패턴 사이에 제2 하드마스크층 패턴을 형성하는 공정과,

상기 제1 및 제2 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 제거하는 공정을 포함하는 것과,

상기 제1 및 제2 하드마스크층은 식각선택비 차이를 갖는 것과,

상기 광학 치수 측정 장치는 UV, X-ray 및 E-beam 중 선택된 어느 하나를 소스로 이용하는 것과,

상기 제2 하드마스크층 패턴 형성 공정은 상기 광학 치수 측정 장치로 분석한 자료를 바탕으로 상기 제2 하드마스크층 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 상기 제2 하드마스크층을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정을 포함하는 것과,

상기 제2 하드마스크층 식각 공정은 상기 제1 하드마스크층 패턴과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있으며, 여기에 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공된 것으로서, 명세서 전체에 걸쳐 동일하게 기술된 참조 번호들은 동일한 구성요소를 도시한다.

도 1a 및 도 1h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 1a를 참조하면, 반도체 기판(100) 상에 피식각층(120) 및 제1 하드마스크층(130)을 순차적으로 형성한다.

도 1b를 참조하면, 하드마스크층(130) 상부에 제1 감광막(140)을 형성한다.

도 1c를 참조하면, 제1 노광마스크(미도시)를 이용한 노광 및 현상 공정으로 제1 감광막(140)을 패터닝하여 제1 감광막패턴(145)을 형성한다.

도 1d를 참조하면, 제1 감광막패턴(145)을 마스크로 제1 하드마스크층(130)을 식각하여 제1 하드마스크층 패턴(135a)을 형성한다.

그 다음, 제1 감광막패턴(145)이 남아 있는 경우 제1 감광막패턴(145)을 제거한다.

도 1e, 도 1f 를 참조하면, 전체표면상부에 제2 하드마스크층(150)을 형성한 다. 이때, 제2 하드마스크층(150)은 제1 하드마스크층(135a)와 식각선택비 차이를 갖는 물질로 형성한다.

그리고, 광학 치수 측정 장치(200)를 이용하여 제2 하드마스크층(150) 하부의 제1 하드마스크층 패턴(135a)을 분석한다.

이때, 광학 치수 측정 장치(200)는 UV, X-ray 및 E-beam 중 선택된 어느 하나를 소스로 이용하는 것이 바람직하다.

그리고, 광학 수치 측정 장치(200)는 제1 하드마스크층 패턴(135a)의 굴절률 및 흡광계수를 분석하여 CD 및 패턴의 깊이, 높이, 곡률 및 모양새와 같은 정보를 획득할 수 있다.

한편, 광학 치수 측정 장치(200)를 이용한 제1 하드마스크층 패턴(135a)을 분석하는 공정은 인-라인 ( in-line ) 단계에서 셀부분에 형성된 실제 패턴을 이용하여 실시한 것이다.

그 다음, 제2 하드마스크층(150) 상부에 제2 감광막패턴(155)을 형성한다.

이때, 제2 감광막패턴(155)은 광학 치수 측정 장치(200)를 이용하여 분석한 제1 하드마스크층 패턴(135a)의 사이에 위치하도록 형성한 것이다.

도 1g 를 참조하면, 제2 감광막 패턴(155)을 마스크로 제2 하드마스크층(150)을 식각하여 제2 하드마스크층 패턴(150a)을 형성한다.

이때, 제2 하드마스크층 패턴(150a)은 제1 하드마스크층 패턴(135a) 사이에 위치한다.

여기서, 제2 하드마스크층(150)의 식각 공정은 제1 하드마스크층 패턴(135a) 의 식각선택비 차이를 이용하여 실시한 것이다.

후속 공정으로, 제2 감광막패턴(155)이 남아있는 경우 제2 감광막패턴(155)을 제거한다.

도 1h를 참조하면, 제1 및 제2 하드마스크층 패턴(135a,150a)을 마스크로 하여 피식각층(120)을 식각한다.

그리고, 제1 및 제2 하드마스크층 패턴(135a,150a)을 제거하여 미세패턴(125)을 형성한다.

본 발명에 따른 반도체 소자의 형성 방법은, 셀과 스크라이브라인의 패턴 밀도 차이로 인하여 식각공정시 스크라인브라인에 위치한 중첩마크가 손상될 수 있으므로 반도체소자의 고집적화에 따른 DPT 공정시 별도의 중첩마크 형성 공정없이 셀에 형성된 패턴을 이용하여 중첩도를 측정할 수 있도록 하는 효과를 제공함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 한다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 피식각층이 형성된 반도체기판상에 제1 하드마스크층을 형성하는 공정과,

   상기 제1 하드마스크층을 패터닝하여 제1 하드마스크층 패턴을 형성하는 공정과,

   전체표면상부에 제2 하드마스크층을 형성하는 공정과,

   상기 제1 하드마스크층 패턴을 광학 치수 측정 장치 ( Optical CD Metrology ) 로 분석하고, 상기 제1 하드마스크층 패턴 사이에 제2 하드마스크층 패턴을 형성하는 공정과,

   상기 제1 및 제2 하드마스크층 패턴을 마스크로 하여 상기 피식각층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 제 1항에 있어서,

   상기 제1 및 제2 하드마스크층은 식각선택비 차이를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 제 1항에 있어서,

   상기 광학 치수 측정 장치는 UV, X-ray 및 E-beam 중 선택된 어느 하나를 소스로 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 제 1항에 있어서,

   상기 제2 하드마스크층 패턴 형성 공정은 상기 광학 치수 측정 장치로 분석한 자료를 바탕으로 상기 제2 하드마스크층 상부에 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 마스크로 하여 상기 제2 하드마스크층을 식각하는 공정과,

   상기 감광막패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 제 4 항에 있어서,

   상기 제2 하드마스크층 식각 공정은 상기 제1 하드마스크층 패턴과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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