KR20090043351A - 반도체 소자의 트랜지스터 및 그 형성방법 - Google Patents

반도체 소자의 트랜지스터 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것으로,
피모스 트랜지스터의 HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있도록 게이트 탭의 활성영역 부분에 리세스를 구비하여 국부적으로 채널 길이 및 폭을 증가시킬 수 있도록 하는 기술이다.

Description

반도체 소자의 트랜지스터 및 그 형성방법{PMOS TRANSISTOR of SEMICONDUCTOR DEVICE and METHOD FOR FORMING THE SAME}
도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면도.
도 2는 피모스 트랜지스터에서 핫캐리어 발생 메카니즘을 설명하기 위한 단면도.
도 3은 종래 기술의 한계를 설명하기 위한 반도체 소자의 평면도.
도 4a 내지 도 4g 는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자의 피모스(PMOS) 트랜지스터 및 그 형성방법에 관한 것으로, 특히, HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있는 피모스(PMOS) 트랜지스터에 관한 것이다.
최근 반도체 소자의 디자인 룰(design rule)이 100nm급 이하로 감소함에 따라, 트랜지스터의 소오스영역과 드레인영역 사이의 간격이 좁아지고, 채널 및 소오스/드레인영역으로의 도핑 농도는 증가하여, 단채널 효과(short channel effect : SCE), 핫캐리어 효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고, 그에 의해, 트랜지스터의 전기적 특성이 열화되고 있다.
특히, 주변회로영역에 형성되는 피모스 트랜지스터에서는 그 캐리어(carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막 및 게이트 절연막 내부로 유입(trapping)되어 피모스 트랜지스터의 채널을 인버전(inversion)시킴으로써, 도 1에 도시된 바와 같이, 채널의 유효 길이를 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전(inversion) 현상은 전계가 인가되는 드레인영역(4b)과 인접한 채널 부분에서 발생하게 된다.
도 1 은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면도이다.
도 1을 참조하면, 트랜지스터는 활성영역(1)을 정의하는 소자분리막(2)을 구비하고, 활성영역(1)을 구획하는 게이트(3)를 구비하고, 게이트(3)를 마스크로 하여 주입되는 소오스/드레인(4a,4b)를 구비한 피모스 ( PMOS ) 트랜지스터를 도시한 것이다.
한편, 도면에서 A영역은 캐리어인 정공에 의해 전자가 부수적으로 발생하는, 이른 바, 핫캐리어 발생 영역이고, B영역은 활성영역(1)과 소자분리막(2)의 경계지역으로서 A영역에서 발생한 전자가 유입되는 부분이다.
도 2는 피모스 트랜지스터에서 핫캐리어 발생 메카니즘을 설명하기 위한 단면도로서, 도 1 의 "A" 영역을 도시한 것이다.
도 2를 참조하면, 피모스 트랜지스터의 캐리어인 정공이 높은 전계가 인가된 드레인영역(4b)의 격자와 충돌하여 EHP(electron-hole pair), 즉, 핫캐리어를 발생시키게 되고, 이때 발생된 핫캐리어 중에서 전자(electron)가 도 1에서 B영역의 소자분리막(2) 부분에 유입되어 원치 않는 채널 인버전(inversion) 현상을 유발하게 된다.
상기한 바와 같은, 피모스 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 문턱전압(Threshold Votage : Vt)을 국부적으로 감소시키고, 턴-오프(turn-off) 시의 누설전류를 증가시켜 전력 소모를 증가시킬 뿐만 아니라, 동작 속도를 저하시키며, 항복 전압을 감소시키는 등의 문제를 일으킨다.
이러한 현상을 HEIP(Hot Electron Induced Punchthrough) 현상이라고 하며, 상기 HEIP 현상이 심한 경우, 트랜지스터의 원치 않는 턴-온(turn-on) 현상이 유발될 수도 있다.
한편, 이러한 문제를 해결하기 위해 소자의 구조적 측면에서 여러가지 방안들이 제시되어 왔으며, 도 3에 도시된 바와 같이, HEIP 현상이 유발되는 지점, 즉, 게이트(3)와 소자분리막(2)이 접하는 지점에 게이트 탭(TAB)(3')을 구비하여 채널의 유효 길이를 국부적으로 증가시킴으로써, HEIP 현상에 의한 유효 채널 감소분을 보상하기도 한다.
그러나, 게이트 탭(TAB)(3')을 설치하더라도 전자가 유입되는 트랩핑 영역(Trapping region : B영역)과 채널 영역이 인접해 있기 때문에, 게이트 탭(3')을 형성하는 기술만으로는 HEIP 현상을 효과적으로 개선하는데 한계가 있다. 다시 말 해, 전자가 유입되는 트랩핑 영역과 채널 영역이 인접한 경우, 게이트 탭(3')에 의해 채널의 유효 길이가 어느 정도 증가하더라도 전자 유입에 의한 HEIP 현상을 효과적으로 억제하기 힘든 문제점이 있다.
본 발명은 평면적으로는 게이트 탭 영역을 리세스 구조로 형성하여 국부적으로 채널 길이 및 폭을 증가시키고 그에 따른 PMOS HEIP 를 개선할 수 있도록 하는 반도체소자의 트랜지스터 및 그 형성방법을 제공할 수 있도록 하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 트랜지스터는,
반도체기판상에 소자분리막에 의하여 정의된 활성영역과,
상기 반도체기판상에 형성한 게이트와,
상기 활성영역과 소자분리막의 경계부에 위치한 게이트에 리세스를 포함하는 탭을 형성한 것과,
상기 트랜지스터는 PMOS 트랜지스터인 것과,
상기 탭은 상기 활성영역 및 상기 소자분리막에 걸쳐 형성한 것과,
상기 탭은 상기 활성영역과 상기 소자분리막의 경계부에 위치하는 활성영역 상에 리세스를 포함한 것과,
상기 리세스는 오픈된 부분을 서로 마주하는 ∪ 및 ∩ 의 형태로 상기 활성영역 상의 게이트 단부에 형성한 것과,
상기 게이트 양측의 활성영역에 형성한 소오스 및 드레인을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은,
반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역에 제1 노광마스크를 이용하여 대칭되는 트렌치를 형성하는 공정과,
상기 대칭되는 트렌치의 내측 측벽을 제외한 반도체기판 표면에 상기 제1 노광마스크와 제2 노광마스크를 이용하여 성장장벽층을 형성하는 공정과,
상기 성장장벽층을 장벽으로 하여 상기 대칭되는 트렌치의 내측 측벽에 에피택셜 성장층을 형성하는 공정과,
상기 성장장벽층을 제거하여 리세스를 형성하는 공정과,
상기 리세스를 매립하는 게이트를 형성하는 공정을 포함하는 것과,
상기 제1 노광마스크는 탭 오픈 마스크(tap open mask)인 것과,
상기 제1 노광마스크는 상기 활성영역과 상기 소자분리막의 경계부에 위치한 활성영역만을 노출시키는 투광영역이 형성된 것과,
상기 트렌치는 100 - 1000 Å 깊이로 형성한 것과,
상기 제2 노광마스크는 상기 대칭되는 트렌치 내측 측벽을 통해 상기 트렌치 중앙부에 중첩되는 게이트를 정의하는 게이트 마스크인 것과,
상기 성장장벽층은 질화막, 산화막, 산화질화막 및 이들의 조합 중 선택된 한가지로 형성하는 것과,
상기 성장장벽층 형성공정은,
전체표면상부에 감광막을 도포하는 공정과, 상기 트렌치의 대칭되는 내측 측벽에만 각각 접하도록 감광막패턴을 형성하되, 상기 제1 및 제2 노광마스크가 조합된 별도의 노광마스크를 이용한 노광 공정으로 형성하는 공정과, 전체표면상부에 성장장벽층을 형성하는 공정과, 상기 성장장벽층을 전면식각하여 상기 감광막패턴을 노출시키는 공정을 포함하는 것과,
상기 성장장벽층 형성공정은,
전체표면상부에 감광막을 도포하는 공정과, 상기 트렌치의 대칭되는 내측 측벽에만 각각 접하도록 감광막패턴을 형성하되, 상기 제1 및 제2 노광마스크를 이용한 이중 노광 공정과 현상 공정으로 형성하는 공정과, 전체표면상부에 성장장벽층을 형성하는 공정과, 상기 성장장벽층을 전면식각하여 상기 감광막패턴을 노출시키는 공정을 포함하는 것과,
상기 전면식각 공정은 에치백 또는 화학기계연마(CMP) 중에서 한가지로 실시하는 것과,
상기 게이트 하부의 리세스 및 활성영역에 게이트 절연막을 형성하는 공정을 더 포함하는 것과,
상기 게이트는 상기 리세스를 매립하며 상기 활성영역 및 상기 소자분리막에 걸쳐진 탭을 포함하는 것과,
상기 게이트 양측의 활성영역에 소오스 및 드레인 형성 공정을 더 포함하는 것을 제1 특징으로 한다.
또한, 본 발명의 따른 반도체소자의 형성방법은,
반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역에 제1 노광마스크를 이용하여 대칭되는 트렌치를 형성하는 공정과,
상기 제1 노광마스크와 제2 노광마스크를 이용하여 상기 대칭되는 트렌치의 내측 측벽에 접하는 감광막패턴을 형성하는 공정과,
전체표면상부에 상기 감광막패턴을 노출시키는 성장장벽층을 형성하는 공정과,
상기 감광막패턴을 제거하는 공정과,
상기 성장장벽층을 장벽으로 하여 상기 대칭되는 트렌치의 내측 측벽에 에피택셜 성장층을 형성하는 공정과,
상기 성장장벽층을 제거하여 리세스를 형성하는 공정과,
상기 리세스를 매립하는 게이트를 형성하는 공정을 포함하는 것을 제2 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있으며, 여기에 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공된 것으로서, 명세서 전체에 걸쳐 동일하게 기술된 참조 번호들은 동일한 구성요소를 도시한다.
도 4a 및 도 4h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 도면으로서, 도 4a, 도 4b 및 도 4d 는 평면도를 도시한 것이고, 도 4c, 도 4e, 도 4f 및 도 4g 의 (ⅰ)는 평면도를 도시한 것이고, (ⅱ)는 (ⅰ)의 X-X 절단면을 따라 도시한 단면도이고, (ⅲ)는 (ⅰ)의 Y-Y 절단면을 따라 도시한 단면도이다.
도 4a를 참조하면, 반도체기판(미도시) 상에 활성영역(11)을 정의하는 소자분리막(13)을 형성한다.
이때, 소자분리막(13)은 반도체기판상에 패드절연막(미도시)을 형성하고 소자분리마스크(미도시)를 마스크로 하여 패드절연막 및 일정두께의 반도체기판을 식각한 다음, 이를 매립하여 형성한 것이다. 여기서, 패드절연막은 후속 공정에서 제거한다.
도 4b를 참조하면, 전체표면상부에 제1 감광막(미도시)을 도포하고 피모스 트랜지스터의 채널 에지부를 노출시키는 제1 노광마스크(미도시)를 이용한 노광 및 현상 공정으로 제1 감광막패턴(15)을 형성한다. 이때, 제1 노광마스크는 탭 오픈 마스크(tap open mask)로서, 활성영역(11)과 소자분리막(13)의 경계부에 국부적으로 채널 길이를 증가시킬 수 있도록 사각형태로 형성한 것이다. 여기서, 탭 오픈 마스크는 활성영역(11)과 소자분리막(13)의 경계부에 위치한 활성영역(11)만을 노출시킬 수 있도록 투광영역(미도시)이 형성된 것으로서, 트랜지스터의 채널길이 증가를 위한 형성한 것이다.
일반적으로, 탭은 활성영역(11)과 중첩되는 게이트 채널영역이 소자분리막(13)과 이루는 경계부에 사각형태로 게이트의 양측 단부에 각각 형성되되, 게이 트 선폭보다 넓게 형성되는 것이 바람직하다. 탭(도 3의 3')은 게이트와 소자분리막 경계부의 활성영역 및 소자분리막에 걸쳐 구비하여 채널의 유효 길이를 국부적으로 증가시킴으로써 HEIP 현상에 의한 유효 채널 감소분을 보상할 수 있도록 형성한 것이다.
도 4c를 참조하면, 제1 감광막패턴(15)을 마스크로 하여 피모스 트랜지스터의 채널과 소자분리막(13)의 경계부 만을 식각하여 트렌치(17)를 형성하고, 제1 감광막패턴(15)을 제거한다. 이때, 트렌치(17)는 활성영역 내에 소자분리막(13)과 인접하여 사각형태로 활성영역 내에서 대칭되도록 형성한 것으로, 트렌치(17)의 일측 측벽은 소자분리막(13)으로 형성된다. 여기서, 트렌치(17)는 100 - 1000 Å 깊이로 형성한 것이다.
도 4d를 참조하면, 제2 노광마스크(미도시)를 이용하여 트렌치(17)의 제2 감광막패턴(19)을 형성한다.
이때, 제2 노광마스크는 탭이 없는 게이트 마스크로서, 트렌치(17)를 정의하는 탭 오픈 마스크(제1 노광마스크)에 구비되는 두 개의 투광영역 내측으로 탭 오픈 마스크의 투광영역들과 중첩되는 게이트를 형성할 수 있도록 설계한 것이다.('18' 참조) 여기서, 두 개의 투광영역은 도 4c의 트렌치(17)를 만드는 영역이다.
그리고, 제2 감광막패턴(19)은 트렌치(17)가 형성된 반도체기판상에 제2 감광막을 도포하고 제1 및 제2 노광마스크를 이용하여 노광 및 현상하여 형성한 것이다. 이때, 제2 감광막패턴(19)은 대칭되는 트렌치(17)의 내측 측벽에만 각각 접하 도록 형성된다.
여기서, 제1 및 제2 노광마스크를 이용한 노광 및 현상 공정은 다음과 같은 방법으로 실시할 수 있다.
1. 제1 및 제2 노광마스크를 조합한 제3 노광마스크를 이용하여 실시한다.
2. 제1 노광마스크를 이용한 제1 노광공정과, 제2 노광마스크를 이용한 제2 노광공정의 이중 노광공정으로 실시한다.
3. 제2 노광마스크를 이용한 제1 노광공정과, 제1 노광마스크를 이용한 제2 노광공정의 이중 노광공정으로 실시한다.
도 4e를 참조하면, 전체표면상부에 성장장벽층(21)을 증착하고 이를 에치백 하여 제2 감광막패턴(19)을 노출시킨다.
이때, 성장장벽층(21)은 질화막이나 산화막으로 형성한 것으로, 후속 공정에서 에피택셜 성장 공정의 성장 장벽으로 사용된다.
그 다음, 제2 감광막패턴(19)을 제거하여 활성영역(11) 내측의 측벽이 노출되는 트렌치(17)의 저부를 노출시킨다.
도 4f를 참조하면, 성장장벽층(21)을 장벽으로 하여 트렌치(17) 저부의 활성영역(11)을 성장시켜 트렌치(17)를 매립하는 에피택셜 성장층(23)을 형성한다.
이때, 에피택셜 성장층(23)은 100 - 1500 Å 두께로 형성한다.
그 다음, 평탄화식각 공정(또는 에치백) 및 습식 방법으로 성장장벽층(21)을 제거하여 리세스(24)를 형성한다.
여기서, 평탄화식각 공정(또는 에치백)을 실시하는 경우는 트렌치(17)를 매 립하기 위하여 에피택셜 성장층(23)이 과도하게 성장되었을때 사용된다.
도 4g를 참조하면, 리세스(24)를 포함한 활성영역(11) 전체표면상부에 게이트 절연막(25)을 형성하고 그 상부에 게이트 구조물(27)을 형성한다. 여기서, 리세스(24)는 오픈된 부분을 서로 마주하는 ∪ 및 ∩ 의 형태로 상기 활성영역(11) 상의 게이트 단부에 형성된 것이다.
여기서, 게이트 구조물(27)은 게이트 도전층인 폴리실리콘층, 게이트 금속층 및 하드마스크층의 적층구조로 형성된 것이다. 이때, 하드마스크층은 산화막, 질화막, 산화질화막 및 이들의 조합으로 이루어진 군에서 선택된 하나로 형성된 것이다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 게이트 구조물(27) 및 게이트 절연막(25)을 식각하여 게이트를 형성한다.
이때, 게이트 마스크는 활성영역(11)과 소자분리막(13)의 경계부에 걸쳐 형성되는 탭이 형성되도록 설계된 것이다.
후속 공정으로, 게이트를 마스크로 하여 활성영역(11)에 불순물을 이온주입하여 소오스 및 드레인을 형성하여 피모스 트랜지스터를 형성한다.
본 발명에 따른 반도체 소자의 형성 방법은, 피모스 트랜지스터의 HEIP 를 방지할 수 있도록 게이트 탭 영역을 리세스시켜 형성함으로써 채널 길이 및 폭을 증가시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

  1. 반도체기판상에 소자분리막에 의하여 정의된 활성영역과,
    상기 반도체기판상에 형성한 게이트와,
    상기 활성영역과 소자분리막의 경계부에 위치한 게이트에 리세스를 포함하는 탭을 형성한 것을 특징으로 하는 반도체소자의 트랜지스터.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 트랜지스터.
  3. 제 1 항에 있어서,
    상기 탭은 상기 활성영역 및 상기 소자분리막에 걸쳐 형성한 것을 특징으로 하는 반도체소자의 트랜지스터.
  4. 제 1 항에 있어서,
    상기 탭은 상기 활성영역과 상기 소자분리막의 경계부에 위치하는 활성영역 상에 리세스를 포함한 것을 특징으로 하는 반도체소자의 트랜지스터.
  5. 제 1 항에 있어서,
    상기 리세스는 오픈된 부분을 서로 마주하는 ∪ 및 ∩ 의 형태로 상기 활성영역 상의 게이트 단부에 형성한 것을 특징으로 하는 반도체소자의 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 양측의 활성영역에 형성한 소오스 및 드레인을 더 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터.
  7. 반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역에 제1 노광마스크를 이용하여 대칭되는 트렌치를 형성하는 공정과,
    상기 대칭되는 트렌치의 내측 측벽을 제외한 반도체기판 표면에 상기 제1 노광마스크와 제2 노광마스크를 이용하여 성장장벽층을 형성하는 공정과,
    상기 성장장벽층을 장벽으로 하여 상기 대칭되는 트렌치의 내측 측벽에 에피택셜 성장층을 형성하는 공정과,
    상기 성장장벽층을 제거하여 리세스를 형성하는 공정과,
    상기 리세스를 매립하는 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  8. 제 7 항에 있어서,
    상기 제1 노광마스크는 탭 오픈 마스크(tap open mask)인 것을 특징으로 하 는 반도체소자의 트랜지스터 형성방법.
  9. 제 7 항에 있어서,
    상기 제1 노광마스크는 상기 활성영역과 상기 소자분리막의 경계부에 위치한 활성영역만을 노출시키는 투광영역이 형성된 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  10. 제 7 항에 있어서,
    상기 트렌치는 100 - 1000 Å 깊이로 형성한 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  11. 제 7 항에 있어서,
    상기 제2 노광마스크는 상기 대칭되는 트렌치 내측 측벽을 통해 상기 트렌치 중앙부에 중첩되는 게이트를 정의하는 게이트 마스크인 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  12. 제 7 항에 있어서,
    상기 성장장벽층은 질화막, 산화막, 산화질화막 및 이들의 조합 중 선택된 한가지로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  13. 제 7 항 및 제 12 항 중 어느 한항에 있어서,
    상기 성장장벽층 형성공정은,
    전체표면상부에 감광막을 도포하는 공정과,
    상기 트렌치의 대칭되는 내측 측벽에만 각각 접하도록 감광막패턴을 형성하되, 상기 제1 및 제2 노광마스크가 조합된 별도의 노광마스크를 이용한 노광 공정으로 형성하는 공정과,
    전체표면상부에 성장장벽층을 형성하는 공정과,
    상기 성장장벽층을 전면식각하여 상기 감광막패턴을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  14. 제 7 및 제 12 항 중 어느 한항에 있어서,
    상기 성장장벽층 형성공정은,
    전체표면상부에 감광막을 도포하는 공정과,
    상기 트렌치의 대칭되는 내측 측벽에만 각각 접하도록 감광막패턴을 형성하되, 상기 제1 및 제2 노광마스크를 이용한 이중 노광 공정과 현상 공정으로 형성하는 공정과,
    전체표면상부에 성장장벽층을 형성하는 공정과,
    상기 성장장벽층을 전면식각하여 상기 감광막패턴을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  15. 제 14 항에 있어서,
    상기 전면식각 공정은 에치백 또는 화학기계연마(CMP) 중에서 한가지로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  16. 제 14 항에 있어서,
    상기 게이트 하부의 리세스 및 활성영역에 게이트 절연막을 형성하는 공정을 더 포함하는 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  17. 제 7 항에 있어서,
    상기 게이트는 상기 리세스를 매립하며 상기 활성영역 및 상기 소자분리막에 걸쳐진 탭을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  18. 제 7 항에 있어서,
    상기 게이트 양측의 활성영역에 소오스 및 드레인 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  19. 반도체기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역에 제1 노광마스크를 이용하여 대칭되는 트렌치를 형성하는 공정과,
    상기 제1 노광마스크와 제2 노광마스크를 이용하여 상기 대칭되는 트렌치의 내측 측벽에 접하는 감광막패턴을 형성하는 공정과,
    전체표면상부에 상기 감광막패턴을 노출시키는 성장장벽층을 형성하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 성장장벽층을 장벽으로 하여 상기 대칭되는 트렌치의 내측 측벽에 에피택셜 성장층을 형성하는 공정과,
    상기 성장장벽층을 제거하여 리세스를 형성하는 공정과,
    상기 리세스를 매립하는 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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