KR20090037589A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는 반도체 패키지를 제공한다. 상기 제 2 재배치 도전층은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, Al, Au, Ag, 또는 이들의 합금으로 형성할 수 있다. 본 발명에 따르면, 반도체 칩의 전극 패드에 이종 물질로 적층한 재배치 도전층을 형성함으로써 와이어 본딩이 용이하며, 제품의 동작 특성 및 내구성을 크게 향상시킬 수 있고, 다수의 반도체 칩을 적층시키기에 매우 적합하다.
반도체 패키지, 재배선, 와이어 본딩, 산화막

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 복층의 재배선 구조가 적용하여 와이어 본딩 특성을 개선시킨 새로운 반도체 패키지를 제안한다.
반도체 패키지는 각종 전자기기에 다양하게 실장되어 전자적 제어, 데이터 저장 등의 기능을 수행한다. 반도체 패키지는 예를 들어 인쇄회로기판(printed circuit board : PCB) 등의 외부회로기판의 전극단자들과 반도체 칩의 전극 패드들이 전기적으로 연결된다.
반도체 패키지에 있어서 반도체 칩의 전기적 연결을 위하여 전극 패드의 위치를 변경시키기 위한 재배선(내지 재배치 도전층)(redistribution) 구조가 많이 이용되고 있다. 반도체 웨이퍼 또는 반도체 칩 상에 전기적인 특성을 향상시키기 위해 형성되는 재배선으로 최근에 Cu 혹은 Ni이 사용된다. Cu나 Ni의 경우 표면의 불균일한 산화막이 생성되어 와이어 본딩으로 패키지를 구현하기에는 부적절하다.
재배선의 와이어 본딩 특성을 향상시키기 위하여 Au를 이용할 수도 있지만, 이 경우 Au 재배선 형성에 따른 패키지 제조 비용이 증가되는 문제가 있다.
각종 전자기기에 응용되기 위하여 반도체 패키지의 전기적 연결을 위한 기술의 다양성이 확보되어야 하며, 특히 와이어 본딩이 용이한 재배선 구조가 절실히 요청되고 있다.
특히, 반도체 칩을 다층으로 적층하고 각각의 칩에 와이어 본딩에 의한 전기적 연결을 가능하게 하기 위해서는 새로운 재배선 구조가 제안될 필요가 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로서, 본 발명의 목적은 와이어 본딩이 용이한 반도체 패키지의 재배선 구조를 제공하는데 있다.
또한, 본 발명의 다른 목적은 제품 신뢰성과 내구성이 우수한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전기적 특성이 향상되고 생산성이 우수한 와이어 본딩 적용 적층 패키지를 구현하는데 있다.
기타, 본 발명의 또 다른 목적 및 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여 본 발명은, 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성 된 제 2 재배치 도전층을 포함하는 반도체 패키지를 제공한다. 상기 제 2 재배치 도전층은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, 예를 들어 Al, Au, Ag, 또는 이들의 합금으로 형성할 수 있다.
상기 반도체 칩은 제 2 재배치 도전층 상면과 와이어에 의하여 별도의 외부회로기판에 연결될 수 있다.
본 발명은 또한, 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되며 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키도록 제 1 재배치 도전층을 형성하는 단계와, 상기 제 1 재배치 도전층 상에 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
상기 제 1 재배치 도전층 및 제 2 재배치 도전층은 전해도금, 무전해 도금, 또는 진공증착법을 이용하여 형성할 수 있다. 상기 제 1 재배치 도전층과 상기 전극 패드 사이에는 UBM(uner bump metal) 기초층이 형성될 수 있고, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층을 보호하는 보호층이 더 형성될 수 있다.
뿐만 아니라, 본 발명은 복수의 반도체 칩이 상호 수직적 또는 수평적으로 적층되며, 각각의 반도체 칩은 와이어 본딩에 의하여 외부회로기판에 전기적으로 연결되고, 각각의 반도체 칩 중 적어도 하나는 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되 며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
본 발명에 따르면, 반도체 칩의 전극 패드의 재배선 구조에 있어서, 재배치 도전층을 이종 물질로 적층함으로써 재배치 도전층 상에 와이어 본딩이 용이하며, 제품의 동작 특성 및 내구성을 크게 향상시킬 수 있다.
특히, 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막으로 인하여 와이어 본딩시 전기적인 특성이 저하되는 것을 효과적으로 방지할 수 있다.
또한, 재배치 도전층에 사용되는 재료 선택의 폭이 넓어지고, 재배선 구조 형성에 따른 제조 비용을 줄일 수 있다.
또한, 와이어 본딩 길이를 감소시켜 신호 전달 경로가 단축되므로 반도체 패키지의 전기적 특성이 더욱 향상된다.
뿐만 아니라, 복수의 반도체 칩을 수직적 또는 수평적 적층시 외부회로기판과의 와이어 본딩이 용이하며, 특히 수직적 적층 시에는 실장 면적을 최소화시킨 반도체 패키지를 구현할 수 있다.
본 발명은 반도체 패키지에 있어서, 전극 패드의 재배선 구조를 변화시켜 와이어 본딩의 신뢰성을 향상시킨다. 본 발명은 적층형 재배선 구조를 제안함으로써 특히 Au 와이어 본딩 특성을 개선하며, 그 결과 반도체 패키지의 동작 특성 및 제 품 신뢰성을 크게 증가시킨다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도시된 바에 따르면 박막 회로(미도시)가 형성되어 있는 반도체 칩(또는 반도체 기판)(100) 상에 복수의 재배치 도전층(150, 170)이 적층되어 있다.
상기 반도체 칩 상면에는 보호층(120)에 의하여 전극 패드(110)가 국부적으로 노출되어 있다. 상기 보호층(120)은 재배치 도전층과 반도체 칩 간의 전기적 절연을 위하여 1㎛ 이상의 두께로 형성되는 것이 바람직하다. 상기 재배치 도전층은 전극 패드(110)와 전기적으로 연결되며, 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시킨다.
구체적으로, 제 1 재배치 도전층(150)의 일단은 전극 패드(110)와 전기적으로 연결되며, 제 1 재배치 도전층의 타단은 후술하는 바와 같이 예를 들어 외부회로기판 등과 전기적으로 연결된다. 상기 제 1 재배치 도전층 상면에는 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층(170)이 형성되어 있다.
상기 제 1 재배치 도전층(150)은 Ni, Cu, 또는 이들의 합금을 사용하여 형성할 수 있고, Ni, Cu, 또는 이들의 합금 중에서 선택되는 물질로 단일층 또는 2 이상의 복층으로 형성할 수 있다. 제 1 재배치 도전층의 두께는 후속적인 와이어 본딩 시 물리적 충격을 흡수할 수 있도록 1.0 ~ 20 ㎛의 두께가 바람직하다.
상기 제 2 재배치 도전층(170)은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되며, 구체적으로는 Al, Au, Ag, 또는 이들의 합금을 사용하여 형성할 수 있다.
상기 제 2 재배치 도전층은 그 상면에 와이어 본딩이 가능하도록 0.1 ~ 5 ㎛의 두께로 형성하는 것이 바람직하며, 도 1에 도시한 바와 같이 제 2 재배치 도전층(170)을 상기 제 1 재배치 도전층(150) 상면에 국부적으로 형성하는 경우, 제 2 재배치 도전층은 반도체 칩이 외부회로기판 등과 전기적으로 연결되기 위한 통로 역할을 하므로 그에 따른 적절한 크기로 형성하는 것이 바람직하며, 예를 들어 제 2 재배치 도전층의 직경을 5㎛ 이상으로 형성할 수 있다.
제 1 재배치 도전층(150) 하면에는 상기 전극 패드(110) 상면에 UBM(uner bump metal) 기초층(130)이 형성되어 있다. 이 UBM 기초층(130)은 전극 패드와 제 1 재배치 도전층 간의 접착성을 향상시키고 확산을 방지하는 기능을 가지며, UBM 기초층으로서 예를 들어 Ti, Cr 또는 이들의 합금을 사용할 수 있으나 반드시 이에 한정되지는 않는다. UBM 기초층(130)은 도 1에 도시한 바와 같이 전극 패드(110)와 보호층(120)을 전체적으로 커버하도록 형성될 수도 있으나 후술하는 바와 같이 제 1 재배치 도전층(150) 하면에만 국부적으로 형성할 수도 있고, 경우에 따라서는 전극 패드(110) 영역에만 형성할 수도 있다.
상기 제 1 재배치 도전층(150) 및 제 2 재배치 도전층(170) 상부에는 제 2 재배치 도전층을 외부에 대해 국부적으로 노출시키면서 재배치 도전층을 보호하는 보호층(180)이 형성된다.
본 발명에 있어서, 제 2 재배치 도전층은 제 1 재배치 도전층 상면에 형성되어 복층의 재배선 구조를 구현하며, 제 2 재배치 도전층의 형태는 다양한 형태로 변화될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 보인 것으로 앞선 도 1의 실시예와 달리, 제 2 재배치 도전층(175)이 제 1 재배치 도전층(150) 상면에 전체적으로 형성되어 있는 것을 볼 수 있다. 또한, UBM 기초층(130)은 제 1 재배치 도전층(150) 하면에만 형성되어 있다.
한편, 도 3의 실시예에서는 제 2 재배치 도전층(190)이 제 1 재배치 도전층(150) 상면의 일단에 국부적으로 형성되어 있고, 보호층(180)이 제 2 재배치 도전층(190)을 노출시키면서 제 2 재배치 도전층 주변으로 형성되어 있다. 본 실시예에서는 제 2 재배치 도전층(190)이 상기 보호층(180) 상부로 확장되어 형성된 것을 알 수 있다. 이와 같은 구조는 외부회로기판과 와이어로 본딩할 때 제 2 재배치 도전층의 접촉 면적을 확장시켜 와이어 본딩이 더욱 용이하게 한다.
본 발명에 따른 반도체 패키지는 이종 물질이 적층된 재배선 구조로 인하여 특히 와이어 본딩에 유리하다. 도 4 및 도 5는 앞선 도 1 및 도 2의 실시예에 따른 반도체 패키지에 있어서, 반도체 칩(100)이 제 2 재배치 도전층(170, 175) 상면에 와이어(300)가 본딩되어 별도의 외부회로기판(200)의 전극 단자(210)와 연결되어 있는 것을 볼 수 있다. 이와 같이, 본 발명에 따르면, 제 2 재배치 도전층으로서 제 1 재배치 도전층의 산화를 방지할 수 있는 물질을 선택하고, 제 1 재배치 도전층 물질은 상대적으로 저렴한 재질을 이용함으로써 반도체 패키지의 전기적 연결의 용이성을 확보함과 동시에 제조 비용 절감에 기여할 수 있다. 또한, 본 발명은 재배치 도전층을 통해 전극 패드의 전기적 연결 위치를 변경함으로써 와이어(예를 들어, Au 와이어) 본딩 길이를 현저히 감소시킬 수 있을 뿐만 아니라, 와이어 본딩의 위치도 원하는 대로 변경할 수 있다. 또한, 전극 패드의 전기적 연결 위치를 변경함으로써 후술하는 바와 같이 다수의 반도체 칩을 적층하여 일체화된 반도체 패키지를 구현하는데 매우 적당하다.
이하에서는 본 발명에 따른 반도체 패키지 제조 방법의 일실시예를 도면을 참조하여 설명한다.
본 발명에 따른 반도체 패키지 제조 방법은 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되며 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키도록 제 1 재배치 도전층을 형성하는 단계와, 상기 제 1 재배치 도전층 상에 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층을 형성하는 단계를 포함한다.
도 6을 참조하면 반도체 전공정에 의하여 박막 회로가 형성되어 있는 반도체 칩(100)이 도시되어 있다. 반도체 칩 상면에는 보호층(120)이 형성되고, 이 보호층은 전극 패드(110)를 외부에 노출시킨다.
재배선 구조를 형성하기 전에 도 7에 도시한 바와 같이 반도체 칩 상면에 전극 패드 상면에 UBM 기초층(130)을 형성한다. UBM 기초층은 Ti, Cr 또는 이들의 합금을 사용하여 형성할 수 있으며, 도금 또는 증착 등의 공지의 방법으로 형성할 수 있다. UBM 기초층의 형태는 다양하게 변화될 수 있으며, 형성 영역을 제어하기 위하여 별도의 마스크 패터닝 및 포토레지스트 공정이 추가될 수도 있을 것이다.
다음으로, 제 1 재배치 도전층을 형성하기 위하여 포토레지스트(140)를 국부적으로 형성한다(도 8). 포토레지스트 형성을 위하여 수행되는 마스크 공정, 노광 공정, 식각 공정 등은 당업자에게 잘 알려져 있으므로 상세한 설명을 생략한다.
포토레지스트(140)가 형성되지 않은 영역에 Cu, Ni, 또는 이들의 합금을 사용하여 제 1 재배치 도전층(150)을 형성한다(도 9). 제 1 재배치 도전층이 형성된 후에는 상기 포토레지스트(140)를 제거하고(도 10), 제 2 재배치 도전층 형성을 위한 또 다른 포토레지스트(160)를 국부적으로 형성한다(도 11).
상기 포토레지스트(160)가 형성되지 않은 영역에 Al, Ag, Au, 또는 이들의 합금을 사용하여 제 2 재배치 도전층(170)을 제 1 재배치 도전층 상면에 국부적으로 형성한다(도 12). 제 1 재배치 도전층(150) 및 제 2 재배치 도전층(170)은 두께를 서로 다르게 하거나 각각의 재배치 도전층을 두 가지 이상의 물질을 사용하여 복층으로 형성할 수도 있을 것이다.
상기 제 2 재배치 도전층은 본 실시예에서와 달리 제 1 재배치 도전층의 상면에 전체적으로 형성할 수도 있다. 제 1 재배치 도전층 및 제 2 재배치 도전층은 전해도금, 무전해 도금, 또는 진공증착법 등을 이용하여 형성할 수 있다.
도 13은 제 2 재배치 도전층의 형성 후 포토레지스트(160)를 제거한 모습을 보이고 있다.
상기 제 1 재배치 도전층 형성 후 또는 제 2 재배치 도전층 형성 후 상기 UBM 기초층의 일부를 제거할 수 있다. 도 14는 제 2 재배치 도전층 형성 후 상기 기초층(130)의 일부가 제거된 모습을 보이고 있다. 상기 UBM 기초층의 제거는 습식 에칭 또는 건식 에칭에 의하여 제거할 수 있다.
마지막으로, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층을 보호하는 보 호층(180)을 형성한다(도 15). 이 보호층(180)은 제 2 재배치 도전층(170)을 외부에 노출시키도록 국부적인 개구부를 형성시킨다.
이와 같이, 본 발명에 따른 복수로 적층된 재배선 구조를 형성한 후에 앞서 도 4 및 도 5에 도시한 바와 같이 반도체 칩과 외부회로기판을 와이어에 의하여 연결할 수 있을 것이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 것으로, 복수의 반도체 칩(100a, 100b, 100c)이 수직적으로 적층되어 있는 것을 볼 수 있다. 각각의 반도체 칩은 외부회로기판(200)과 와이어(300a, 300b, 300c)에 의하여 전기적으로 연결되어 있다. 각각의 반도체 칩은 본 발명에 따른 적층형 재배선 구조에 의하여 전극 패드의 실제 위치와 다른 곳에 와이어 본딩이 가능하며, 길이가 감소된 와이어 본딩을 실현하여 전체적인 패키지 면적 및 실장 면적이 현저히 감소될 수 있다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 보인 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 보인 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보인 단면도.
도 4는 본 발명의 일실시예에 따른 반도체 패키지를 외부회로기판과 와이어로 연결한 모습을 보인 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 외부회로기판과 와이어로 연결한 모습을 보인 단면도.
도 6 내지 도 15는 본 발명의 일실시예에 따른 반도체 패키지 제조 방법을 보인 공정도.
도 16은 본 발명에 따른 복수의 반도체 칩이 적층된 반도체 패키지를 보인 단면도.
***도면의 주요부분에 대한 부호의 설명***
100:반도체 칩 110:전극 패드
120:보호층 130:UMB 시드층
140:포토레지스트 150:제 1 재배치 도전층
160:포토레지스트 170,175,190:제 2 재배치 도전층
180:보호층 200:외부회로기판
210:전극 패드 300:와이어

Claims (27)

  1. 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키는 제 1 재배치 도전층과,
    상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는
    반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 제 1 재배치 도전층 상에 형성될 수 있는 불균일한 산화막 또는 두꺼운 산화막의 형성을 방지하는 재질로 형성되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상면에 전체적으로 형성되는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상면에 국부적으로 형성되는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상 면의 일단에 국부적으로 형성되며,
    상기 제 2 재배치 도전층을 노출시키면서 상기 제 2 재배치 도전층 주변으로 형성되는 보호층을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제 2 재배치 도전층은 상기 보호층 상부로 확장되어 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제 1 재배치 도전층은 Ni, Cu, 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제 1 재배치 도전층은 Ni, Cu, 또는 이들의 합금 중에서 선택되는 물질이 단일층 또는 2 이상의 복층으로 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제 1 재배치 도전층은 1.0 ~ 20 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서 상기 제 2 재배치 도전층은 Al, Au, Ag, 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 0.1 ~ 5 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서, 상기 제 2 재배치 도전층은 5㎛ 이상의 직경으로 형성된 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서, 상기 반도체 칩은 제 2 재배치 도전층 상면과 와이어에 의하여 별도의 외부회로기판에 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서, 상기 반도체 칩 상면에 1 ㎛ 이상의 보호층이 형성되어 있고, 상기 제 1 재배치 도전층은 상기 보호층 상면에 형성되어 반도체 칩과 절연되는 것을 특징으로 하는 반도체 패키지.
  15. 하나 이상의 전극 패드가 형성된 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되며 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로를 변환시키도록 제 1 재배치 도전층을 형성하는 단계와,
    상기 제 1 재배치 도전층 상에 상기 제 1 재배치 도전층과 다른 물질로 제 2 재배치 도전층을 형성하는 단계를 포함하는
    반도체 패키지 제조 방법.
  16. 제15항에 있어서, 상기 제 1 재배치 도전층은 Cu, Ni, 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제15항에 있어서, 상기 제 2 재배치 도전층 Al, Ag, Au, 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제15항에 있어서, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층을 보호하기 위한 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  19. 제15항에 있어서, 상기 제 2 재배치 도전층은 제 1 재배치 도전층의 일단에 국부적으로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 제15항에 있어서, 상기 제 2 재배치 도전층은 상기 제 1 재배치 도전층 상면에 전체적으로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  21. 제15항에 있어서, 상기 제 1 재배치 도전층 및 제 2 재배치 도전층은 전해도금, 무전해 도금, 또는 진공증착법을 이용하여 형성하는 반도체 패키지 제조 방법.
  22. 제15항에 있어서, 상기 제 1 재배치 도전층 형성 전에 상기 전극 패드 상면에 UBM(uner bump metal) 기초층을 형성하는 단계를 더 포함하는 반도체 패키지 제 조 방법.
  23. 제22항에 있어서, 상기 UBM 기초층은 Ti, Cr 또는 이들의 합금으로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  24. 제22항에 있어서, 상기 제 1 재배치 도전층 형성 후 또는 제 2 재배치 도전층 형성 후 상기 UBM 기초층의 일부를 제거하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  25. 제24항에 있어서, 상기 UBM 기초층의 제거는 습식 에칭 또는 건식 에칭에 의하여 제거하는 반도체 패키지 제조 방법.
  26. 제15항에 있어서, 상기 제 2 재배치 도전층 상면에 와이어를 연결시켜 상기 반도체 칩과 외부회로기판을 전기적으로 연결하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  27. 복수의 반도체 칩이 상호 수직적 또는 수평적으로 적층되며, 각각의 반도체 칩은 와이어 본딩에 의하여 외부회로기판에 전기적으로 연결되고,
    각각의 반도체 칩 중 적어도 하나는 반도체 칩 상에 상기 전극 패드와 전기적으로 연결되어 상기 전극 패드로부터 또는 상기 전극 패드로 전기적인 이동 경로 를 변환시키는 제 1 재배치 도전층과, 상기 제 1 재배치 도전층 상에 형성되며, 상기 제 1 재배치 도전층과 다른 물질로 형성된 제 2 재배치 도전층을 포함하는 것을 특징으로 하는
    적층형 반도체 패키지.
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