KR20090036752A - 표시장치 - Google Patents

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Abstract

본 발명은, 영상 데이터가 저장된 호스트 메모리부; 제1메모리블록과 제2메모리블록을 포함하는 하나의 프레임 메모리부; 호스트 메모리부와 하나의 프레임 메모리부 사이에 위치하여, 영상 데이터를 제1 또는 제2메모리블록에 입력하는 쓰기와 제1 또는 제2메모리블록에 입력된 영상 데이터를 출력하는 읽기가 교번되도록 입출력 주소를 제어하는 데이터 제어부; 및 데이터 제어부로부터 출력된 영상 데이터를 입력받아 영상을 표현하는 표시패널을 포함하는 표시장치를 제공한다.
표시장치, 메모리, 제어부

Description

표시장치{Display}
본 발명은 표시장치에 관한 것이다.
평판디스플레이 표시장치 중에서 아날로그 구동방식을 채택한 표시장치의 경우, 입력되는 영상 데이터를 패널 특성에 맞게 변환한 후 구동하게 되면 영상 데이터가 1 프레임 동안 패널 상에 유지된다. 이에 따라, 아날로그 구동방식은 영상 데이터를 변환한 후 영상 데이터를 저장하는 프레임 메모리가 필요하지 않다.
그러나 디지털 구동방식을 채택한 표시장치의 경우, 입력되는 영상 데이터를 1 프레임 동안 여러 개의 서브필드(subfield)로 나누어 구동해야 하기 때문에 영상 데이터를 저장할 수 있는 프레임 메모리가 필요하다.
이에 따라, 첫 번째 프레임 메모리에 저장되어 있는 제1영상 데이터가 출력되는 읽기(Read) 동작을 수행하고 있다면, 두 번째 프레임 메모리는 자신의 프레임 메모리에 제2영상 데이터를 입력할 수 있는 쓰기(Write) 동작을 수행할 수 있어야 한다.
결과적으로, 이와 같은 구동방식을 채택한 종래 디지털 구동방식은 서로 다른 프레임 간에 영상 데이터가 섞이는 것을 방지하기 위해 2개의 프레임 메모리를 사용해야만 했었다.
그러므로, 종래의 디지털 구동방식은 아날로그 구동방식에서는 사용하지 않는 프레임 메모리(frame memory)를 2개나 사용해야만 하는 비용상승 문제를 개선할 수 있는 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 디지털 구동방식을 채택한 표시장치에서 사용되는 프레임 메모리의 개수를 줄이는 것이다.
상술한 과제 해결 수단으로 본 발명은, 영상 데이터가 저장된 호스트 메모리부; 제1메모리블록과 제2메모리블록을 포함하는 하나의 프레임 메모리부; 호스트 메모리부와 하나의 프레임 메모리부 사이에 위치하여, 영상 데이터를 제1 또는 제2메모리블록에 입력하는 쓰기와 제1 또는 제2메모리블록에 입력된 영상 데이터를 출력하는 읽기가 교번되도록 입출력 주소를 제어하는 데이터 제어부; 및 데이터 제어부로부터 출력된 영상 데이터를 입력받아 영상을 표현하는 표시패널을 포함하는 표시장치를 제공한다.
데이터 제어부는, 제1메모리블록과 제2메모리블록의 읽기와 쓰기가 프레임마다 교번되도록 제어할 수 있다.
데이터 제어부는, 호스트 메모리부로부터 출력된 영상 데이터를 임시 저장하는 제1임시 메모리부와 하나의 프레임 메모리부로부터 출력된 영상 데이터를 임시 저장하는 제2임시 메모리부 중 하나 이상을 포함할 수 있다.
제1 및 제2메모리블록은, 호스트 메모리부로부터 출력된 n번째 프레임의 영상 데이터와 n+1번째 프레임의 영상 데이터를 각각 저장할 수 있다.
호스트 메모리부는, 데이터 제어부에 영상 데이터를 프레임 단위로 출력할 수 있다.
표시패널은, 기판 상에 위치하는 복수의 트랜지스터와, 복수의 트랜지스터 어레이 상에 위치하는 복수의 유기 발광다이오드를 포함하는 서브 픽셀이 매트릭스 형태로 배치된 것 일 수 있다.
본 발명은, 디지털 구동방식을 채택한 표시장치에서 사용되는 프레임 메모리의 개수를 줄여 표시장치 제작시 비용이 절감되는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명하되, 표시장치의 일례로 유기전계발광표시장치를 채택하여 설명을 구체화한다.
도 1a는 표시패널의 평면 예시도 이다.
도 1a에 도시된 표시패널은 기판(110) 상에 복수의 서브 픽셀(P)이 매트릭스형태로 배치된 표시부(120)가 위치하는 유기전계발광표시장치일 수 있다.
이와 같은 유기전계발광표시장치는 수분이나 산소 등에 취약하므로 기판(110)에 접착부재(140)를 형성하고 밀봉 기판(130)으로 밀봉할 수 있다.
한편, 표시부(120)가 위치하는 기판(110)의 외곽에는 구동부(150)가 위치할 수 있다. 구동부(150)는 표시부(120) 내에 배치된 복수의 서브 픽셀(P)에 데이터 신호, 스캔 신호 등을 공급할 수 있다. 그리고 도시되어 있진 않지만 복수의 서브 픽셀(P)은 외부에 위치하는 전원공급부로부터 전원을 공급받을 수 있다.
이하, 도 1a에 위치하는 서브 픽셀의 구조에 대해 도 1b를 참조하여 더욱 자세히 한다.
도 1b는 도 1a에 위치하는 서브 픽셀의 예시도 이다.
도 1b를 참조하면, 기판(110) 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있다.
버퍼층(111) 상에는 반도체층(112)이 위치할 수 있다. 반도체층(112)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 반도체층(112)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(112)을 포함하는 기판(110) 상에는 게이트 절연막(113)이 위치할 수 있다. 게이트 절연막(113)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.
반도체층(112)의 일정 영역인 채널 영역에 대응되도록 게이트 절연막(113) 상에 게이트 전극(114)이 위치할 수 있다. 게이트 전극(114)은 알루미늄(Al), 알루 미늄 합금(Al alloy), 티타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있다.
게이트 전극(114)을 포함한 기판(110) 상에 층간절연막(115)이 위치할 수 있다. 층간절연막(115)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.
층간절연막(115)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있다. 층간절연막(115) 및 게이트 절연막(113) 내에는 반도체층(112)의 일부를 노출시키는 제 1 및 제 2 콘택홀(115a, 115b)이 위치할 수 있다.
층간절연막(115) 상에는 제1전극(116a)이 위치할 수 있다. 제1전극(116a)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명도전층을 포함할 수 있고, 제1전극(116a)은 ITO/Ag/ITO와 같은 적층구조를 가질 수 있다.
층간절연막(115) 상에는 소오스 전극 및 드레인 전극(116b, 116c)이 위치할 수 있다. 소오스 전극 및 드레인 전극(116b, 116c)은 제1 및 제 2 콘택홀(115a, 115b)을 통하여 반도체층(112)과 전기적으로 연결될 수 있다. 그리고, 드레인 전극(116c)의 일부는 제1전극(116a) 상에 위치하여, 제1전극(116a)과 전기적으로 연결될 수 있다.
소오스 전극 및 드레인 전극(116b, 116c)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 소오스 전극 및 드레인 전극(116b, 116c)은, 몰리브덴(Mo), 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 단층 또는 다층막일 수 있다. 다층막일 경우, 티타늄/알루미늄/티타늄(Ti/Al/Ti) 또는 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다. 그러나, 다층막일 경우의 적층구조는 이에 한정되진 않는다.
이상 기판(110) 상에 위치하는 트랜지스터는 게이트 전극(114), 소오스 전극 및 드레인 전극(116b, 116c)을 포함하고 다수의 트랜지스터 및 커패시터를 갖는 트랜지스터 어레이는 이하의 유기 발광다이오드와 전기적으로 연결될 수 있다. (단, 커패시터의 구조는 생략되었음)
제1전극(116a)(예: 애노드) 상에는 제1전극(116a)의 일부를 노출시키는 절연막(117)이 위치할 수 있다. 절연막(117)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.
노출된 제1전극(116a) 상에는 유기발광층(118)이 위치하고 유기발광층(118) 상에는 제2전극(119)(예: 캐소드)이 위치할 수 있다. 제2전극(119)은 유기발광층(118)에 전자를 공급하는 캐소드일 수 있으며, 마그네슘(Mg), 은(Ag), 칼슘(Ca), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
이상 기판(110) 상에 위치하는 트랜지스터 어레이의 소오스 전극 또는 드레 인 전극(116b, 116c)에 연결된 유기 발광다이오드는 제1전극(116a), 유기발광층(118) 및 제2전극(119)을 포함할 수 있다.
단, 트랜지스터 어레이의 소오스 전극 또는 드레인 전극(116b, 116c) 상에 위치하는 제1전극(116a)은 트랜지스터 어레이의 표면을 평탄화하는 평탄화막 상에 위치할 수도 있다. 또한, 트랜지스터 어레이의 구조는 탑 게이트 인지 또는 바탐 게이트 인지에 따라 구조가 달라질 수도 있다. 또한, 트랜지스터 어레이를 형성할 때 사용되는 마스크의 개수와 반도층 재료에 따라서도 이들의 구조가 달리질 수도 있다. 따라서, 서브 픽셀의 구조는 이에 한정되지는 않는다.
다시 도 1a를 참조하면, 앞서 설명한 구동부(150)는 표시패널의 표시부(120)에 배치된 복수의 서브 픽셀(P)에 스캔 신호를 공급하는 스캔 구동부와 복수의 서브 픽셀(P)에 데이터 신호를 공급하는 데이터 구동부를 포함할 수 있다.
여기서, 데이터 구동부는 외부에 위치하는 호스트 메모리부, 하나의 프레임 메모리부, 데이터 제어부 등과 연동하는 장치로부터 영상 데이터를 프레임 단위로 공급받아 이에 상응하는 전류 또는 전압을 데이터 신호로 변환하여 표시부(120)에 배치된 복수의 서브 픽셀(P)에 공급할 수 있다.
이하, 도 2를 참조하여 호스트 메모리부, 하나의 프레임 메모리부, 데이터 제어부에 대해 더욱 자세히 설명한다.
도 2를 참조하면, 호스트 메모리부는 영상 데이터를 저장할 수 있다. 호스트 메모리부는 외부로부터 공급된 영상 데이터를 프레임 단위로 저장할 수 있다. 여기서, 프레임 단위로 저장된 영상 데이터는 복수의 서브 필드 단위로 구성될 수 있다.
하나의 프레임 메모리부는 제1메모리블록(Block1)과 제2메모리블록(Block2)을 포함할 수 있다. 하나의 프레임 메모리부에 포함된 제1메모리블록(Block1)과 제2메모리블록(Block2)은 도시된 바와 같이 하나의 프레임 메모리부의 주소가 2개 이상의 블록으로 할당된 것일 수 있다.
데이터 제어부는 호스트 메모리부와 하나의 프레임 메모리부 사이에 위치하여, 호스트 메모리부로부터 출력된 영상 데이터를 제1 또는 제2메모리블록(Block1,Block2)에 입력하는 쓰기와 제1 또는 제2메모리블록(Block1,Block2)에 입력된 영상 데이터를 출력하는 읽기가 교번되도록 하나의 프레임 메모리부의 입출력 주소를 제어할 수 있다.
한편, 데이터 제어부의 입출력 주소 제어에 따라, 제1 및 제2메모리블록(Block1,Block2)은 호스트 메모리부로부터 출력된 n번째 프레임의 영상 데이터와 n+1번째 프레임의 영상 데이터를 각각 저장할 수 있다.
여기서, 데이터 제어부는 호스트 메모리부로부터 출력된 영상 데이터를 제1 또는 제2메모리블록(Block1,Block2)에 입력하는 쓰기 과정에서 출력된 영상 데이터 처리 향상을 위해 데이터 프로세싱을 수행하는 데이터 처리부를 이용할 수 있다.
여기서, 데이터 제어부는, 제1메모리블록과 제2메모리블록(Block1,Block2)의 읽기와 쓰기가 프레임마다 교번되도록 제어할 수 있다.
여기서, 데이터 제어부는 호스트 메모리부로부터 출력된 영상 데이터를 제1 또는 제2메모리블록(Block1,Block2)에 입력하는 쓰기를 수행할 때, 데이터 처리부를 이용할 수 있다. 그리고 데이터 제어부는 호스트 메모리부로부터 출력된 영상 데이터를 임시 저장하는 제1임시 메모리부(Buffer memory)와 하나의 프레임 메모리부로부터 출력된 영상 데이터를 임시 저장하는 제2임시 메모리부(Buffer memory) 중 하나 이상을 포함할 수 있다. 여기서, 임시 메모리부의 개수는 영상 데이터의 양 또는 표시장치의 구동 속도에 따라 하나 또는 그 이상이 더 구비될 수 있다.
이하, 도 3 내지 도 6b를 참조하여 호스트 메모리부, 하나의 프레임 메모리부, 데이터 제어부의 구동 방법에 대해 더욱 자세히 설명한다.
도 3은 본 발명의 일실시예에 따른 구동 타이밍 예시도 이고, 도 4a는 도 3의 F1 영역의 확대도 이고, 도 4b는 도 3의 F2 영역의 확대도 이고, 도 5a 및 도 5b는 도 4a의 동작 상태도 이며, 도 6a 및 도 6b는 도 4b의 동작 상태도 이다.
도 3을 참조하면, 호스트 메모리부로부터 출력된 영상 데이터는 홀수 번째 프레임과 짝수 번째 프레임으로 구분될 수 있다. 그리고 데이터 제어부는 홀수 번째 프레임을 제1메모리블록에 저장하고 짝수 번째 프레임을 제2메모리블록에 저장할 수 있다.
이에 따라, 제1메모리블록은 홀수 번째 프레임을 입력하는 쓰기를 수행하고 제2메모리블록은 이전 영상 데이터를 출력하는 읽기를 수행할 수 있다. 여기서, 이들의 쓰기와 읽기는 표시패널에 스캔 신호가 공급되는 스캔 방향으로 홀수 번째 프 레임의 쓰기가 끝날 때까지 반복적으로 교번하도록 수행될 수 있다. 즉, 제1메모리블록과 제2메모리블록은 입력과 출력을 교번하여 수행할 수 있다. (도 4a 참조)
설명의 이해를 돕기 위해 도 5a 및 도 5b의 동작 상태 도를 참조하여 설명을 부가한다.
호스트 메모리부로부터 홀수 번째 프레임이 출력되면, 데이터 제어부는 홀수 번째 프레임을 제1임시 메모리부(Buffer memory)에 저장할 수 있다. 제1임시 메모리부(Buffer memory)에 저장된 홀수 번째 프레임은 데이터 처리부에 의해 데이터 프로세싱되어 제1메모리블록(Block1)의 해당 주소에 저장될 수 있다.(도 5a 참조)
이와 동시에 데이터 제어부는 제2메모리블록(Block2)에 저장된 이전 프레임을 제2임시 메모리부(Buffer memory)에 저장할 수 있다. 제2임시 메모리부(Buffer memory)에 저장된 이전 프레임은 데이터 구동부를 통해 표시패널로 출력될 수 있다.(도 5b 참조)
반면, 홀수 번째 프레임의 쓰기가 끝난 다음 스캔 구간에서 제2메모리블록은 짝수 번째 프레임을 입력하는 쓰기를 수행하고 제1메모리블록은 이전 영상 데이터를 출력하는 읽기를 수행할 수 있다. 여기서, 이들의 쓰기와 읽기는 앞서 설명한 바와 같이 표시패널에 스캔 신호가 공급되는 스캔 방향으로 짝수 번째 프레임의 쓰기가 끝날 때까지 반복적으로 교번하도록 수행될 수 있다. 즉, 제2메모리블록과 제1메모리블록은 입력과 출력을 교번하여 수행할 수 있다. (도 4b 참조)
설명의 이해를 돕기 위해 도 6a 및 도 6b의 동작 상태 도를 참조하여 설명을 부가한다.
호스트 메모리부로부터 짝수 번째 프레임이 출력되면, 데이터 제어부는 짝수 번째 프레임을 제1임시 메모리부(Buffer memory)에 저장할 수 있다. 제1임시 메모리부(Buffer memory)에 저장된 짝수 번째 프레임은 데이터 처리부에 의해 데이터 프로세싱되어 제2메모리블록(Block2)의 해당 주소에 저장될 수 있다.(도 6a 참조)
이와 동시에 데이터 제어부는 제1메모리블록(Block1)에 저장된 이전 프레임을 제2임시 메모리부(Buffer memory)에 저장할 수 있다. 제2임시 메모리부(Buffer memory)에 저장된 이전 프레임은 데이터 구동부를 통해 표시패널로 출력될 수 있다.(도 6b 참조)
이상 본 발명은 호스트 메모리부로부터 출력된 영상 데이터를 하나의 프레임 메모리부에 포함된 제1메모리블록(Block1)과 제2메모리블록(Block)에 구분하여 쓰기와 읽기가 교번되도록 입출력 주소를 제어할 수 있다.
이에 따르면, 제1메모리블록은 n번째 프레임을 입력하는 쓰기 동작을 수행하고 이와 동시에 제2메모리블록은 n-1번째 프레임을 출력하는 읽기 동작을 수행할 수 있다. 그리고 다음 스캔 구간에서 제2메모리블록은 n+1번째 프레임을 입력하는 쓰기 동작을 수행하고 이와 동시에 제1메모리블록은 n번째 프레임을 출력하는 읽기 동작을 수행할 수 있다.
이와 같은 일련의 과정에서 제1메모리블록과 제2메모리블록의 입출력은 한 스캔 구간 내에서 입력과 출력이 한번 이상 교번하여 수행될 수 있다.
따라서, 본 발명은 표시패널 구동시 서브 픽셀의 발광 시간을 달리하는 디지털 구동방식을 채택한 표시장치의 프레임 메모리의 개수를 하나로 줄여 표시장치 제작시 비용이 절감되는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a는 표시패널의 평면 예시도.
도 1b는 도 1a에 위치하는 서브 픽셀의 예시도.
도 2는 본 발명의 일실시예에 따른 표시장치의 블록도.
도 3은 본 발명의 일실시예에 따른 구동 타이밍 예시도.
도 4a는 도 3의 F1 영역의 확대도.
도 4b는 도 3의 F2 영역의 확대도.
도 5a 및 도 5b는 도 4a의 동작 상태도.
도 6a 및 도 6b는 도 4b의 동작 상태도.
<도면의 주요 부분에 관한 부호의 설명>
110: 기판 120: 표시부
130: 밀봉 기판 140: 접착부재
150: 구동부 P: 서브 픽셀

Claims (6)

  1. 영상 데이터가 저장된 호스트 메모리부;
    제1메모리블록과 제2메모리블록을 포함하는 하나의 프레임 메모리부;
    상기 호스트 메모리부와 상기 하나의 프레임 메모리부 사이에 위치하여, 상기 영상 데이터를 상기 제1 또는 제2메모리블록에 입력하는 쓰기와 상기 제1 또는 제2메모리블록에 입력된 상기 영상 데이터를 출력하는 읽기가 교번되도록 입출력 주소를 제어하는 데이터 제어부; 및
    상기 데이터 제어부로부터 출력된 상기 영상 데이터를 입력받아 영상을 표현하는 표시패널을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 데이터 제어부는,
    상기 제1메모리블록과 상기 제2메모리블록의 읽기와 쓰기가 프레임마다 교번되도록 제어하는 표시장치.
  3. 제1항에 있어서,
    상기 데이터 제어부는,
    상기 호스트 메모리부로부터 출력된 상기 영상 데이터를 임시 저장하는 제1임시 메모리부와 상기 하나의 프레임 메모리부로부터 출력된 상기 영상 데이터를 임시 저장하는 제2임시 메모리부 중 하나 이상을 포함하는 제어하는 표시장치.
  4. 제1항에 있어서,
    상기 제1 및 제2메모리블록은,
    상기 호스트 메모리부로부터 출력된 n번째 프레임의 영상 데이터와 n+1번째 프레임의 영상 데이터를 각각 저장하는 표시장치.
  5. 제1항에 있어서,
    상기 호스트 메모리부는,
    상기 데이터 제어부에 상기 영상 데이터를 프레임 단위로 출력하는 표시장치.
  6. 제1항에 있어서,
    상기 표시패널은,
    기판 상에 위치하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터 상에 위치하는 복수의 유기 발광다이오드를 포함하는 서브 픽셀이 매트릭스 형태로 배치된 표시장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103226935A (zh) * 2012-01-27 2013-07-31 三星电子株式会社 显示驱动集成电路

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