KR20090032389A - 트랜스포머 - Google Patents

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Abstract

본 발명의 일측면은, 적층 기판과, 상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로와, 상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로와, 상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 전원공급용 패드, 및 상기 출력 도전 선로에서 출력되는 신호의 하모닉스 성분을 제거하기 위해 상기 출력 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부를 포함하며, 상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고, 상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머를 제공할 수 있다.
트랜스포머(transformer), 커플링(coupling), 하모닉스(harmonics)

Description

트랜스포머 {TRANSFORMER}
본 발명은, 트랜스포머에 관한 것으로서, 보다 상세하게는 CMOS 전력 증폭기에 사용되는 집적 수동 소자(IPD : Integrated Passive Device) 구조의 트랜스포머에 관한 것이다.
일반적으로, 휴대폰 등의 이동통신 단말기에서의 송신단에는 송신신호의 전력을 증폭하기 위한 전력증폭기가 사용되는데, 이 전력증폭기는 적절한 전력으로 송신신호를 증폭하여야 한다. 전력증폭기의 출력 전력을 조절하는 방법으로는, 전력증폭기의 출력단에 트랜스포머를 통해 출력 신호의 일부를 검출하여 이 신호를 쇼트키 다이오드를 이용하여 DC 전류로 변환한 후, 비교기를 통해 기준전압과 비교하는 클로즈 루프(closed loop)방식과, 전력증폭기에 인가되는 전압이나 전류를 센싱(sensing)하여 전력을 조절하는 오픈 루프(open loop) 방식이 있다.
상기 클로즈 루프(closed loop) 방식은 전통적으로 사용되던 방식으로 정교한 전력제어가 가능하다는 장점이 있는 반면, 회로 구현의 복잡성과, 커플러에 의한 손실로 인해 증폭기의 효율을 나쁘게 하는 단점이 있다. 그리고, 상기 오픈 루 프(Open loop) 방식은 회로의 구현이 간단하여, 현재 많이 사용되는 방법이지만, 전력의 조절이 정교하지 못하다는 단점이 있다.
최근에는 클로즈 루프(closed loop) 방식에서 사용되는 부품들이 IC화로 되면서 회로의 구현이 간단해지고 있으며, 또한 제어칩(control chip)의 성능이 좋아져, 사용되는 방향성 결합기의 커플링(coupling)값이 크게 낮아져서, 방향성 결합기에 의한 손실이 크게 줄어들었다. 특히, 램핑 프로파일(ramping profile)이 중요시되는 GSM 통신 방식에서는 정교한 전력 제어가 가능한 클로즈 루프(closed loop) 방식이 적용되고 있다.
이러한 전력 증폭기의 출력을 제어하는 트랜스포머를 효과적으로 구현하기 위한 연구가 계속되고 있으나, 트랜스포머의 구현시 출력신호에서 하모닉스 성분이 발생되고, 또한, 전원공급용 패드의 위치에 따라 커플링의 크기가 변하는 문제점이 있다.
본 발명은, 상기한 문제점을 해결하기 위해서 하모닉스 제거부를 포함하는 트랜스포머의 구조 및 커플링에 대한 영향을 최소화할 수 있는 전원공급용 패드의 구조를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 적층 기판과, 상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로와, 상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로와, 상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 전원공급용 패드, 및 상기 출력 도전 선로에서 출력되는 신호의 하모닉스 성분을 제거하기 위해 상기 출력 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부를 포함하며, 상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고, 상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머를 제공할 수 있다.
상기 하모닉스 제거부는, 인덕터 및 캐패시터가 직렬로 연결된 것일 수 있다.
상기 적어도 하나의 입력 도전 선로는, 상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함할 수 있다.
상기 적어도 하나의 입력 도전 선로는, 상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함할 수 있다.
상기 제1 내지 제4 도선에 형성된 각각의 전원 공급용 패드는 상기 기판의 상면에 형성될 수 있다.
상기 출력 도전 선로는, 상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프와, 상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프, 및 상기 제3도선과 제4 도선의 사이에 형성되는 제3 루프를 포함할 수 있다.
상기 하모닉스 제거부는, 상기 기판에서 상기 제1 도선 내지 제4 도선이 이루는 루프의 내부 영역에 형성될 수 있다.
상기 전원공급용 패드는, 상기 적어도 하나의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치에 형성될 수 있다.
상기 전원공급용 패드는, 상기 전원 공급용 패드와 상기 출력 도전 선로 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로와 상기 출력 도전 선로 사이의 간격이 일정하도록 형성될 수 있다.
본 발명의 다른 측면은, 적층 기판과, 상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로와, 상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로, 및 상기 출력 도전 선로에서 출력되는 신호의 하모닉스 성분을 제거하기 위해 상기 출력 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부를 포함하며, 상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고, 상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머를 제공할 수 있다.
상기 하모닉스 제거부는, 인덕터 및 캐패시터가 직렬로 연결될 수 있다.
상기 적어도 하나의 도전 선로는, 상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함할 수 있다.
상기 적어도 하나의 입력 도전 선로는, 상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함할 수 있다.
상기 출력 도전 선로는, 상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프와, 상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프, 및 상기 제3도선과 제4 도선의 사이에 형성되는 제3 루프를 포함할 수 있다.
상기 하모닉스 제거부는, 상기 기판에서 상기 제1 도선 내지 제4 도선이 이루는 루프의 내부 영역에 형성될 수 있다.
본 발명의 또 다른 측면은, 적층 기판과, 상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로와, 상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접 지단에 연결되는 하나의 출력 도전 선로, 및 상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 전원공급용 패드를 포함하며, 상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고, 상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머를 제공할 수 있다.
상기 적어도 하나의 입력 도전 선로는, 상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함할 수 있다.
상기 적어도 하나의 입력 도전 선로는, 상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함할 수 있다.
상기 제1 내지 제4 도선에 형성된 각각의 전원 공급용 패드는 상기 기판의 상면에 형성될 수 있다.
상기 출력 도전 선로는, 상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프와, 상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프, 및 상기 제3도선 과 제4 도선의 사이에 형성되는 제3 루프를 포함할 수 있다.
상기 전원공급용 패드는, 상기 적어도 하나의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치에 형성될 수 있다.
상기 전원공급용 패드는, 상기 전원 공급용 패드와 상기 출력 도전 선로 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로와 상기 출력 도전 선로 사이의 간격이 일정하도록 형성될 수 있다.
본 발명에 따르면, 전원 공급시 전력의 손실을 최소화하고 전자기적 커플링의 크기에 미치는 영향을 최소화시켜 전원을 공급받을 수 있으며, 출력신호의 하모닉스 성분을 감소시킬 수 있는 트랜스포머를 얻을 수 있다.
이하, 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 트랜스포머의 구조도이다.
도 1을 참조하면, 본 실시형태의 트랜스포머는, 적층 기판(101), 상기 기판상에 형성되는 복수개의 입력 도전 선로(110, 120, 130, 140), 하나의 출력 도전 선로(150), 상기 복수개의 입력 도전 선로의 일부를 구성하는 전원 공급용 패드(111, 121, 131, 141) 및 하모닉스 제거부(160)를 포함할 수 있다.
적층기판(101)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 입력 도전 선로 및 출력 도전선로가 서로 직접 연결되지 않도록 상기 적층 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 적층기판은 고주파용 기판이 사용될 수 있다.
입력 도전 선로(110, 120, 130, 140)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 양단은 각각 상기 트랜스포머에 연결되는 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 본 실시형태의 트랜스포머는, 이동통신 단말기에 사용되는 CMOS 타입으로 구현된 전력 증폭기에 연결될 수 있다.
본 실시형태에서, 상기 4개의 입력 도전 선로는 상기 적층 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 입력 도전 선로 각각의 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다. 상기 적층기판에 형성되는 입력도전 선로의 구체적인 형태는 도 2에서 설명하도록 하겠다.
상기 4개의 입력 도전 선로(110, 120, 130, 140)는 상기 기판(101)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다.
상기 입력 도전 선로 각각의 양단 사이에는 캐패시터(112, 122, 132, 142)가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다.
출력 도전 선로(150)는 상기 입력 도전 선로(110, 120, 130, 140) 각각에 대해 전자기적 커플링을 일으키도록 상기 입력 도전 선로에 근접하게 형성될 수 있다. 상기 출력 도전 선로(150)의 일단은 출력단으로 제공되고 타단은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 입력 도전 선로(110, 120, 130, 140)가 상기 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 출력 도전 선로(150)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 입력 도전 선로(110, 120, 130, 140)와 전자기적 커플링을 일으키도록 상기 4개의 입력 도전 선로 각각의 사이에 형성될 수 있다.
상기 출력 도전 선로(150)는, 상기 4개의 입력 도전 선로(110, 120, 130, 140)와 직접 연결되지 않도록 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
전원 공급용 패드(111, 121, 131, 141)는, 상기 4개의 입력 도전 선로(110, 120, 130, 140) 각각의 일영역에 형성될 수 있다.
상기 전원 공급용 패드(111, 121, 131, 141) 각각은 상기 입력 도전 선로(110, 120, 130, 140)에 각각 전원을 공급하기 위한 단자로 제공될 수 있다. 상 기 전원 공급용 패드가 형성되는 위치는 상기 각각의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치가 될 수 있다. CMOS 전력 증폭기에서는 DC적인 그라운드가 없기 때문에 AC적인 그라운드를 사용하는데, 상기 RF 스윙 전위가 0 V가 의미하는 바는 상기 AC 적인 그라운드를 의미하는 것이다.
상기 전원공급용 패드(111, 121, 131, 141)는, 상기 4개의 입력 도전 선로(110, 120, 130, 140)에 인접한 상기 출력 도전 선로와의 커플링 값이 일정하도록 형성될 수 있다. 상기 전원 공급용 패드(111, 121, 131, 141)는 상기 입력 도전 선로의 선폭보다 넓은 선폭을 가질 수 있으므로 그 위치에 따라 상기 출력 도전 선로와의 간격이 달라질 수 있다. 본 실시형태에서는, 상기 적층 기판의 상면에 형성된 상기 전원 공급용 패드(111, 121, 131, 141)와 상기 출력 도전 선로(150)를 상기 입력 도전 선로(110, 120, 130, 140)와 출력 도전 선로(150) 사이의 간격과 동일하게 유지하기 위해, 상기 전원 공급용 패드(111, 121, 131, 141)를 각각 루프를 이루는 입력 도전 선로의 최외측(121, 131) 및 최내측(111, 141)에 위치하도록 형성할 수 있다.
또한, 상기 전원공급용 패드(111, 121, 131, 141)는, 상기 전원 공급용 패드(111, 121, 131, 141)와 상기 출력 도전 선로(150) 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로(110, 120, 130, 140)와 출력 도전 선로(150) 사이의 간격이 일정하도록 형성될 수 있다.
본 실시형태와 같이 전원 공급용 패드를 입력 도전 선로상에 직접 형성함으로써 상기 전원 공급용 패드를 형성하기 위해 별도의 도선을 형성하지 않아도 되므 로 다른 도선에 의해 발생될 수 있는 원하지 않는 커플링을 방지할 수 있다.
상기 출력 도전 선로(150)의 양단에는 하모닉스 제거부(160)가 형성될 수 있다.
상기 트랜스포머의 출력 신호에는 하모닉스 성분이 포함되어 출력될 수 있으므로 이를 제거하기 위해서 상기 하모닉스 제거부가 형성될 수 있다.
본 실시형태에서, 상기 하모닉스 제거부(160)는, 상기 기판에서 상기 4개의 입력 도전 선로가 형성하는 루프의 중심 영역에 형성될 수 있다.
상기 하모닉스 제거부는 인덕터 및 캐패시터 성분이 직렬로 연결될 수 있다. 상기 인덕터 성분은 외부에 와이어 본딩을 통해 연결될 수 있으며 상기 와이어 본딩의 위치를 조절하여 원하는 대역의 하모닉을 튜닝할 수 있다.
상기 인덕터 성분 및 캐패시터 성분에 의해서 상기 트랜스포머의 출력단으로 출력되는 신호의 하모닉스 성분이 제거될 수 있다.
도 2의 (a) 및 (b)는, 본 발명의 일실시 형태에 따른 트랜스포머에서 적층 기판에 형성되는 입력 도전 선로 및 출력 도전 선로의 구조도이다.
도 2의 (a)는, 4개의 입력 도전 선로(110, 120, 130, 140)를 나타낸다.
상기 4개의 입력 도전 선로(110, 120, 130, 140)는, 서로 직접 연결되지 않도록 각각의 도전선로에서 일부는 적층기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결될 수 있다.
제1 도선(110)은, 기판의 상면에 형성되는 제1 영역(113), 상기 적층기판의 제2층에 형성되는 제2 영역(114), 및 상기 적층기판의 제3층에 형성되는 제3 영역(115)을 포함할 수 있으며, 상기 제1 영역, 제2 영역 및 제3 영역은 서로 비아홀을 통해 연결될 수 있다.
본 실시형태에서, 상기 기판의 상면에 형성되는 제1 영역(113) 중 일부는 전원 공급용 비아(111)로 제공될 수 있다. 상기 전원 공급용 비아(111)도 비아홀을 통해 다른 층에 형성된 제1 도선과 연결될 수 있다.
제2 도선(120), 제3 도선(130), 및 제4 도선(140)도 각각 기판의 상면에 형성되는 제1 영역(123, 133, 143), 상기 적층기판의 제2층에 형성되는 제2 영역(124, 134, 144), 및 상기 적층기판의 제3층에 형성되는 제3 영역(125, 135, 145)을 포함할 수 있으며, 상기 제1 영역, 제2 영역 및 제3 영역은 서로 비아홀을 통해 연결될 수 있다. 또한, 상기 각각의 도선에서 기판의 상면에 형성되는 제1 영역(123, 133, 143) 중 일부는 전원 공급용 비아(121, 131, 141)로 제공될 수 있다.
상기 각각의 입력 도전 선로의 양단에는 캐패시터 성분(112, 122, 132, 142)이 형성될 수 있다. 상기 캐패시터 성분은 상기 적층 기판의 상면 및 다른 층에 형성되는 도전막에 의해 구현될 수 있다.
도 2의 (b)는, 출력 도전 선로(150)를 나타낸다.
상기 출력 도전 선로(150)는 기판의 상면에 형성되는 제1 루프(151), 제2 루프(152), 제3 루프(153)를 포함할 수 있으며, 상기 각각의 루프는 상기 기판의 상 면과 다른 층에 형성된 일부도선(154)과 비아홀을 통해 연결되어 상기 출력 도전 선로를 구성할 수 있다.
상기 출력 도전 선로의 제1 루프(151)는 상기 입력 도전 선로의 제1 도선(110) 및 제2 도선(120)의 사이에 형성되고, 상기 출력 도전 선로의 제2 루프(152)는 상기 입력 도전 선로의 제2 도선(120) 및 제3 도선(130)의 사이에 형성되며, 상기 출력 도전 선로의 제3 루프(153)는 상기 입력 도전 선로의 제3 도선(130) 및 제4 도선(140) 사이에 형성될 수 있다.
도 3의 (a) 내지 (c)는, 종래기술에 따른 트랜스포머와 본 발명의 일실시형태에 따른 트랜스포머의 출력측에서 측정한 전력, 출력 효율, 및 하모닉스의 비교 그래프이다. 본 실시예에서 종래기술에 따른 트랜스포머는 상기 도 1의 구조에서 하모닉스 제거부 및 전원 공급용 패드가 형성되지 않은 트랜스포머 구조이다.본 실시예에서는 820 MHz 에서 920 MHz 까지의 GSM 대역의 주파수에 대한 출력을 측정하였다.
도 3의 (a)를 참조하면, 종래기술에 따른 트랜스포머의 경우(B) 출력이 35 [dBm] 이하로 나타나는 반면, 본 발명의 일실시 형태에 따른 트랜스포머의 경우(A)는 출력이 35.2 [dBm] 이상으로 나타나 그 출력의 크기가 증가되는 것을 볼 수 있다.
도 3의 (b)를 참조하면, GSM 대역의 주파수에서 종래기술에 따른 트랜스포머의 경우(B)는 입력된 신호에 대한 출력 신호의 효율이 약 61 ~ 64%임에 비해, 본 발명의 일실시 형태에 따른 트랜스포머의 경우(A)에는 입력된 신호에 대한 출력 신호의 효율이 약 63 ~ 65%임을 알 수 있다.
도 3의 (c)를 참조하면, 트랜스포머의 출력 신호 중 3차 하모닉스 성분이 종래기술에 따른 트랜스포머의 경우(B)보다 본 발명의 일실시 형태에 따른 트랜스포머의 경우(A)에 현저히 줄어드는 것을 볼 수 있다. 이는 본 실시 형태의 트랜스포머에서 하모닉스 제거부에 의한 효과로 볼 수 있다.
특히 종래기술의 트랜스포머인 경우 3차 하모닉스 성분이 주파수의 변화에 따라 크게 변하지 않으나 본발명의 일실시 형태의 트랜스포머에서는 특정 주파수대에서 상기 3차 하모닉스 성분이 더 크게 떨어지는 것을 볼 수 있다. 이는, 상기 하모닉스 제거부의 인덕터 성분을 조절함으로써 가능할 수 있다. 상기 인덕터 성분을 조절하기 위해 와이어 본딩의 위치를 조절할 수 있다.
도 4는, 본 발명의 다른 실시형태에 따른 트랜스포머의 구성도이다.
도 4를 참조하면, 본 실시형태의 트랜스포머는, 적층 기판(401), 상기 기판상에 형성되는 복수개의 입력 도전 선로(410, 420, 430, 440), 하나의 출력 도전 선로(450), 및 하모닉스 제거부(460)를 포함할 수 있다.
적층기판(401)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 입력 도전 선로 및 출력 도전선로가 서로 직접 연결되지 않도록 상기 적층 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 적층기판은 고주파용 기판이 사용될 수 있다.
입력 도전 선로(410, 420, 430, 440)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 양단은 각각 상기 트랜스포머에 연결되는 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 본 실시형태의 트랜스포머는, 이동통신 단말기에 사용되는 CMOS 타입으로 구현된 전력 증폭기에 연결될 수 있다.
본 실시형태에서, 상기 4개의 입력 도전 선로는 상기 적층 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 입력 도전 선로 각각의 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다. 상기 적층기판에 형성되는 입력도전 선로의 구체적인 형태는 도 2에서 설명하도록 하겠다.
상기 4개의 입력 도전 선로(410, 420, 430, 440)는 상기 기판(401)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다.
상기 입력 도전 선로 각각의 양단 사이에는 캐패시터(412, 422, 432, 442)가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다.
출력 도전 선로(450)는 상기 입력 도전 선로(410, 420, 430 ,440) 각각에 대해 전자기적 커플링을 일으키도록 상기 입력 도전 선로에 근접하게 형성될 수 있다. 상기 출력 도전 선로(450)의 일단은 출력단으로 제공되고 타단은 접지면에 연 결될 수 있다.
본 실시형태에서는, 상기 4 개의 입력 도전 선로(410, 420, 430, 440)가 상기 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 출력 도전 선로(450)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 입력 도전 선로(410, 420, 430, 440)와 전자기적 커플링을 일으키도록 상기 4개의 입력 도전 선로 각각의 사이에 형성될 수 있다.
상기 출력 도전 선로(450)는, 상기 4개의 입력 도전 선로(410, 420, 430, 440)와 직접 연결되지 않도록 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
상기 출력 도전 선로(450)의 양단에는 하모닉스 제거부(460)가 형성될 수 있다.
상기 트랜스포머의 출력 신호에는 하모닉스 성분이 포함되어 출력될 수 있으므로 이를 제거하기 위해서 상기 하모닉스 제거부가 형성될 수 있다.
본 실시형태에서, 상기 하모닉스 제거부(460)는, 상기 기판에서 상기 4개의 입력 도전 선로가 형성하는 루프의 중심 영역에 형성될 수 있다.
상기 하모닉스 제거부는 인덕터 및 캐패시터 성분이 직렬로 연결될 수 있다. 상기 인덕터 성분은 외부에 와이어 본딩을 통해 연결될 수 있으며 상기 와이어 본딩의 위치를 조절하여 원하는 대역의 하모닉을 튜닝할 수 있다.
상기 인덕터 성분 및 캐패시터 성분에 의해서 상기 트랜스포머의 출력단으로 출력되는 신호의 하모닉스 성분이 제거될 수 있다.
도 5는, 본 발명의 또 다른 실시형태에 따른 트랜스포머의 구성도이다.
도 5를 참조하면, 본 실시형태의 트랜스포머는, 적층 기판(501), 상기 기판상에 형성되는 복수개의 입력 도전 선로(510, 520, 530, 540), 하나의 출력 도전 선로(550), 및 상기 복수개의 입력 도전 선로의 일부를 구성하는 전원 공급용 패드(511, 521, 531, 541)를 포함할 수 있다.
적층기판(501)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 입력 도전 선로 및 출력 도전선로가 서로 직접 연결되지 않도록 상기 적층 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 적층기판은 고주파용 기판이 사용될 수 있다.
입력 도전 선로(510, 520, 530, 540)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 양단은 각각 상기 트랜스포머에 연결되는 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 본 실시형태의 트랜스포머는, 이동통신 단말기에 사용되는 CMOS 타입으로 구현된 전력 증폭기에 연결될 수 있다.
본 실시형태에서, 상기 4개의 입력 도전 선로는 상기 적층 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 입력 도전 선로 각각의 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아 홀을 통해 연결되는 구조를 가질 수 있다. 상기 적층기판에 형성되는 입력도전 선로의 구체적인 형태는 도 2에서 설명하도록 하겠다.
상기 4개의 입력 도전 선로(510, 520, 530, 540)는 상기 기판(501)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다.
상기 입력 도전 선로 각각의 양단 사이에는 캐패시터(512, 522, 532, 542)가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다.
출력 도전 선로(550)는 상기 입력 도전 선로(510, 520, 530, 540) 각각에 대해 전자기적 커플링을 일으키도록 상기 입력 도전 선로에 근접하게 형성될 수 있다. 상기 출력 도전 선로(550)의 일단은 출력단으로 제공되고 타단은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 입력 도전 선로(510, 520, 530, 540)가 상기 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 출력 도전 선로(550)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 입력 도전 선로(510, 520, 530, 540)와 전자기적 커플링을 일으키도록 상기 4개의 입력 도전 선로 각각의 사이에 형성될 수 있다.
상기 출력 도전 선로(550)는, 상기 4개의 입력 도전 선로(510, 520, 530, 540)와 직접 연결되지 않도록 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
전원 공급용 패드(511, 521, 531, 541)는, 상기 4개의 입력 도전 선로(510, 520, 530, 540) 각각의 일영역에 형성될 수 있다.
상기 전원 공급용 패드(511, 521, 531, 541) 각각은 상기 입력 도전 선로(510, 520, 530, 540)에 각각 전원을 공급하기 위한 단자로 제공될 수 있다. 상기 전원 공급용 패드가 형성되는 위치는 상기 각각의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치가 될 수 있다. CMOS 전력 증폭기에서는 DC적인 그라운드가 없기 때문에 AC적인 그라운드를 사용하는데, 상기 RF 스윙 전위가 0 V가 의미하는 바는 상기 AC 적인 그라운드를 의미하는 것이다.
상기 전원공급용 패드(511, 521, 531, 541)는, 상기 4개의 입력 도전 선로(510, 520, 530, 540)에 인접한 상기 출력 도전 선로와의 커플링 값이 일정하도록 형성될 수 있다. 상기 전원 공급용 패드(511, 521, 531, 541)는 상기 입력 도전 선로의 선폭보다 넓은 선폭을 가질 수 있으므로 그 위치에 따라 상기 출력 도전 선로와의 간격이 달라질 수 있다. 본 실시형태에서는, 상기 적층 기판의 상면에 형성된 상기 전원 공급용 패드(511, 521, 531, 541)와 상기 출력 도전 선로(550)를 상기 입력 도전 선로(510, 520, 530, 540)와 출력 도전 선로(550) 사이의 간격과 동일하게 유지하기 위해, 상기 전원 공급용 패드(511, 521, 531, 541)를 각각 루프를 이루는 입력 도전 선로의 최외측(521, 531) 및 최내측(511, 541)에 위치하도록 형성할 수 있다.
또한, 상기 전원공급용 패드(511, 521, 531, 541)는, 상기 전원 공급용 패드(511, 521, 531, 541)와 상기 출력 도전 선로(550) 사이의 간격 및 상기 전원 공 급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로(510, 520, 530, 540)와 출력 도전 선로(550) 사이의 간격이 일정하도록 형성될 수 있다.
본 실시형태와 같이 전원 공급용 패드를 입력 도전 선로상에 직접 형성함으로써 상기 전원 공급용 패드를 형성하기 위해 별도의 도선을 형성하지 않아도 되므로 다른 도선에 의해 발생될 수 있는 원하지 않는 커플링을 방지할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니하며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일실시 형태에 따른 트랜스포머의 구조도이다.
도 2의 (a) 및 (b)는, 상기 본 발명의 일실시 형태의 트랜스포머를 구성하는 입력 도전 선로 및 출력 도전 선로의 구조도이다.
도 3의 (a) 내지 (c)는, 본 발명의 일실시 형태에 따른 트랜스포머와 종래기술에 따른 트랜스포머의 출력 전력, 출력 효율, 및 하모닉스 성분을 비교한 그래프이다.
도 4는 본 발명의 다른 실시형태에 따른 트랜스포머의 구조도이다.
도 5는 본 발명의 또 다른 실시형태에 따른 트랜스포머의 구조도이다.
<도면의 주요 부분에 대한 부호 설명>
101 : 적층 기판 110, 120, 130, 140 : 입력 도전 선로
150 : 출력 도전 선로 111, 121, 131, 141 : 전원 공급용 패드
160 : 하모닉스 제거부

Claims (22)

  1. 적층 기판;
    상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로;
    상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로;
    상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 전원공급용 패드; 및
    상기 출력 도전 선로에서 출력되는 신호의 하모닉스 성분을 제거하기 위해 상기 출력 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부
    를 포함하며,
    상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고,
    상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머.
  2. 제1항에 있어서,
    상기 하모닉스 제거부는,
    인덕터 및 캐패시터가 직렬로 연결된 것을 특징으로 하는 트랜스포머.
  3. 제1항에 있어서,
    상기 적어도 하나의 입력 도전 선로는,
    상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함하는 것을 특징으로 하는 트랜스포머.
  4. 제1항에 있어서,
    상기 적어도 하나의 입력 도전 선로는,
    상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함하는 것을 특징으로 하는 트랜스포머.
  5. 제4항에 있어서,
    상기 제1 내지 제4 도선에 형성된 각각의 전원 공급용 패드는 상기 기판의 상면에 형성된 것을 특징으로 하는 트랜스포머.
  6. 제4항에 있어서,
    상기 출력 도전 선로는,
    상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프;
    상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프; 및
    상기 제3도선과 제4 도선의 사이에 형성되는 제3 루프를 포함하는 것을 특징으로 하는 트랜스포머.
  7. 제4항에 있어서,
    상기 하모닉스 제거부는,
    상기 기판에서 상기 제1 도선 내지 제4 도선이 이루는 루프의 내부 영역에 형성되는 것을 특징으로 하는 트랜스포머.
  8. 제1항에 있어서,
    상기 전원공급용 패드는,
    상기 적어도 하나의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치에 형성되는 것을 특징으로 하는 트랜스포머.
  9. 제1항에 있어서,
    상기 전원공급용 패드는,
    상기 전원 공급용 패드와 상기 출력 도전 선로 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로와 상기 출력 도전 선로 사이의 간격이 일정하도록 형성되는 것을 특징으로 하는 트랜스포머.
  10. 적층 기판;
    상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로;
    상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로; 및
    상기 출력 도전 선로에서 출력되는 신호의 하모닉스 성분을 제거하기 위해 상기 출력 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부
    를 포함하며,
    상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고,
    상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머.
  11. 제10항에 있어서,
    상기 하모닉스 제거부는,
    인덕터 및 캐패시터가 직렬로 연결된 것을 특징으로 하는 트랜스포머.
  12. 제10항에 있어서,
    상기 적어도 하나의 도전 선로는,
    상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함하는 것을 특징으로 하는 트랜스포머.
  13. 제10항에 있어서,
    상기 적어도 하나의 입력 도전 선로는,
    상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함하는 것을 특징으로 하는 트랜스포머.
  14. 제13항에 있어서,
    상기 출력 도전 선로는,
    상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프;
    상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프; 및
    상기 제3도선과 제4 도선의 사이에 형성되는 제3 루프를 포함하는 것을 특징으로 하는 트랜스포머.
  15. 제13항에 있어서,
    상기 하모닉스 제거부는,
    상기 기판에서 상기 제1 도선 내지 제4 도선이 이루는 루프의 내부 영역에 형성되는 것을 특징으로 하는 트랜스포머.
  16. 적층 기판;
    상기 기판상에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로;
    상기 적어도 하나의 입력 도전 선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로;및
    상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 전원공급용 패드
    를 포함하며,
    상기 적어도 하나의 입력 도전 선로의 일부는 상기 기판의 상면에 형성되고 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되고,
    상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 기판의 상면에 형성되고, 나머지 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 트랜스포머.
  17. 제16항에 있어서,
    상기 적어도 하나의 입력 도전 선로는,
    상기 도전 선로의 양단 사이에 형성된 캐패시터 성분을 포함하는 것을 특징 으로 하는 트랜스포머.
  18. 제16항에 있어서,
    상기 적어도 하나의 입력 도전 선로는,
    상기 기판 상의 동일한 일영역을 중심으로 각각 하나의 루프를 형성하는 제1 도선, 제2 도선, 제3 도선, 및 제4 도선을 포함하는 것을 특징으로 하는 트랜스포머.
  19. 제18항에 있어서,
    상기 제1 내지 제4 도선에 형성된 각각의 전원 공급용 패드는 상기 기판의 상면에 형성된 것을 특징으로 하는 트랜스포머.
  20. 제18항에 있어서,
    상기 출력 도전 선로는,
    상기 제1 도선과 제2 도선의 사이에 형성되는 제1 루프;
    상기 제2 도선과 제3 도선의 사이에 형성되는 제2 루프; 및
    상기 제3도선과 제4 도선의 사이에 형성되는 제3 루프를 포함하는 것을 특징으로 하는 트랜스포머.
  21. 제16항에 있어서,
    상기 전원공급용 패드는,
    상기 적어도 하나의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치에 형성되는 것을 특징으로 하는 트랜스포머.
  22. 제16항에 있어서,
    상기 전원공급용 패드는,
    상기 전원 공급용 패드와 상기 출력 도전 선로 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로와 상기 출력 도전 선로 사이의 간격이 일정하도록 형성되는 것을 특징으로 하는 트랜스포머.
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