KR20090026680A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은, 반도체 기판 상에 단차를 갖는 절연막을 형성하는 단계와, 제1 슬러리를 이용하여 상기 단차를 갖는 절연막을 연마하여 평탄화시키는 1차 연마 단계와, 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계를 포함한다.
이로써, 본 발명에 따른, 연마 공정을 개선하여 발생되는 결함을 감소시킬 수 있으며, 상기 결함으로 인해 유발되는 패터닝 불량을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 하부 전극과 상부 전극 사이에 유전막(Dielectric)이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장 용량은 전극 표면적과 유전막의 유전율에 비례하며, 전극들 간의 공간, 즉, 유전막의 두께에 반비례한다.
한편, 캐패시터의 상부 전극과 후속으로 형성되는 금속배선을 절연시키기 위하여 절연막(ILD3)을 형성한다. 이때, 높은 높이의 캐패시터 형성으로 인해 캐패시터가 형성되는 영역, 즉, 셀 영역과 캐패시터가 형성되지 않는 영역, 즉, 주변회로 영역 간에 단차가 발생하게 된다.
이를 해결하기 위하여, 상기 절연막 상에 감광막을 도포한 후, 상기 감광막을 선택적으로 노광 및 현상하여 상기 셀 영역을 노출시키는 감광막 패턴을 형성하고, 그리고 나서, 상기 감광막 패턴을 식각마스크로 이용해서 상기 노출된 셀 영역의 절연막을 소정 두께 식각한다.
그런 다음, 상기 감광막 패턴을 제거한 후, 상기 감광막 패턴이 제거된 상태에서 상기 셀 영역과 상기 주변회로 영역의 계면에 형성된 상기 절연막을 CMP하여, 이로써, 상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거한다.
그러나, 종래 기술의 경우에는 상기 CMP 공정 후, 도 1에 도시된 바와 같이, 웨이퍼 표면에 파티클(Particle)이 발생되며, 이 때문에, 소자의 특성 및 신뢰성을 저하시킨다.
게다가, 상기 파티클로 인해 후속의 금속 배선을 형성하기 위한 배선용 금속막의 패터닝(patterning) 공정에서 마스크의 불량이 발생하게 되며, 상기 마스크의 불량으로 인하여 상기 금속막의 패터닝이 제대로 되지 못하게 된다. 그 결과, 상기 금속 배선 간의 원치 않는 브릿지(Bridge) 현상이 발생하게 된다.
본 발명은 단차진 절연막의 CMP 공정시 발생되는 결함으로 인해 유발되는 금속 배선 간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 단차를 갖는 절연막을 형성하는 단계와, 제1 슬러리를 이용하여 상기 단차를 갖는 절연막을 연마하여 평탄화시키는 1차 연마 단계와, 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계를 포함한다.
여기서, 상기 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파 티클을 제거하는 2차 연마 단계 후, 상기 파티클이 제거된 상기 절연막으로부터 상기 제2 슬러리를 클리닝하는 단계를 더 포함한다.
상기 제2 슬러리를 클리닝하는 단계에서, 상기 클리닝은 NH4OH, HF 및 SC-1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 용액을 사용하여 수행한다.
상기 1차 연마 단계에서, 상기 제1 슬러리는 연마 자동 정지 슬러리(Auto stop slurry)를 포함한다.
상기 2차 연마 단계에서, 상기 파티클은 산화막용 슬러리(Oxide slurry)에 의하여 제거된다.
상기 산화막용 슬러리는 PH 10.5∼11.5인 염기성 슬러리를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역이 구비된 반도체 기판의 셀 영역 상에 캐패시터를 형성하는 단계와, 상기 캐패시터를 포함한 상기 반도체 기판 상에 단차를 갖는 절연막을 형성하는 단계와, 제1 슬러리를 이용하여 상기 단차를 갖는 절연막을 연마하여 평탄화시키는 1차 연마 단계와, 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계를 포함한다.
여기서, 상기 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계 후, 상기 파티클이 제거된 상기 절연막으로부터 상기 제2 슬러리를 클리닝하는 단계를 더 포함한다.
상기 제2 슬러리를 클리닝하는 단계에서, 상기 클리닝은 NH4OH, HF 및 SC- 1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 용액을 사용하여 수행한다.
상기 절연막은 산화막을 포함한다.
상기 1차 연마 단계에서, 상기 제1 슬러리는 연마 자동 정지 슬러리(Auto stop slurry)를 포함한다.
상기 2차 연마 단계에서, 상기 파티클은 산화막용 슬러리(Oxide slurry)에 의하여 제거된다.
상기 산화막용 슬러리는 PH 10.5∼11.5인 염기성 슬러리를 포함한다.
본 발명은, 단차진 절연막에 대해 CMP 공정을 개선함으로써, 발생되는 결함을 감소시킬 수 있으며, 상기 결함으로 인해 유발되는 패터닝 불량을 방지할 수 있다.
또한, 본 발명은 PH 11의 산화막용 염기성 슬러리를 이용한 CMP 공정을 개선함으로써, SC-1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 및 NH4OH 세정 용액으로 인한 반도체 기판의 실리카 파티클(Particle)이 웨이퍼 표면에 재흡착되는 것을 방지할 수 있다.
따라서, 본 발명은 CMP 공정을 개선함으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
본 발명은 단차진 절연막 대해 PH11의 염기성 슬러리를 이용하여 CMP 공정을 수행한다.
이렇게 하면, 상기 PH11의 염기성 슬러리로 인하여 상기 단차진 절연막(ILD3) 연마시 발생되는 결함, 즉, 파티클(Particle)을 감소시킬 수 있으며, 상기 파티클로 인해 마스크 불량이 일어나는 것을 방지할 수 있다.
또한, 본 발명은 마스크 불량을 방지함으로써 후속의 캐패시터를 형성하기 위한 식각 공정시 유발되는 패터닝 불량을 방지할 수 있으므로, 그 결과, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2e들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 셀(C) 영역과 주변회로(P) 영역으로 구획되고, 절연막(210) 및 스토리지 노드용 콘택 플러그(220)를 포함하는 하지층이 구비된 반도체 기판(200) 상에는 스토리지 노드(230), 유전막(240) 및 플레이트 노드(250)으로 이루어진 실린더형 캐패시터(260)가 형성된다.
도 2b를 참조하면, 상기 실린더형 캐패시터(260)를 덮도록 상기 반도체 기판(200) 상에는, 예를 들어, 산화막 재질의 절연막(IDL3)(270a)이 형성된다. 이때, 상기 절연막(270a)은 상기 셀(C) 영역과 상기 주변회로(P) 영역에서 매우 큰 단차를 갖는다.
도 2c를 참조하면, 상기 셀(C) 영역과 상기 주변회로(P) 영역의 절연 막(270a)을 제1 슬러리를 이용하여 평탄화시키는 1차 연마를 수행한다. 이로써, 평탄화된 절연막(270b)이 형성된다. 여기서, 상기 제1 슬러리는 연마 자동 정지 슬러리(Auto stop slurry)를 사용하여 수행할 수 있으며, 상기 ASS는 고상 슬러리를 포함한다.
이때, 상기 제1 슬러리를 이용하여 평탄화시키는 1차 연마를 수행한 후에 상기 평탄화된 절연막(270b)의 표면에는 파티클(P)이 발생하게 되며, 이로 인해, 소자의 특성이 저하하게 된다.
게다가, 상기 파티클(P)로 인하여 후속의 금속 배선을 형성하기 위한 배선용 금속막의 패터닝(patterning) 공정에서 마스크의 불량이 발생하게 되며, 상기 마스크의 불량으로 인하여 상기 금속막의 패터닝이 제대로 되지 못하게 된다.
도 2d를 참조하면, 제2 슬러리를 이용하여 상기 평탄화된 절연막(270b) 상에 부착된 상기 파티클(P)을 제거하는 2차 연마를 수행한다. 이로써, 파티클이 제거된 절연막(270c)이 형성된다. 여기서, 상기 파티클이 제거된 절연막(270c)은 산화막용 슬러리(Oxide slurry)에 의하여 제거될 수 있으며, 예컨대, 상기 산화막용 슬러리는 PH 10.5∼11.5인 염기성 슬러리를 포함한다.
도 2e를 참조하면, 상기 파티클이 제거된 절연막(270c)으로부터 상기 제2 슬러리를 클리닝한다. 상기 클리닝은, 예를 들어, NH4OH, HF 및 SC-1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 용액을 사용하여 수행할 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이와 같이, 본 발명은 셀(C) 영역과 주변회로(P) 영역의 단차를 제거하기 위하여 제1 및 제2 슬러리를 사용하여 1차 및 2차 연마를 수행함으로써, 상기 절연막(270) 표면에 형성되는 파티클(P)을 제거해줄 수 있으며, 상기 파티클로 인해 유발되는 패터닝 불량을 방지할 수 있다.
한편, 도 3은 본 발명의 효과를 설명하기 위한 사진이다.
도시된 바와 같이, 본 발명에 따른 상기 단차를 갖는 반도체 기판의 결과물 상에 형성되는 절연막에 대해 PH11의 산화막용 염기성 슬러리를 이용한 CMP 공정을 개선함으로써, 예를 들어, SC-1 및 NH4OH 세정 용액으로 인한 반도체 기판의 실리카 파티클이 웨이퍼 표면에 재흡착되는 것을 방지할 수 있다.
또한, 본 발명은 상기 반도체 기판의 실리카 파티클이 재흡착되어 발생되는 결함으로 인해 후속의 금속 배선 형성을 위한 배선용 금속막의 패터닝 불량을 방지할 수 있어, 그 결과, 상기 금속 배선 간의 원치않는 브릿지(Bridge) 현상이 발생되는 것을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 사진.
도 2a 내지 도 2e들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3은 본 발명의 효과를 설명하기 위한 사진.
Claims (13)
- 반도체 기판 상에 단차를 갖는 절연막을 형성하는 단계;제1 슬러리를 이용하여 상기 단차를 갖는 절연막을 연마하여 평탄화시키는 1차 연마 단계; 및제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계 후, 상기 파티클이 제거된 상기 절연막으로부터 상기 제2 슬러리를 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 제2 슬러리를 클리닝하는 단계에서, 상기 클리닝은 NH4OH, HF 및 SC-1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 1차 연마 단계에서, 상기 제1 슬러리는 연마 자동 정지 슬러리(Auto stop slurry)를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 2차 연마 단계에서, 상기 파티클은 산화막용 슬러리(Oxide slurry)에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 산화막용 슬러리는 PH 10.5∼11.5인 염기성 슬러리를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 셀 영역 및 주변 영역이 구비된 반도체 기판의 셀 영역 상에 캐패시터를 형성하는 단계;상기 캐패시터를 포함한 상기 반도체 기판 상에 단차를 갖는 절연막을 형성하는 단계;제1 슬러리를 이용하여 상기 단차를 갖는 절연막을 연마하여 평탄화시키는 1차 연마 단계; 및제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하 는 2차 연마 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제2 슬러리를 이용하여 상기 평탄화된 절연막 상에 부착된 파티클을 제거하는 2차 연마 단계 후, 상기 파티클이 제거된 상기 절연막으로부터 상기 제2 슬러리를 클리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제2 슬러리를 클리닝하는 단계에서, 상기 클리닝은 NH4OH, HF 및 SC-1(Standard clean-1; NH4OH와 H2O2 및 H2O의 혼합용액) 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 1차 연마 단계에서, 상기 제1 슬러리는 연마 자동 정지 슬러리(Auto stop slurry)를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 2차 연마 단계에서, 상기 파티클은 산화막용 슬러리(Oxide slurry)에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 산화막용 슬러리는 PH 10.5∼11.5인 염기성 슬러리를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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