KR20090026599A - 반도체 패키지 제조용 기판 및 그의 제조 방법 - Google Patents

반도체 패키지 제조용 기판 및 그의 제조 방법

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Abstract

본 발명에 따른 반도체 패키지 제조용 기판은, 내부에 다수의 홀이 구비된 금속 플레이트; 상기 금속 플레이트의 상,하면 각각에 상기 홀이 매립되도록 형성된 절연막; 상기 각 절연막 상에 각각 형성된 제1금속막; 상기 홀을 포함하여 상기 홀과 대응하는 부분의 각 제1금속막 및 절연막 부분이 관통되어 형성된 다수의 관통홀; 상기 금속 플레이트의 상하면 일부분이 각각 노출되도록 상기 제1금속막 및 절연막이 제거되어 형성된 다수의 홈; 상기 각 관통홀 및 홈의 표면을 포함하여 상기 금속 플레이트 상,하면의 각 제1금속막 상에 형성된 제2금속막; 및 상기 각 제2금속막 상에 상기 관통홀 및 홈을 매립되도록 형성됨과 아울러 상기 제2금속막의 일부분이 노출되도록 형성된 솔더마스크를 포함한다.

Description

반도체 패키지 제조용 기판 및 그의 제조 방법{Substrate used fabricating of semiconductor package and method for manufacturing of the same}
본 발명은 반도체 패키지 제조용 기판 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 패키지에서 발생하는 열을 효율적으로 방출할 수 있는 구조의 반도체 패키지 제조용 기판 및 그의 제조 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 방식으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켰다.
패키지의 소형화를 이룬 한 예로서, BGA(Ball Grid Array) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하며, 특히, 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서, 솔더 볼이 구비됨에 따라 실장 면적을 최소화시킬 수 있고, 솔더볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다.
도 1은 종래 BGA 패키지를 도시한 단면도이다.
도시된 바와 같이, 종래의 BGA 패키지는 상면에 접속 패드(112)를 구비하고 하면에는 볼랜드(114)를 구비한 기판(110) 상에 본딩 패드(102)를 구비한 반도체 칩(100)이 접착 부재(12)를 매개로 부착되고, 반도체 칩(10)의 본딩 패드(미도시)와 기판(18)의 본드 핑거(16)는 본딩 와이어(14)에 의해 상호 전기적으로 연결되어 있다. 그리고, 반도체 칩(10) 및 본딩 와이어(14)를 포함한 기판(18)의 상부면에는 봉지부(22)가 형성되어 있으며, 기판(18)의 하면에 구비된 볼랜드(20)에 솔더볼(24)이 부착되어 구성된다.
상술한 구조를 갖는 종래 BGA 패키지는 종래에 반도체 패키지에서 발생하는 열을 효율적으로 외부로 방출하기 위하여 봉지부의 또는 기판의 상부 및 하부에 직접 방열판을 부착하여 열방출 특성을 개선하고 있다.
그러나, 상기 방열판은 봉지부 또는 기판과의 계면에서 이종 물질 간의 열팽창 계수 차이에 따른 신뢰성 문제를 내포하고 있고, 많은 디자인의 제약을 받으며, 방열판의 형성에 따른 반도체 소자의 제조 공정 비용이 상승하고 있다.
본 발명은 반도체 패키지에서 발생하는 열을 효율적으로 방출할 수 있는 구조의 반도체 패키지 제조용 기판 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지 제조용 기판은, 내부에 다수의 홀이 구비된 금속 플레이트; 상기 금속 플레이트의 상,하면 각각에 상기 홀이 매립되도록 형성된 절연막; 상기 각 절연막 상에 각각 형성된 제1금속막; 상기 홀을 포함하여 상기 홀과 대응하는 부분의 각 제1금속막 및 절연막 부분이 관통되어 형성된 다수의 관통홀; 상기 금속 플레이트의 상하면 일부분이 각각 노출되도록 상기 제1금속막 및 절연막이 제거되어 형성된 다수의 홈; 상기 각 관통홀 및 홈의 표면을 포함하여 상기 금속 플레이트 상,하면의 각 제1금속막 상에 형성된 제2금속막; 및 상기 각 제2금속막 상에 상기 관통홀 및 홈을 매립되도록 형성됨과 아울러 상기 제2금속막의 일부분이 노출되도록 형성된 솔더마스크를 포함한다.
상기 제1 및 제2금속막은 구리(Cu)막 또는 알루미늄(Al)막으로 이루어진다.
상기 노출된 제2금속막 상에 형성된 구리막 또는 알루미늄막으로 이루어진 제3금속막을 더 포함한다.
상기 금속 플레이트는 구리막 또는 알루미늄막으로 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 패키지 제조용 기판의 제조 방법은, 내부에 다수의 홀을 구비한 금속 플레이트 상,하면 각각에 상기 홀이 매립되도록 절연막을 형성하는 단계; 상기 각 절연막 상에 각각 제1금속막을 형성하는 단계; 상기 홀을 포함하여 상기 홀과 대응하는 부분의 각 제1금속막 및 절연막 부분에 관통홀을 형성함과 아울러 상기 금속 플레이트의 상하면 일부분이 각각 노출되도록 상기 제1금속막 및 절연막을 제거하여 다수의 홈을 형성하는 단계; 상기 각 관통홀 및 홈의 표면을 포함하여 상기 금속 플레이트 상,하면의 각 제1금속막 상에 제2금 속막을 형성하는 단계; 및 상기 제2금속막 상에 상기 관통홀 및 홈을 매립하도록 함과 아울러 상기 제2금속막의 일부분을 노출시키는 솔더마스크를 형성하는 단계를 포함한다.
상기 제1 및 제2금속막은 구리(Cu)막 또는 알루미늄(Al)막으로 형성하는 것을 특징으로 한다.
상기 솔더마스크를 형성하는 단계 후, 상기 노출된 제2금속막 상에 구리막 또는 알루미늄막으로 이루어진 제3금속막을 형성하는 단계를 더 포함한다.
상기 금속 플레이트는 구리막 또는 알루미늄막으로 형성한다.
상기 제2 및 제3금속막은 도금 공정으로 형성한다.
본 발명은 반도체 칩으로부터 금속막을 통하여 솔더볼까지 열 이동 경도가 형성된 반도체 패키지 제조용 기판을 이용하여 반도체 패키지를 형성함으로써 반도체 패키지로부터 발생하는 열을 외부로 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 반도체 패키지 제조용 기판은 전면적에 솔더볼이 구현된 경우에도 면적의 제약없이 사용되어 열방출이 가능하며, 메모리 반도체 등과 같이 CSP(Chi scale package) 수준의 작은 반도체 패키지에도 구현이 가능하다.
아울러, 종래의 반도체 패키지 하부의 열 경로를 위한 솔더링 면적을 갖고 있는 SiP(System in package) 제품에도 적용이 가능하다.
본 발명은 반도체 패키지의 형성시, 반도체 칩으로부터 솔더볼까지 금속에 의한 열 이동 경도가 형성되도록, 열전도율이 우수하고, 상부에 반도체 칩을 금속와이어를 통해 연결되는 접속 패드와 금속막을 매개로 연결되며, 하부에 솔더볼이 부착되는 볼랜드와 금속막을 매개로 연결되는 금속 플레이트를 사용한 반도체 패키지 제조용 기판을 이용함으로써 반도체 패키지로부터 발생하는 열을 솔더볼을 통하여 외부로 효율적으로 방출할 수 있다.
그리고, 본 발명에 따른 반도체 패키지 제조용 기판은 전면적에 솔더볼이 구현된 경우에도 면적의 제약없이 사용되어 열방출이 가능하며, 메모리 반도체 등과 같이 CSP(Chi scale package) 수준의 작은 반도체 패키지에도 구현이 가능하다.
또한, 종래의 반도체 패키지 하부의 열 경로를 위한 솔더링 면적을 갖고 있는 SiP(System in package) 제품에도 적용이 가능하다.
이하에서는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판에 대하여 상세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도이고, 도 3은 본 발명의 실시예에 사용되는 금속 플레이트를 도시한 도면이며, 도 4는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 열 방출을 설명하기 위하여 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 패키지 제조용 기판(200)은 내부에 전기적인 연결을 위하여 다수의 홀(H)을 구비한 금속 플레이트(210)를 사용하여 형성된다.
상기 미리 가공된 다수의 홀(H)이 구비된 금속 플레이트(210)는 내부에 배치 되고, 상기 금속 플레이트(210)의 상하면 각각에 상기 홀(H)이 매립되도록 절연막(220a, 220b)이 형성되며, 상기 각 절연막(220a, 220b) 상에는 각각 제1금속막(230a, 230b)이 형성된다.
상기 금속 플레이트(210)의 홀(H)을 포함하여 상기 홀(H)과 연결되도록 상기 금속 플레이트(210) 상하면의 상기 홀(H)의 내부 영역과 대응하는 각 제1금속막(230a, 230b) 및 절연막(220a, 220b) 부분이 관통되어 전기적인 연결을 위한 다수의 관통홀(V)이 형성된다. 상기 금속 플레이트(210)의 상하면에는 상기 금속 플레이트(210)의 상하면 일부분이 각각 노출되도록 상기 각 제1금속막(230a, 230b) 및 절연막(220a, 220b)이 제거되어 다수의 홈(T)이 형성된다.
상기 각 관통홀(V) 및 홈(T)의 표면을 포함하여 상기 금속 플레이트(210) 사하면의 제1금속막(230a, 230b) 상에는 제2금속막(240)이 형성되며, 상기 제2금속막(240) 상에는 상기 관통홀(V) 및 홈(T)이 매립되도록 형성됨과 아울러 반도체 칩과의 전기적인 연결을 위한 접속 패드 영역(252) 및 외부접속단자가 부착되는 볼랜드(254) 영역에 대응하는 상기 제2금속막(240) 부분이 노출되도록 솔더마스크(250)가 형성된다. 상기 솔더마스크(250)는 상기 제2금속막(240)을 절연시키고 보호하기 위하여 형성되며, 상기 제2금속막(240) 상에 반도체 칩과 금속와이어 또는 범프를 통하여 전기적으로 연결되는 접속 패드 영역(252) 및 외부접속단자가 부착되는 볼랜드 영역(254)을 구획하는 역할을 한다.
상기 노출된 제2금속막(240) 상에는 제2금속막(240)의 표면 산화 방지와 솔더 웨팅(Solder wetting)을 위해 제3금속막(260)이 형성된다.
상기 금속 플레이트(210) 및 제1 내지 제3금속막(230a, 230b, 240, 260)은, 바람직하게, 열전도율이 우수한 구리(Cu)막 또는 알루미늄(Al)막으로 각각 형성한다.
한편, 상술한 도 2에 도시된 본 발명의 실시예에 따른 반도체 패키지 제조용 기판(200)을 이용하여 형성된 반도체 패키지는, 상기 반도체 패키지 제조용 기판(200) 상에 반도체 칩(270)을 실장되고, 상기 반도체 칩(270)의 본딩 패드(272)와 기판(200)의 접속 패드 영역(252) 간에 금속 와이어(280)가 형성되며, 상기 기판(200)의 상면에 상기 반도체 칩(270)을 덮도록 봉지부(290)가 형성되고, 기판(200) 하부에는 솔더볼(256)이 부착된다.
상기 본 발명의 실시예에 따른 반도체 패키지 제조용을 사용한 반도체 패키지에서의 열방출은, 도 4를 참조하여, 도시된 화살표 방향과 같이, 상기 반도체 칩(270)의 금속와이어(280), 상기 기판(200)의 접속 패드 영역(252)의 제3금속막(260), 상기 제2금속막(240), 상기 금속 플레이트(210), 상기 제2금속막(240), 상기 볼랜드 영역(254)의 제3금속막(260) 및 솔더볼(256)의 경로를 통하여 이루어진다.
자세하게, 내부에 금속 플레이트(210)를 배치시키고, 상기 금속 플레이트(210)를 그라운드 신호(Ground signal) 또는 플로팅 신호(Flotting signal), 즉, 신호 전달 경로가 아닌 부분의 솔더볼(256)과 연결하여 반도체 패키지의 열을 외부로 방출시킨다.
따라서, 반도체 칩으로부터 금속막을 통하여 솔더볼까지 열 이동 경도가 형 성된 반도체 패키지 제조용 기판을 이용하여 반도체 패키지를 형성함으로써 반도체 패키지의 열방출을 효율을 극대화할 수 있다.
아울러, 본 발명의 실시예에 따른 반도체 패키지 제조용 기판의 제조 방법은 도 5a 내지 도 5e에 도시된 바와 같다.
도 5a를 참조하면, 내부에 전기적인 연결을 위한 관통홀을 형성하기 위하여 미리 가공된 다수의 홀(H)을 구비한 금속 플레이트(210)의 상하면 각각에 상기 홀(H)이 매립되도록 절연막(220a, 220b)을 형성한다. 상기 금속 플레이트(210)에 구비된 홀(H)은 일반적인 리드프레임 형성 공정과 동일한 방법으로 형성할 수 있다.
그런 다음, 상기 각 절연막(220a, 220b)의 상에 제1금속막(230a, 230b)을 각각 형성한다. 상기 제1금속막(230a, 230b)은, 바람직하게, 열전도율이 우수한 구리(Cu)막 또는 알루미늄(Al) 막으로 형성한다.
도 5b를 참조하면, 상기 금속 플레이트(210)의 홀(H)을 포함하여 상기 금속 플레이트(210)의 홀(H)과 연결되도록 상기 금속 플레이트(210) 상하면 각 제1금속막(230a, 230b) 및 절연막(220a, 220b) 부분을 관통하는 관통홀(V)을 형성함과 아울러 상기 금속 플레이트(210)의 상하면 일부분이 각각 노출되도록 상기 각 제1금속막(230a, 230b) 및 절연막(220a, 220b)을 제거하여 다수의 홈(T)을 형성한다.
도 5c를 참조하면, 상기 관통홀(V) 및 홈(T)의 표면을 포함하여 상기 금속 플레이트(210) 상하면의 각 제1금속막(230a, 230b) 상에 도금 공정으로 제2금속막(240)을 형성한다. 상기 제2금속막(240)은 바람직하게, 열전도율이 우수한 구리 막 또는 알루미늄막으로 형성한다.
도 5d를 참조하면, 상기 제2금속막(240) 상에 반도체 칩과 금속와이어 또는범프를 통하여 전기적으로 연결되는 접속 패드 영역(252) 및 외부접속단자가 부착되는 볼랜드 영역(254)을 구획함과 아울러 상기 제2금속막(240)을 절연시키고 보호하기 위하여 상기 관통홀(V) 및 홈(T)이 매립되도록 솔더마스크(250)를 형성한다.
도 5e를 참조하면, 상기 접속 패드 영역(252) 및 볼랜드 영역(254)으로 한정되어 노출된 상기 제2금속막(240) 상에 제2금속막(240)의 표면 산화 방지와 솔더 웨팅(Solder wetting)을 위해 도금 공정으로 제3금속막(260)을 형성하여 반도체 패키지를 형성하기 위한 반도체 패키지 제조용 기판(200)의 제조를 완료한다.
이상에서와 같이, 본 발명은 반도체 패키지의 형성시, 반도체 칩으로부터 솔더볼까지 금속에 의한 열 이동 경도가 형성되도록, 열전도율이 우수하고, 상부에 반도체 칩을 금속와이어를 통해 연결되는 접속 패드와 금속막을 매개로 연결되며, 하부에 솔더볼이 부착되는 볼랜드와 금속막을 매개로 연결되는 금속 플레이트를 사용한 반도체 패키지 제조용 기판을 이용함으로써 반도체 패키지로부터 발생하는 열을 솔더볼을 통하여 외부로 효율적으로 방출할 수 있다.
그리고, 본 발명에 따른 반도체 패키지 제조용 기판은 전면적에 솔더볼이 구현된 경우에도 면적의 제약없이 사용되어 열방출이 가능하며, 메모리 반도체 등과 같이 CSP(Chi scale package) 수준의 작은 반도체 패키지에도 구현이 가능하다.
또한, 종래의 반도체 패키지 하부의 열 경로를 위한 솔더링 면적을 갖고 있는 SiP(System in package) 제품에도 적용이 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 BGA 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 도시한 단면도.
도 3은 본 발명의 실시예에 사용되는 금속 플레이트를 도시한 도면.
도 4는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판을 이용한 열 방출을 설명하기 위하여 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 패키지 제조용 기판의 제조 방법을 설명하기 위한 공정별 단면도.

Claims (9)

  1. 내부에 다수의 홀이 구비된 금속 플레이트;
    상기 금속 플레이트의 상,하면 각각에 상기 홀이 매립되도록 형성된 절연막;
    상기 각 절연막 상에 각각 형성된 제1금속막;
    상기 홀을 포함하여 상기 홀과 대응하는 부분의 각 제1금속막 및 절연막 부분이 관통되어 형성된 다수의 관통홀;
    상기 금속 플레이트의 상하면 일부분이 각각 노출되도록 상기 제1금속막 및 절연막이 제거되어 형성된 다수의 홈;
    상기 각 관통홀 및 홈의 표면을 포함하여 상기 금속 플레이트 상,하면의 각 제1금속막 상에 형성된 제2금속막; 및
    상기 각 제2금속막 상에 상기 관통홀 및 홈을 매립되도록 형성됨과 아울러 상기 제2금속막의 일부분이 노출되도록 형성된 솔더마스크;를
    포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판.
  2. 제 1 항에 있어서,
    상기 제1 및 제2금속막은 구리(Cu)막 또는 알루미늄(Al)막으로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 기판.
  3. 제 1 항에 있어서,
    상기 노출된 제2금속막 상에 형성된 구리막 또는 알루미늄막으로 이루어진 제3금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판.
  4. 제 1 항에 있어서,
    상기 금속 플레이트는 구리막 또는 알루미늄막으로 이루어진 것을 특징으로 하는 반도체 패키지 제조용 기판.
  5. 내부에 다수의 홀을 구비한 금속 플레이트 상,하면 각각에 상기 홀이 매립되도록 절연막을 형성하는 단계;
    상기 각 절연막 상에 각각 제1금속막을 형성하는 단계;
    상기 홀을 포함하여 상기 홀과 대응하는 부분의 각 제1금속막 및 절연막 부분에 관통홀을 형성함과 아울러 상기 금속 플레이트의 상하면 일부분이 각각 노출되도록 상기 제1금속막 및 절연막을 제거하여 다수의 홈을 형성하는 단계;
    상기 각 관통홀 및 홈의 표면을 포함하여 상기 금속 플레이트 상,하면의 각 제1금속막 상에 제2금속막을 형성하는 단계; 및
    상기 제2금속막 상에 상기 관통홀 및 홈을 매립하도록 함과 아울러 상기 제2금속막의 일부분을 노출시키는 솔더마스크를 형성하는 단계;를
    포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 및 제2금속막은 구리(Cu)막 또는 알루미늄(Al)막으로 형성하는 것을 특징으로 하는 반도체 패키지 제조용 기판의 제조 방법.
  7. 제 5 항에 있어서,
    상기 솔더마스크를 형성하는 단계 후, 상기 노출된 제2금속막 상에 구리막 또는 알루미늄막으로 이루어진 제3금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판의 제조 방법.
  8. 제 5 항에 있어서,
    상기 금속 플레이트는 구리막 또는 알루미늄막으로 형성하는 것을 특징으로 하는 반도체 패키지 제조용 기판의 제조 방법.
  9. 제 6 항 및 제 7 항에 있어서,
    상기 제2 및 제3금속막은 도금 공정으로 형성하는 것을 특징으로 하는 반도체 패키지 제조용 기판의 제조 방법.
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