KR20090023130A - 다층 인쇄회로기판의 제조방법 - Google Patents

다층 인쇄회로기판의 제조방법 Download PDF

Info

Publication number
KR20090023130A
KR20090023130A KR1020080081655A KR20080081655A KR20090023130A KR 20090023130 A KR20090023130 A KR 20090023130A KR 1020080081655 A KR1020080081655 A KR 1020080081655A KR 20080081655 A KR20080081655 A KR 20080081655A KR 20090023130 A KR20090023130 A KR 20090023130A
Authority
KR
South Korea
Prior art keywords
manufacturing
multilayer printed
circuit board
printed circuit
sintered bodies
Prior art date
Application number
KR1020080081655A
Other languages
English (en)
Inventor
요시히코 시라이시
고우지 곤도
요시타로우 야자키
아츠시 사카이다
Original Assignee
가부시키가이샤 덴소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 덴소 filed Critical 가부시키가이샤 덴소
Publication of KR20090023130A publication Critical patent/KR20090023130A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0263Details about a collection of particles
    • H05K2201/0272Mixed conductive particles, i.e. using different conductive particles, e.g. differing in shape
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0388Other aspects of conductors
    • H05K2201/0394Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1131Sintering, i.e. fusing of metal particles to achieve or improve electrical conductivity
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

다층 인쇄회로기판(100, 100A)의 제조방법에 있어서, 제1 면과 제2 면을 각각 구비하는 복수의 절연성 기재(1)가 준비된다. 상기 절연성 기재(1)의 제1 면 각각에는 회로 패턴(3)이 형성된다. 비아홀(4)은 대응하는 하나씩의 회로 패턴(3, 3A)에 다다르는 방식으로 상기 제2 면의 일측으로부터 상기 절연성 기재(1) 각 하나씩을 통해 연장하도록 복수의 비아홀(4)이 제공된다. 도전성 입자(71, 73)로 이루어진 복수의 소결체(5, 5A) 하나씩은 대응하는 하나씩의 비아홀(4)로 삽입되고, 상기 비아홀(4)에 고정된다. 상기 절연성 기재(1)는 회로 패턴(3, 3A)이 소결체(5, 5A)를 통해 전기적으로 결합하도록 적층된다.
다층인쇄회로기판, 절연성기재, 비아홀, 회로패턴, 소결체, 도전성입자

Description

다층 인쇄회로기판의 제조방법{METHOD OF MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD}
본 발명은 다층 인쇄회로기판을 제조하기 위한 방법에 관한 것이다.
종래 인쇄회로기판의 제조방법에 있어서는 복수의 수지 필름에 제공된 비아홀(via hole)을 통해 도전성 페이스트(paste)가 충전된다. 상기 도전성 페이스트는 금속 입자, 유기용제 및 바인더(binder)로서 기능을 하는 수지를 포함한다. 상기 각 수지 필름은 회로 패턴층을 구비한다. 예를 들면, 일본특허공개 제2001-24323호 공보에 대응하는 미국특허 제6,889,433호 공보에 제안된 바와 같이, 수지 필름은 적층되고, 다층 회로패턴은 도전성 페이스트를 통해 전기적으로 결합한다.
이러한 제조방법에 있어서, 도전성 페이스트가 비아홀로 충전되는 경우, 상기 수지 필름의 표면에는 보호 필름이 부착된다. 이에 따라 상기 도전성 페이스트는 상기 비아홀 이외의 수지 필름의 표면에 부착되지 않게 된다. 상기 보호 필름은 도전성 페이스트에서 유기 용제를 건조한 후, 상기 수지 필름으로부터 제거된다.
그러나 상기 보호 필름이 제거(즉, 박리(剝離))될 때, 상기 도전성 페이스트가 붕괴(collapse)하거나, 수지 필름상으로 낙하할 수 있다. 이에 따라 도전성 저하나 단락 불량이 발생할 수 있다. 특히 접속부의 도전성을 향상시키기 위하여 높은 금속함유율을 갖는 도전성 페이스트가 이용될 경우, 전술한 문제점은 더욱 심각해진다.
따라서 상기 제반 문제점을 감안하여 본 발명의 목적은 불충분한 도전성 페이스트로 인한 전도성 불량 또는 넘쳐흐른 도전성 페이스트로 인한 단락 불량을 방지할 수 있는 다층 인쇄회로기판의 제조 방법을 제공하는데 있다.
다층 인쇄회로기판을 제조하는 방법의 제1 관점에 따르면, 각각 제1 면 및 제2 면을 구비하는 복수의 절연성 기재가 준비된다. 복수의 회로 패턴을 형성하도록 상기 복수의 절연성 기재의 제1 면 각각에 회로 패턴이 형성된다. 복수의 비아홀이 상기 복수의 회로 패턴의 대응하는 하나씩에 다다르는 방식으로 상기 제2 면의 일측으로부터 상기 복수의 절연성 기재의 각 하나씩을 통해 연장하는 복수의 비아홀이 제공된다. 복수의 집합체의 도전성 입자를 소결함으로써 복수의 소결체가 형성되는 복수의 비아홀의 대응하는 하나씩으로 복수의 소결체 하나씩이 삽입된다. 상기 복수의 소결체는 상기 복수의 비아홀에 고정된다. 상기 복수의 절연성 기재가 적층되고, 상기 복수의 소결체를 통해 상기 복수의 회로 패턴이 전기적으로 결합한다.
본 실시예의 제조방법에서, 상기 회로 패턴은 비아홀로 도전성 페이스트를 충전하지 않고 전기적으로 결합할 수 있다. 그러므로 상기 도전성 페이스트를 충전하도록 이용되는 보호 필름이 필요하지 않게 되고, 이에 따라 제조공정이 단순화된 다. 또한, 보호 필름이 제거될 때 발생할 수 있는 도전성 페이스트가 빠지거나 도전성 페이스트가 넘쳐 흐르는 것을 방지할 수 있다.
다층 인쇄회로기판을 제조하는 방법의 제2 관점에 따르면, 각각 제1 면 및 제2 면을 구비하는 복수의 절연성 기재가 준비된다. 복수의 회로 패턴을 형성하도록 상기 복수의 절연성 기재의 제1 면 각각에 회로 패턴이 형성된다. 복수의 비아홀이 상기 복수의 회로 패턴의 대응하는 하나씩에 다다르는 방식으로, 상기 제2 면의 일측으로부터 상기 복수의 절연성 기재의 각 하나씩을 통해 연장하는 복수의 비아홀이 제공된다. 복수의 집합체의 도전성 입자를 소결함으로써 형성되고, 상기 복수의 비아홀의 깊이보다 작은 높이를 갖는 복수의 소결체 하나씩이 상기 복수의 비아홀의 대응하는 하나씩으로 삽입된다. 상기 복수의 회로 패턴 하나씩이 상기 복수의 비아홀의 대응하는 하나씩으로 끼워 맞춰지는 방식으로 상기 복수의 절연성 기재가 적층된다. 상기 복수의 회로 패턴 하나씩이 복수의 비아홀의 대응하는 하나씩의 상기 복수의 소결체의 대응하는 하나씩과 접촉하게 되고, 상기 복수의 회로 패턴이 상기 복수의 소결체를 통해 전기적으로 결합하도록 가열하는 동안 상기 적층된 절연성 기재는 가압된다.
본 실시예의 제조방법에서는 제1 관점에 따른 제조방법과 유사한 효과를 얻을 수 있다. 또한, 상기 소결체를 비아홀로 고정하기 위한 공정이 다층 회로 패턴이 전기적으로 결합할 때 동시에 실행되기 때문에, 제조공정은 더 단순화될 수 있다.
본 발명의 추가적인 목적들, 특징들 및 장점들은 다음의 상세한 설명 및 첨 부도면으로부터 더욱 명료하게 이해될 수 있다.
본 발명은 전도성 불량 또는 단락 불량을 방지할 수 있는 다층 인쇄회로기판의 제조 방법을 제공할 수 있다.
(제1 실시예)
본 발명의 제1 실시예에 따른 다층 인쇄회로기판의 제조방법을 도 1a 내지 도 4를 참조하여 설명한다.
먼저, 도 1a에 나타낸 바와 같이 도전성 금속층(2)은 절연성 기재(substrate)로서 기능을 하는 절연 수지필름(1)의 제1 면에 부착된다. 상기 수지필름(1)은 약 25㎛ 내지 약 75㎛ 사이의 두께를 갖는 열가소성 수지 필름이다. 예를 들면, 상기 수지 필름(1)은 약 65중량% 내지 약 35중량%의 폴리에테르 에테르케톤 수지 및 약 35중량% 내지 약 65중량%의 폴리에테르이미드 수지로 구성된다. 상기 금속층(2)은 구리로 이루어지며, 예를 들어 18㎛의 두께를 갖는다.
그런 다음, 상기 제1 필름(1)의 제1 면에 회로패턴(3)을 형성하기 위한 회로패턴 형성공정이 실행된다. 예를 들면, 상기 회로패턴 형성공정은 에칭, 인쇄, 증착 또는 도금에 의해 실행될 수 있다. 본 실시예에서, 상기 회로패턴(3)은 에칭 공정에 의해 실행된다. 상기 에칭 공정에서, 상기 금속층(2)은 도 1b에 나타낸 바와 같이 수지 필름(1)의 제1 면 측으로부터 에칭된다. 이에 따라 제1 회로패턴(10)이 형성된다.
다음으로, 도 1c에 나타낸 바와 같이, 상기 수지 필름(1)의 제2 면 측으로부터 탄소가스 레이저를 조사함으로써 비아홀 형성공정이 실행된다. 이에 따라 상기 수지 필름(1)을 통해 연장하는 복수의 비아홀(4)이 제공되며, 상기 회로 패턴(3)은 비아홀(4)의 바닥으로 된다. 따라서, 제2 패턴 필름(20)이 형성된다. 상기 비아홀(4)의 개구 직경은 소결체 삽입공정에서 소결체(5) 중 하나가 대응하는 하나씩의 비아홀(4)로 삽입될 수 있는 방식으로 결정된다. 그러므로 상기 개구 직경은 상기 소결체(5)의 최대 크기보다 크다. 상기 소결체(5)는 예를 들면 구형, 원주형, 직사각형 또는 입방체형으로 이루어질 수 있다.
상기 비아홀(4)의 바닥에 위치되는 상기 회로 패턴(3) 부위는 회로패턴 결합공정에서 다층 회로패턴(3)이 전기적으로 결합할 때 전극으로서 기능을 한다. 상기 비아홀(4)이 형성될 때, 상기 탄소가스 레이저의 출력 및 조사 시간은 홀이 회로 패턴(3)에서 연장하지 않도록 제어된다.
상기 비아홀(4)을 형성하기 위하여 상기 탄소가스 레이저 대신에, 예를 들어 엑시머(excimer) 레이저를 이용할 수 있다. 상기 비아홀 형성공정은 드릴을 이용함으로써 실행될 수도 있다. 레이저 빔을 이용함으로써 상기 비아홀(4)은 미세하게 이루어질 수 있고, 상기 회로패턴(3)에 대한 과도한 손상을 방지할 수 있다.
다음으로, 소결체 삽입공정으로서 소결체(5)는 도 1d에 나타낸 바와 같이 대응하는 하나씩의 비아홀(4)에 하나씩 삽입된다. 따라서 제3 회로 패턴 필름(30)이 형성된다. 상기 소결체(5)는 도전성 페이스트의 집합체를 소결함으로써 형성된다. 상기 소결체(5)는 예를 들면 상기 비아홀(4)의 개구 단과 동일한 높이를 가질 수 있다. 또한, 상기 소결체(5)는 비아홀(4)의 개구 단으로부터 약간 돌출될 수 있다. 상기 비아홀(4) 각각은 그 비아홀(4)의 내면과 상기 소결체(5)의 외면 사이에 간극을 갖도록 제공된다. 이 경우에서, 상기 소결체(5)가 소결체 고정공정에서 변형될 때 그 변형량은 상기 간극으로 들어갈 수 있게 된다.
상기 소결체(5)를 형성하기 위하여, 상기 집합체는 소정 형태 및 소정 크기를 갖도록 가압 상태하에서 여러 종류의 도전성 입자로부터 형성된다. 그런 다음, 상기 집합체는 용융점 이하의 온도에서 가열된다. 이에 따라 상기 도전성 입자는 그들 사이에서 접합력을 가지며, 상기 집합체는 고형화된다. 상기 비아홀(4)로 삽입된 소결체(5)는 회로패턴 결합공정에서 결합 부재(6)로 된다.
본 실시예에서, 상기 도전성 입자는 은(Ag) 입자 및 주석(Sn) 입자를 포함한다. 전체 도전성 입자 중 주석 함유율은 약 20중량% 내지 약 80중량%의 범위에 있다. 실험 과정에서, 주석 함유량이 약 30중량% 내지 약 50중량%의 범위에 있을 경우 최적의 결과가 관찰되었다. 주석 함유율이 약 20중량% 미만이거나 주석 함유율이 약 80중량%를 초과할 경우에는 상기 집합체의 접합 계면에 사이에 제공되는 합금층이 얇게 된다. 그러므로 도전 특성과 접합 특성 간의 밸런스는 주석 함유율이 약 20중량% 내지 약 80중량%의 범위에 있는 경우에 비하여 나빠질 수 있다. 상기 주석 함유율이 약 30중량% 내지 약 50중량%의 범위에 있을 경우, 도전 특성과 접합 특성 간의 밸런스는 향상된다.
상기 소결체(5)를 구형 형태를 갖도록 형성하기 위한 공정에서, 상기 주석 입자와 상기 은 입자의 혼합물이 고온에서 가열된다. 상기 가열된 혼합물을 회전하는 디스크 상에 분무하고, 소정의 입자 크기를 갖도록 원심력에 의해 분산된다. 그런 다음, 이러한 혼합물의 구체는 소정 온도로 냉각된다. 이에 따라 Ag3Sn 및 Ag·Sn 고용체를 포함하는 구형으로 형성된 소결체(5)가 형성된다.
상기 수지 필름(1)의 두께를 두께 T로 표시할 경우, 상기 각 소결체(5)의 최대 치수는 T 내지 1.4T의 범위이다. 실험 과정에서, 각 소결체(5)의 최대 치수가 T 내지 1.3T의 범위에 있을 경우에서 최적의 결과가 관찰되었다. 각 소결체(5)가 구형 형태로 이루어지는 경우에서, 상기 최대 치수는 직경이다. 각 소결체(5)가 T 내지 1.4T의 범위의 최대 치수를 가질 경우, 주석 입자 및 은 입자로 이루어진 소결체로서 적절한 도전 특성과 접합 특성을 얻을 수 있다. 예를 들면, 상기 수지 필름(1)이 75㎛의 두께를 가지며, 구리 필름으로 이루어진 상기 회로 패턴(3)이 18㎛의 두께를 가질 경우, 상기 소결체(5)는 90㎛의 직경을 갖도록 형성된다. 이 경우에서, 상기 소결체(5)가 제조상 고르지 못한 경우라도, 상기 소결체(5)의 직경은 T 내지 1.4T의 범위 내에 있다.
도 2a 및 도 2b를 참조하여 소결체 삽입공정을 설명한다. 소결체 삽입공정은 예를 들어 삽입장치를 이용함으로써 실행된다.
삽입장치는 금속 마스크(63) 및 회전 이동체(60)를 포함한다. 상기 금속 마스크(63)는 복수의 관통공(64)을 구비한다. 상기 회전 이동체(60)는 회전부(61) 및 상기 회전부(61)로부터 매달리는 커튼부(curtain part)(62)를 포함한다. 상기 삽입장치는 소결체(5)를 비아홀(4)로 하나씩 유도한다. 상기 관통공(64)의 직경은 하나씩의 소결체(5)가 대응하는 하나씩의 관통공(64)으로 낙하할 수 있는 방식으로 설정된다. 상기 관통공(64)은 제2 패턴 필름(20)을 통해 연장하는 비아홀(4)에 대응하도록 상기 금속 마스크(63)를 통해 연장한다.
먼저, 상기 비아홀(4)이 관통공(64)에 각각 대응하는 방식으로 상기 금속 마스크(63)에 대하여 제2 패턴 필름(20)이 위치된다. 그런 다음, 상기 금속 마스크(63)의 표면에는 상기 비아홀(4)의 개수보다 많은 소결체(5)가 배치된다. 상기 회전 이동체(60)는 관통공(64) 측으로 이동하면서 회전부(61)를 회전시킨다. 상기 소결체(5)는 회전하면서 이동하는 커튼부(62)에 의해 상기 관통공(64)으로 도입된다. 상기 관통공(64)으로 도입된 소결체(5)는 관통공(64)으로 하나씩 낙하하고, 상기 비아홀(4)에 끼워 맞춰진다. 이에 따라 상기 소결체(5)가 비아홀(4)에 배치되는 제3 회로패턴 필름(30)이 형성된다.
또한, 상기 소결체(5)는 금속 마스크(63)를 사용하지 않고 제2 회로패턴 필름(20)의 비아홀(4)에 배치될 수 있고, 상기 제2 회로패턴 필름(20)의 표면에 남은 여분의 소결체(5)는 스퀴지(squeegee)를 이용함으로써 제거될 수 있다.
그런 다음, 소결체 고정공정으로, 상기 소결체(5)는 도 1e에 나타낸 바와 같이 비아홀(4) 내에서 변형된다. 이에 따라 결합 부재(6)가 비아홀(4) 내에 형성되어 고정된다. 따라서, 제4 회로패턴 필름(40)이 형성된다.
상기 소결체 고정공정은 여러 방법을 이용함으로써 실행될 수 있다. 예를 들 면, 상기 소결체(5)는 가압을 통해 상기 비아홀(4)로의 변형에 의해 고정될 수 있다. 또한, 상기 소결체(5)는 소결체(5)와 비아홀(4)의 내면 사이에 제공되는 용제를 이용하여 표면 장력에 의해 고정될 수 있다. 주석 입자는 초음파 진동을 인가함으로써 은 입자의 표면으로부터 확산되거나, 소정 온도로 가열함으로써 은 입자의 표면으로부터 용융될 수 있다. "고정"이라는 용어는 소결체(5)가 충분한 고정력을 가짐에 따라 외력이 작용하더라도 이동하지 않는 것을 의미하는 것임을 알 수 있다. 그 결과, 상기 소결체(5)의 위치이탈 없이 회로패턴 결합공정이 성공적으로 실행될 수 있다.
또한, 상기 결합 부재(6)는 롤 프레싱(roll-pressing)에 의해 형성될 수 있다. 이 경우에서는 도 3에 나타낸 바와 같이, 롤러(50)를 일측으로부터 타측으로 회전시키면서 이동시킴으로써 제3 회로패턴 필름(30)의 표면에 압력이 인가된다. 이에 따라 소결체(5)는 비아홀(4)의 내부 형태에 끼워 맞춰지도록 형성된다.
다음으로, 회로패턴 결합공정에서 복수의 회로패턴 필름의 회로 패턴(3)이 전기적으로 결합한다. 먼저, 제1 회로 패턴 필름(10)이 복수의, 예를 들어 두 개의 제4 회로 패턴 필름(40)에 배치된다. 상기 제1 회로 패턴 필름(10)과 두 개의 제4 회로 패턴 필름(40)은 회로 패턴(3)이 형성된 각각의 제1 면이 하부 측에 배치되고, 상기 회로 패턴(3)은 인접하는 회로 패턴 필름의 결합 부재(6)를 향하는 방식으로 적층된다. 그런 다음, 진공 가열가압 장치를 이용하여 가열하는 동안, 상기 제1 회로 패턴 필름(10)의 상면과 가장 아래의 제4 회로 패턴(40)의 하면에 압력이 인가된다. 예를 들면, 상기 진공 가열가압 장치는 1MPa 내지 10MPa 범위의 압력하 에서 약 10분 내지 약 20분의 범위에서 섭씨 약 250도 내지 섭씨 약 350도 범위의 온도에서 실행된다.
이에 따라 상기 두 제4 패턴 필름(40)과 상기 제1 회로 패턴 필름(10)은 열 융착되어 일체화된다. 그 결과, 도 4에 나타낸 바와 같은 다층 인쇄회로기판(100)이 형성된다. 상기 다층 인쇄회로기판(100)에서, 인접하는 회로 패턴 필름의 회로 패턴(3)은 비아홀(4)에서 결합 부재(6)를 통해 전기적으로 결합한다.
상기 비아홀(4) 내의 결합 부재(6)는 그 비아홀(4)의 바닥에 위치된 회로 패턴(3)의 표면에 압접된다. 그러므로 상기 결합 부재(6) 내의 주석 성분과 상기 회로 패턴(3)의 구리 성분은 상호 고상(solid-phase) 확산되고, 상기 결합 부재(6)와 회로 패턴(3) 사이에 고상 확산층이 제공된다. 그러므로 다층 회로 패턴(3)은 전기적으로 결합한다.
전술한 바와 같이, 본 발명의 다층 인쇄회로기판(100)의 제조 방법은 에칭 공정, 비아홀 형성공정, 소결체 삽입공정, 소결체 고정공정 및 회로패턴 결합공정을 포함한다. 상기 에칭 공정에서, 회로 패턴(3)은 수지 필름(1)의 제1 면에 부착되는 금속층(2)을 에칭함으로써 형성된다. 상기 비아홀 형성공정에서, 비아홀(4)은 회로 패턴(3)에 다다르도록 제2 면 측으로부터 수지 필름(1)에 제공된다. 상기 소결체 삽입공정에서, 도전성 입자로 이루어지는 소결체(5) 각각은 대응하는 하나씩의 비아홀(4)로 삽입된다. 상기 소결체 고정공정에서, 상기 소결체(5)는 비아홀(4)의 바닥에 위치된 회로 패턴(3)의 표면에 부착되도록 비아홀(4)에 고정된다. 이에 따라 제4 회로 패턴 필름(40)이 형성된다. 상기 회로패턴 결합공정에서, 복수의 제 4 회로패턴 필름(40)이 적층되고, 다층 회로패턴(3)은 소결체(5)로 이루어진 결합 부재(6)를 통해 전기적으로 결합한다.
본 발명의 제조 방법에서, 각각 소정 크기를 갖는 소결체(5)는 비아홀(4)에 배치된다. 그러므로 비아홀(4)에는 도전성 물질이 안정적으로 고정될 수 있다. 따라서, 상기 비아홀(4)에서 도전성 물질의 결핍이나 도전성 물질의 붕괴는 방지될 수 있다. 또한, 상기 비아홀(4)로부터 도전성 물질이 넘쳐 흐르는 것을 방지할 수 있다. 상기 회로 패턴(3)은 비아홀(4)로 도전성 페이스트를 충전하지 않고 전기적으로 결합할 수 있기 때문에, 상기 도전성 페이스트를 충전하기 위하여 사용되는 보호 필름은 필요하지 않게 된다. 그러므로 제조 공정은 단순화될 수 있다. 또한, 보호 필름이 제거될 때 발생할 수 있는 도전성 페이스트의 빠짐이나 도전성 페이스트의 흘러넘침(spill)은 방지될 수 있다.
(제2 실시예)
이하 본 발명의 제2 실시예에 따른 다층 인쇄회로기판(100A)의 제조 방법을 설명한다. 이 실시예의 제조방법에 있어서는 비아홀 형성공정, 소결체 삽입공정 및 회로패턴 결합공정이 제1 실시예에서 설명된 이들 공정과 다르다. 또한, 제1 실시예에서 설명된 소결체 고정공정은 이 실시예의 제조방법에서는 불필요하다. 다른 공정들은 제1 실시예에서 설명한 공정들과 유사하다. 그러므로 다른 공정들에 대한 설명은 생략한다.
본 실시예의 비아홀 형성공정에서는, 인접하는 회로 필름의 회로 패턴(3A)이 회로 패턴 결합공정에서 비아홀(4)로 끼워 맞춰질 수 있는 개구 직경을 갖도록 비 아홀(4)이 제공된다.
소결체 삽입공정에서, 상기한 소결체(5)와 유사한 구성요소들을 갖는 소결체(5A)는 대응하는 하나씩의 비아홀(4)로 하나씩 삽입된다. 따라서, 제2 회로 패턴 필름(30A)이 형성된다. 상기 소결체(5A)는 비아홀(4)의 깊이보다 작은 높이를 갖는다. 그러므로 상기 소결체(5A)는 비아홀(4)의 개방 단으로부터 수지 필름(1)의 외측으로 돌출하지 않는다.
즉, 상기 비아홀(4) 내에 배치된 소결체(5) 각각의 상면(즉, 노출면)은 대응하는 하나씩의 비아홀(4)의 개방단 주위의 표면 아래에 소정 거리를 갖고 위치된다. 상기 소정 거리는 회로 패턴(3A)의 두께보다 작거나 그와 동일하다. 상기 소결체(5A)의 치수는 제1 실시예의 소결체의 치수와 다르다. 그러나 상기 소결체(5A)는 상기한 소결체(5)와 유사한 방식으로 형성될 수 있다.
상기 소결체 삽입공정에 이어서, 도 5a 및 도 5b에 나타낸 바와 같이 회로패턴 결합공정이 실행된다.
먼저, 제1 회로 패턴 필름(10A)은 복수의, 예를 들어 3개의 제3 회로 패턴 필름(30A, 30B)에 배치된다. 예를 들면, 상기 제3 패턴 필름(30B)은 도 1c에 나타낸 제3 패턴 필름(30)과 유사한 회로 패턴(3)을 구비한다. 상기 제1 회로 패턴 필름(10A) 및 제3 회로 패턴 필름(30A, 30B)은 회로 패턴(3 또는 3A)이 형성된 각각의 제1 면이 하부측에 배치되고, 각 회로 패턴(3A)은 그의 각 회로 패턴(3A) 아래에 위치된 비아홀(4)로 끼워 맞춰지는 방식으로 적층된다.
상기 제3 회로 패턴 필름(30A)의 각 회로 패턴(3A)은 비아홀(4) 내의 소결 체(5)와 접촉한다. 상기 제1 회로 패턴 필름(10A)의 상면과 상기 제3 패턴 필름(30B)의 하면은 진공 가열가압 장치를 이용하여 가열하는 동안 가압된다. 예를 들면, 상기 진공 가열가압 장치는 약 10분 내지 20분의 범위 동안, 약 1MPa 내지 약 10MPa의 범위의 압력하에서 섭씨 약 250도 내지 섭씨 약 350도 범위의 온도에서 실행된다.
이에 따라 제3 패턴 필름(30A, 30B) 및 제1 회로 패턴 필름(10A)이 열융착되어 일체화된다. 그 결과, 도 5b에 나타낸 바와 같은 다층 인쇄회로기판(100A)이 형성된다. 상기 다층 인쇄회로기판(100A)에서, 인접하는 회로패턴 필름의 회로 패턴(3, 3A)은 비아홀(4) 내에서 소결체(5A)를 통해 전기적으로 결합한다.
상기 비아홀(4)에 배치된 소결체(5A)는 소정 압력을 갖고 인가되기 때문에, 상기 소결체(5A)는 회로 패턴(3A)의 표면과 접촉하게 된다. 그러므로 상기 소결체(5A) 내의 주석 성분과 상기 회로 패턴(3, 3A)의 구리 성분은 서로 고상 확산되고, 상기 소결체(5A)와 회로 패턴(3, 3A) 사이에 고상 확산층(solid-phase diffusion layer)이 제공된다. 그러므로 상기 다층 회로 패턴(3)은 전기적으로 결합한다.
전술한 바와 같이, 본 실시예의 다층 인쇄회로기판(100A)의 제조방법은 에칭공정, 비아홀 형성공정, 소결체 삽입공정 및 회로패턴 결합공정을 포함한다. 상기 에칭공정에서, 회로 패턴(3A)은 수지 필름(1)의 제1 면에 부착되는 금속 층(2)을 에칭함으로써 형성된다. 상기 비아홀 형성공정에서, 상기 비아홀(4)은 회로 패턴(3A)에 다다르도록 제2면 측으로부터 수지 필름(1)을 통해 연장하도록 제공된다. 상기 소결체 삽입공정에서, 상기 소결체(5A) 하나씩은 대응하는 하나씩의 비아홀(4)로 삽입되고, 이에 따라 상기 회로 패턴 필름(30A)이 형성된다. 본 실시예의 경우에서, 각 소결체(5)는 그 각 소결체(5)가 비아홀(4)로부터 외측으로 돌출하지 않도록 치수를 갖는다. 상기 회로패턴 결합공정에서, 회로 패턴(3A)이 비아홀(4) 내에서 소결체(5A)와 접촉하는 상태에서 고온 가압된다. 이에 따라 다층 회로패턴(3)이 전기적으로 결합한다.
본 실시예의 제조방법에서는 제1 실시예와 유사한 작용 효과를 달성할 수 있다. 또한, 상기 소결체(5A)를 비아홀(4)에 고정하기 위한 공정이 다층 회로패턴(3A)이 전기적으로 결합할 때와 동시에 실행되기 때문에, 제조 공정이 단순화될 수 있다.
(제3 실시예)
본 발명의 제3 실시예에 따른 소결체의 제조방법을 도 6a 내지 도 6d를 참조하여 설명한다. 본 실시예의 제조방법에 의해 제조된 소결체는 제1 및 제2 실시예에 따른 다층 인쇄회로기판의 제조방법에 이용될 수 있다.
먼저, 주석 입자(71)와 은 입자(73)가 용제(72)에 부가되고, 도전성 페이스트(70)를 형성하도록 혼합된다. 예를 들면, 상기 은 입자(73)는 약 1㎛의 평균입자크기 및 약 1.2m2/g의 비표면적을 갖는다. 상기 주석 입자(71)는 약 5㎛의 평균입자크기 및 약 0.5m2/g의 비표면적을 갖는다. 상기 용제(72)는 예를 들면 테르피네올(terpineol)을 포함한다. 상기 용제(72)를 포함하는 수지 성분은 전체 도전성 입 자의 형태를 유지하기 위한 바인더로서 기능을 한다. 전체 도전성 페이스트 중 주석 함유율은 제1 실시예의 주석 함유율과 유사하게 이루어질 수 있다. 예를 들면, 은 입자(73)와 주석 입자(71)의 함유율 비율은 약 65:35이다.
상기 도전성 입자의 집합체를 포함하는 도전성 페이스트(70)는 금속 마스크(80)를 이용한 페이스트 인쇄에 의해 소정 형태를 갖도록 형성된다. 상기 금속 마스크(80)는 소정 형태를 갖는 복수의 관통공(81)을 구비한다. 예를 들면, 각 관통공(81)은 약 50㎛의 깊이 및 약 100㎛의 내경을 갖는다. 상기 금속 마스크(80)는 이형성(releasing property)을 갖는 기판(82)에 배치된다. 예를 들면, 상기 기판(82)은 불소 수지로 이루어진다. 상기 금속 마스크(80)의 표면에는 주석 입자(71), 은 입자(73) 및 용제(72)를 포함하는 소정 양의 도전성 페이스트(70)가 제공된다. 그런 다음, 상기 도전성 페이스트(70)는 브러시(83)를 이용하여 금속 마스크(80)의 전체 면에 바른다. 이에 따라, 상기 도전성 페이스트(70)는 도 6a에 나타낸 바와 같이 금속 마스크(80)의 관통공(81)으로 충전된다.
상기 금속 마스크(80)가 수직 방향으로 들어 올려지면, 원판 형상을 갖는 복수의 도전성 페이스트(70)가 도 6b에 나타낸 바와 같이 기판(82) 위에 남게 된다. 각각의 원판은 관통공(81)의 내면과 대략 동일한 측면 형상을 가지며, 금속 마스크(80)의 두께와 대략 동일한 높이를 갖는다.
다음으로, 도 6c에 나타낸 바와 같이, 상기 원판 형상으로 형성된 도전성 페이스트(70)는 섭씨 약 260도 온도에서 소결된다. 이에 따라 소결체가 형성된다. 이러한 열처리는 예를 들면 일반적인 리플로우 로(reflow furnace), 진공 리플로우 로, 분위기소성 로 또는 박스(box) 로에서 실행될 수 있다. 상기 열 처리는 주석 성분의 산화를 방지하기 위하여 환원분위기에서 실행될 수 있다.
상기 도전성 페이스트(70)가 소결될 경우, 테르피네올을 포함하는 용제(72)는 증발되고 건조되며, 주석 입자(71) 및 은 입자(73)는 혼합된다. 상기 주석 입자(71)의 용융점은 섭씨 약 232도이다. 그러므로 가열 온도가 섭씨 약 260도로 될 경우, 상기 주석 입자(71)는 용해되고, 은 입자(73)의 표면에 부착된다. 열 처리가 상기한 상태로 유지될 경우, 용융된 주석은 은 입자의 표면으로부터 확산된다. 이에 따라 주석과 은으로 이루어진 소결체(74)가 형성된다.
다음으로, 도 6d에 나타낸 바와 같이, 소결체(74)는 탄화물을 제거하기 위하여 세정제(83)로 세정된다. 상기 세정된 소결체(74)는 건조되고, 이에 따라 상기 소결체 삽입공정에 이용되는 소결체(5, 5A)가 형성된다.
전술한 바와 같이, 주석 입자(71), 은 입자(73) 및 용제(72)를 포함하는 도전성 페이스트(70)는 소정 형태로 형성되고, 열 처리에 의해 소결된다. 그런 다음, 탄화물 제거를 위해 세정되고, 이에 따라 소결체 삽입공정에 이용되는 소결체(74)가 제공된다.
본 실시예의 제조방법에서, 소결체(5, 5A)는 금속 마스크(80)를 이용하여 형상화된다. 그러므로 상기 소결체(5, 5A)는 높은 정밀도를 갖고 다량으로 생산될 수 있고, 다층 인쇄회로기판(100, 100A)의 도전 특성과 접합 특성은 향상된다.
(다른 실시예들)
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경의 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 제1 및 제2 실시예에서, 수지 필름(1)은 예를 들면 약 65중량% 내지 약 35중량%의 폴리에테르 에테르케톤 수지 및 약 35중량% 내지 약 65중량%의 폴리에테르이미드 수지로 구성된다. 또한, 상기 수지 필름(1)은 폴리에테르 에테르케톤 수지, 폴리에테르이미드 수지 및 비도전성 필러(filler)를 포함할 수 있다. 또한, 상기 수지 필름(1)은 폴리에테르 에테르케톤(PEEK) 또는 폴리에테르이미드(PEI)를 포함할 수 있다.
제1 실시예에 따른 다층 인쇄회로기판(100)은 예를 들면 3층을 구비하고, 제2 실시예에 따른 다층 인쇄회로기판(100A)은 예를 들면 4층을 구비한다. 상기 다층 회로기판의 개수는 다층 인쇄회로기판(100, 100A) 각각이 다층 회로 패턴을 구비하는 한 상기한 예시들에 한정되는 것은 아니다.
도 1a 내지 도 1e는 제1 실시예에에 따른 다층 인쇄회로기판의 대표적인 제조 공정을 나타내는 단면도.
도 2a 및 도 2b는 대표적인 소결체 삽입공정을 나타내는 도면.
도 3은 대표적인 소결체 고정공정을 나타내는 도면.
도 4는 대표적인 회로패턴 결합공정을 나타내는 도면.
도 5a 및 도 5b는 제2 실시예에 따른 대표적인 회로패턴 결합공정을 나타내는 도면.
도 6a 내지 도 6d는 제3 실시예에 따른 소결체의 대표적인 제조공정을 나타내는 도면.
*도면 부호에 대한 간단한 설명*
1: 수지 필름 2: 금속층
3, 3A: 회로 패턴 4: 비아홀
5, 5A: 소결체 30A, 40: 회로패턴 필름
70: 페이스트 80: 금속 마스크

Claims (15)

  1. 각각 제1 면 및 제2 면을 구비하는 복수의 절연성 기재를 준비하고;
    복수의 회로 패턴을 형성하도록 상기 복수의 절연성 기재의 제1 면 각각에 회로 패턴을 형성하고;
    복수의 비아홀이 상기 복수의 회로 패턴의 대응하는 회로 패턴에 다다르도록 상기 제2 면의 일측으로부터 상기 복수의 절연성 기재의 각 하나씩을 통해 연장하는 복수의 비아홀을 제공하고;
    복수의 집합체의 도전성 입자를 소결함으로써 형성된 복수의 소결체 하나씩을 상기 복수의 비아홀의 대응하는 하나씩으로 삽입하며;
    상기 복수의 비아홀로 상기 복수의 소결체를 고정하며;
    상기 복수의 절연성 기재를 적층하고, 상기 복수의 소결체를 통해 상기 복수의 회로 패턴을 전기적으로 결합시키는
    다층 인쇄회로기판의 제조방법.
  2. 제1항에 있어서,
    상기 도전성 입자는 은 입자와 주석 입자를 포함하는
    다층 인쇄회로기판의 제조방법.
  3. 제2항에 있어서,
    상기 전체 도전성 입자 중 주석 함유율은 약 20중량% 내지 약 80중량%의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  4. 제3항에 있어서,
    상기 전체 도전성 입자 중 주석 함유율은 약 30중량% 내지 약 50중량%의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  5. 제1항에 있어서,
    상기 복수의 절연성 기재 각각의 두께에 대한 상기 복수의 소결체 각각의 최대 치수의 비율은 약 1 내지 약 1.4의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  6. 제5항에 있어서,
    상기 복수의 절연성 기재 각각의 두께에 대한 상기 복수의 소결체 각각의 최대 치수의 비율은 약 1 내지 약 1.3의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  7. 제1항에 있어서,
    상기 복수의 소결체 각각은 그 복수의 소결체가 상기 복수의 비아홀에 고정될 때 변형되는
    다층 인쇄회로기판의 제조방법.
  8. 제7항에 있어서,
    상기 복수의 소결체 하나씩과 상기 복수의 비아홀의 대응하는 하나씩의 비아홀은 상기 복수의 소결체 하나씩이 상기 복수의 비아홀의 대응하는 하나씩의 비아홀로 삽입될 때 상기 하나씩의 소결체와 그에 대응하는 하나씩의 비아홀 사이에 간극을 구비하고,
    상기 복수의 소결체가 상기 복수의 비아홀에 고정될 때, 상기 복수의 소결체의 변형량은 상기 간극으로 들어가게 되는
    다층 인쇄회로기판의 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 복수의 소결체의 제조방법은
    페이스트를 제공하기 위하여 은 입자와 주석 입자를 포함하는 상기 도전성 페이스트를 용제와 혼합하고;
    마스크를 이용하여 상기 페이스트를 소정 형태로 형성하고;
    상기 페이스트를 소결하며;
    탄화물을 제거하도록 상기 소결된 페이스트를 세정하는
    다층 인쇄회로기판의 제조방법.
  10. 각각 제1 면 및 제2 면을 구비하는 복수의 절연성 기재를 준비하고;
    복수의 회로 패턴을 형성하도록 상기 복수의 절연성 기재의 제1 면 각각에 회로 패턴을 형성하고;
    복수의 비아홀이 상기 복수의 회로 패턴의 대응하는 하나씩에 다다르도록 상기 제2 면의 일측으로부터 상기 복수의 절연성 기재의 각 하나씩을 통해 연장하는 복수의 비아홀을 제공하고;
    복수의 집합체의 도전성 입자를 소결함으로써 형성되고, 상기 복수의 비아홀의 깊이보다 작은 높이를 갖는 복수의 소결체 하나씩을 상기 복수의 비아홀의 대응하는 하나씩으로 삽입하고;
    상기 복수의 회로 패턴 하나씩이 상기 복수의 비아홀의 대응하는 하나씩으로 끼워 맞춰지는 방식으로 상기 복수의 절연성 기재를 적층하며,
    상기 복수의 회로 패턴 하나씩이 대응하는 비아홀 내에서 상기 복수의 소결체의 대응하는 하나씩과 접촉하게 되고, 상기 복수의 회로 패턴이 상기 복수의 소결체를 통해 전기적으로 결합하도록 가열하는 동안 상기 적층된 절연성 기재를 가압하는
    다층 인쇄회로기판의 제조방법.
  11. 제10항에 있어서,
    상기 도전성 입자는 은 입자와 주석 입자를 포함하는
    다층 인쇄회로기판의 제조방법.
  12. 제11항에 있어서,
    상기 전체 도전성 입자 중 주석 함유율은 약 20중량% 내지 약 80중량%의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  13. 제12항에 있어서,
    상기 전체 도전성 입자 중 주석 함유율은 약 30중량% 내지 약 50중량%의 범위에 있는
    다층 인쇄회로기판의 제조방법.
  14. 제10항에 있어서,
    상기 복수의 소결체 하나씩의 노출면은, 상기 복수의 소결체 하나씩이 상기 복수의 비아홀의 대응하는 하나씩으로 삽입될 때, 상기 복수의 비아홀의 대응하는 하나씩의 개방단으로부터 소정 거리에 위치되며,
    상기 소정 거리는 상기 복수의 회로 패턴의 두께 이하인
    다층 인쇄회로기판의 제조방법.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 복수의 소결체의 제조방법은
    페이스트를 제공하도록 은 입자와 주석 입자를 포함하는 상기 도전성 입자를 용제와 혼합하고,
    마스크를 이용하여 상기 페이스트를 소정 형태로 형성하고,
    상기 페이스트를 소결하며,
    탄화물을 제거하도록 상기 소결체를 세정하는
    다층 인쇄회로기판의 제조방법.
KR1020080081655A 2007-08-30 2008-08-21 다층 인쇄회로기판의 제조방법 KR20090023130A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007224596A JP2009059814A (ja) 2007-08-30 2007-08-30 多層プリント基板の製造方法
JPJP-P-2007-00224596 2007-08-30

Publications (1)

Publication Number Publication Date
KR20090023130A true KR20090023130A (ko) 2009-03-04

Family

ID=40299369

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080081655A KR20090023130A (ko) 2007-08-30 2008-08-21 다층 인쇄회로기판의 제조방법

Country Status (6)

Country Link
US (1) US20090057265A1 (ko)
JP (1) JP2009059814A (ko)
KR (1) KR20090023130A (ko)
CN (1) CN101378634A (ko)
DE (1) DE102008045003A1 (ko)
TW (1) TW200930197A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137236A (ko) 2016-06-02 2017-12-13 한양대학교 산학협력단 기판 손상 방지 장치를 구비하는 광 소결 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010113448A1 (ja) * 2009-04-02 2012-10-04 パナソニック株式会社 回路基板の製造方法および回路基板
JP2011018728A (ja) * 2009-07-08 2011-01-27 Fujikura Ltd 積層配線基板及びその製造方法
JP2011018727A (ja) * 2009-07-08 2011-01-27 Fujikura Ltd 回路配線基板及びその製造方法
JP2013123031A (ja) * 2011-11-07 2013-06-20 Denso Corp 導電性材料および半導体装置
CN103796418B (zh) * 2012-10-31 2016-12-21 重庆方正高密电子有限公司 一种电路板及电路板的制作方法
CA2896467C (en) * 2012-12-31 2017-12-12 Amogreentech Co., Ltd. Flexible printed circuit board and method for manufacturing same
DE102013208387A1 (de) * 2013-05-07 2014-11-13 Robert Bosch Gmbh Silber-Komposit-Sinterpasten für Niedertemperatur Sinterverbindungen
CN114446168B (zh) * 2022-01-24 2024-02-09 Tcl华星光电技术有限公司 阵列基板的制作方法以及阵列基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057924B2 (ja) * 1992-09-22 2000-07-04 松下電器産業株式会社 両面プリント基板およびその製造方法
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
JP2001024323A (ja) 1999-07-12 2001-01-26 Ibiden Co Ltd 導電性ペーストの充填方法および多層プリント配線板用の片面回路基板の製造方法
US6889433B1 (en) * 1999-07-12 2005-05-10 Ibiden Co., Ltd. Method of manufacturing printed-circuit board
JP3473601B2 (ja) * 2000-12-26 2003-12-08 株式会社デンソー プリント基板およびその製造方法
JP2003133366A (ja) * 2001-10-25 2003-05-09 Texas Instr Japan Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137236A (ko) 2016-06-02 2017-12-13 한양대학교 산학협력단 기판 손상 방지 장치를 구비하는 광 소결 장치

Also Published As

Publication number Publication date
CN101378634A (zh) 2009-03-04
TW200930197A (en) 2009-07-01
DE102008045003A1 (de) 2009-03-05
JP2009059814A (ja) 2009-03-19
US20090057265A1 (en) 2009-03-05

Similar Documents

Publication Publication Date Title
KR20090023130A (ko) 다층 인쇄회로기판의 제조방법
US7642468B2 (en) Multilayer wiring board and fabricating method of the same
US6641898B2 (en) Printed wiring board and method of manufacturing a printed wiring board
US7358445B1 (en) Circuit substrate and apparatus including the circuit substrate
US6710261B2 (en) Conductive bond, multilayer printed circuit board, and method for making the multilayer printed circuit board
JP5638588B2 (ja) 基板間の接続方法
JP3872628B2 (ja) 高密度電子部品パッケージング用のzコネクション形積層基板を製造する構造体及び方法
JP4617978B2 (ja) 配線基板の製造方法
US9999137B2 (en) Method for forming vias on printed circuit boards
US9565748B2 (en) Nano-copper solder for filling thermal vias
US8217276B2 (en) Multilayer printed circuit board and method of manufacturing multilayer printed circuit board
CN110972403A (zh) 一种基于纳米铜的精细嵌入式线路的成型方法
US6374733B1 (en) Method of manufacturing ceramic substrate
JP2006310627A (ja) 配線基板およびその製造方法
JP4157705B2 (ja) 高性能電子基板の開口を埋める方法及び部材
JP4227482B2 (ja) 部品内蔵モジュールの製造方法
JP2002094242A (ja) プリント多層基板の層間接続用材料およびこれを用いたプリント多層基板の製造方法
US20060141676A1 (en) Method for producing semiconductor substrate
JP2010171275A (ja) 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法
US11477893B2 (en) Catalytic laminate with conductive traces formed during lamination
JP2013191620A (ja) 部品内蔵基板の製造方法および部品内蔵基板
JP2008034856A (ja) 微細ビアホールの形成方法及びこのビアホールの形成方法を用いた多層印刷回路基板
JP2009208259A (ja) 印刷マスクおよびこれを用いた配線基板の製造方法
JP2007227788A (ja) 配線基板の製造方法および半田ペースト
JP2003092467A (ja) プリント配線基板およびその製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application