KR20090022161A - 반도체 발광소자 및 그 제조방법 - Google Patents

반도체 발광소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 양자 우물층 및 적어도 하나의 이중장벽구조의 이중 장벽층을 포함하는 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층을 포함한다.
반도체, 발광소자, 활성층, 이중 장벽

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 발광소자는 자외선, 청색 및 녹색 영역을 포괄하는 발광 영역을 가진다. 특히, GaN계 질화물 반도체 발광소자는 그 응용 분야에 있어서 청색/녹색 LED의 광소자 및 MESFET(Metal Semiconductor Field Effect Transistor), HEMT (Hetero junction Field - Effect Transistors) 등의 고속 스위칭 소자, 고출력 소자에 응용되고 있다.
이러한 반도체 발광소자는 n형 반도체층과 p형 반도체층 사이에 InGaN 우물층 및 GaN 장벽층이 적층된 양자 우물 구조를 구비하고, 상기 n형 반도체층 위에 n형 전극 및 p형 반도체층 위에 p형 전극이 형성된다.
상기 반도체 발광소자는 p형 전극 및 n형 전극에 순 방향 전압을 인가하면, n형 반도체층의 전도대에 있는 전자가 p형 반도체층의 가전자대에 있는 정공과 재 결합(recombination)을 위해 천이되면서 그 에너지 만큼 활성층에서 빛으로 발광된다.
이러한 구조를 갖는 반도체 발광소자에 DC 전원을 인가하여 구동할 경우, 정공의 이동도에 비해 전자의 이동도가 훨씬 빠르기 때문에 n형 반도체층에서 나온 전자가 대부분 p형 반도체층 가까이에 치우쳐서 분포하게 된다. 이로 인하여 발광 효율이 떨어지는 문제가 있다.
본 발명의 실시 예는 활성층 내부에 양자 우물층과 이중 장벽층의 주기를 적어도 한 주기로 구성할 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예는 활성층 내부에 AlGaN 장벽층/InGaN층/AlGaN장벽층으로 이루어진 이중 장벽층을 적어도 하나를 형성해 줌으로써, 발광 효율을 개선시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 발광소자는 제 1도전성 반도체층; 상기 제 1도전성 반도체층 위에 양자 우물층 및 적어도 하나의 이중장벽구조의 이중 장벽층을 포함하는 활성층; 상기 활성층 위에 형성된 제 2도전성 반도체층을 포함한다.
본 발명의 실시 예에 따른 반도체 발광소자는 제 1도전성 반도체층을 형성하는 단계; 상기 제 1도전성 반도체층 위에 양자 우물층 및 이중 장벽구조의 이중 장벽층을 포함하는 활성층을 형성하는 단계; 상기 활성층 위에 제 2도전성 반도체층을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 발광소자 및 그 제조방법에 의하면, 활성층 내부에 이중장벽 구조의 이중 장벽층을 형성해 줌으로써, 활성층의 발광 효율을 개선시켜 줄 수 있다.
또한 과잉 전자 누설 전류 및 고온 동작시 과 전류 발생을 억제하여, 발광 효율 저하를 방지하며, LED의 전기적인 성능을 개선시켜 줄 수 있다.
이하 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 질화물 반도체 발광소자를 나타낸 도면이며, 도 2는 도 1의 활성층의 에너지 밴드를 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 버퍼층(120), 언도프드 반도체층(130), 제 1도전성 반도체층(140), 활성층(150), 제 2도전성 클래드층(cladding layer)(160), 제 2도전성 반도체층(170)을 포함한다.
상기 기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 발광소자의 전극 형성 전에 제거될 수도 있다.
상기 기판(110) 위에는 버퍼층(120)이 형성되며, 상기 버퍼층(120) 위에는 언도프드 반도체층(130)이 형성될 수 있다. 상기 버퍼층(120)은 상기 기판(10)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN 버퍼층, AlN 버퍼층, AlGaN 버퍼층, InGaN 버퍼층 등이 선택적으로 형성될 수 있다. 상기 언도프드 반도체층(130)은 undoped GaN층으로 구현될 수 있다. 이러한 버퍼층 및 언도프드 반도체층(130) 중 적어도 하나가 형성되거나 모두 형성되지 않을 수도 있다.
상기 언도프드 반도체층(130) 위에는 제 1도전성 반도체층(140)이 형성된다. 상기 제 1도전성 반도체층(140)은 n형 반도체층으로 구현될 수 있는 데, 상기 n형 반도체층은 GaN, AlGaN, InGaN 등 중에서 선택될 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑된다.
상기 제 1도전성 반도체층(140) 위에는 제 1도전성 클래드층(미도시)이 형성될 수 있는 데, 상기 제 1도전성 클래드층은 n형 AlGaN 층으로 구현될 수 있다.
상기 제 1도전성 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 양자 우물층(151a,151n), 양자 장벽층(152a,155m), 이중 장벽층(155)을 포함하는 단일 또는 다중 양자우물 구조로 형성될 수 있다.
상기 활성층(155) 위에는 제 2도전성 클래드층(160)이 형성되며, 상기 제 2도전성 클래드층은 p형 반도체층인 p형 AlGaN층으로 구현될 수 있다. 이러한 제 2도전성 클래드층(160)은 제거될 수도 있다.
상기 제 2도전성 클래드층(160) 위에는 제 2도전성 반도체층(170)이 형성되며, 상기 제 2도전성 반도체층(170)은 p형 반도체층으로 구현될 수 있는 데, 상기 p형 반도체층은 GaN, AlGaN, InGaN 등 중에서 선택될 수 있으며, p형 도펀트(예: Mg)가 도핑된다. 본 발명의 실시 예에서는 n형 또는 p형 도전성 반도체층과, 도전성 클래드층 중 어느 하나에 n형 또는 p형 전극 접촉층으로 구현할 수 있으며, 상기의 클래드층이 제거될 수도 있다. 상기 도전성 클래드층은 상기 활성층(150)의 양자 장벽층보다 큰 밴드갭으로 형성될 수 있다.
이하, 도 1 및 도 2를 참조하여 활성층에 대해 구체적으로 설명하기로 한다.
상기 활성층(150)은 InGaN으로 이루어진 양자 우물층(151a,151n)과 AlGaN 또 는 GaN으로 이루어진 양자 장벽층(152a,152m)이 교대로 형성된다. 상기 활성층(150)은 제 1도전성 반도체층(140) 위에 양자 우물층(151a) 또는 양자 장벽층(152a)부터 시작할 수 있으며, 제 2도전성 클래드층(160)의 아래에 양자 우물층(151n) 또는 양자 장벽층(155m)이 배치될 수 잇다. 또한 양자 우물층 및 양자 장벽층의 주기는 2~10 주기로 형성될 수 있으며, 이에 한정하지 않는다. 또한 양자 장벽층의 개수와 양자 우물층의 개수는 서로 같거나 다를 수도 있다.
이러한 활성층(150)은 예컨대, 소정의 성장 온도(예: 700 ~ 950℃) 하에서 H2, N2를 캐리어 가스로 사용하여 NH3, TMGa(TEGa), TMIn, TMAl를 소스로 선택적으로 공급하여, InGaN으로 이루어진 양자 우물층(151a,151n), GaN 또는 AlGaN으로 이루어진 양자 장벽층(152a,152m), 그리고 이중 장벽층(155)을 형성할 수 있다.
이때, 각 양자 우물층(151a,151n)의 두께는 15~30Å이고, 각 양자 장벽층(152a,152m)의 두께는 50~300Å으로 형성될 수 있다.
이러한 활성층(150) 내부에는 이중 장벽층(155)이 형성되는 데, 상기 이중 장벽층(155)은 이중 장벽 구조로 적어도 하나가 형성되며, 양자 우물층(151a,151n) 과 하나의 주기로 이루어질 수 있다.
상기 이중 장벽층(155)은 도 2에 도시된 바와 같이, 제 1AlxGa(1-x)N 장벽층(155a)/InyGa(1-y)N층(155b)/제 2AlxGa(1-x)N장벽층(155c)의 조성식으로 형성되며, 상기 x의 범위는 0<x≤0.5이고, y의 범위는 0≤y≤1을 만족하게 된다. 상기 제 1AlGaN 장벽층(155a)과 제 2AlGaN 장벽층(155c)의 크기(예: 두께)는 대칭이거나 비 대칭으로 형성될 수 있다. 이러한 이중 장벽층(155)의 두께(T)는 150~250Å로 형성될 수 있다.
상기 이중 장벽층(155)은 활성층(150)의 중간 부근 또는 그 이하에 형성됨으로써, 상기 활성층(150)은 하부의 양자 우물층(151a) 및 양자 장벽층(152a)으로 이루어진 하부 활성층(A1)과 상부의 양자 우물층(151n) 및 양자 장벽층(152m)으로 이루어진 상부 활성층(A2)로 구현될 수도 있다.
또한 이중 장벽층(155)은 활성층(155)의 중간 부근에서 제 1도전성 반도체층(140)의 사이에 배치되며, 제 2도전성 클래드층(160) 보다는 제 1도전성 반도체층(140)에 가깝게 형성될 수 있다.
여기서, 상기 이중 장벽층(155)의 제 1 및 제 2AlGaN 장벽층(155a,155c)은 양자 우물층의 성장 온도(예: 700~800℃)보다 40~100℃ 정도 높은 온도에서 성장될 수 있다. 또한 상기 이중 장벽층(155)의 InGaN층(155b)의 성장온도는 양자 우물층(예: 700~800℃)의 성장 온도내의 범위(예: 700~900℃)에서 성장될 수 있다. 또한 상기 이중 장벽층(155)의 InGaN층(155b)의 In의 조성비는 InGaN층(155b)의 두께에 따라 달라질 수 있는 데, 예컨대 양자 우물층(151a,151n)과 같은 조성비이거나 양자 우물층(151a,151n)보다 높은 조성비를 갖는다. 이러한 InGaN층(155b)의 에너지 밴드는 양자 우물층(151a,151n)과 AlGaN 장벽층(155a,155c) 사이에 형성될 수 있다.
이러한 반도체 발광소자(100)는 활성층(150) 내부에 이중 구조의 이중 장벽층(155)에 의해 하부 활성층(151)에 일부 전자가 구속되는 효과가 있다. 이에 따라 활성층(150) 내의 전자 및 정공의 분포로 인해 활성 영역에서의 전자 및 정공의 방사 재결합의 확률을 개선시켜 주는 데, 특히 하부 활성층(151)에서의 전자 및 정공의 방사 재결합의 확률이 증가된다. 이러한 전자 장벽층(155)은 활성층의 중간 부근 또는 상기 중간 부근에서 n형 반도체층에 가까운 위치에 형성될 수 있다.
또한 전자를 활성층에 집중시켜 줌으로써, 발광 효율을 높일뿐만 아니라, 과잉 전자 누설 전류 및 고온 동작시 과전류 발생을 억제시켜 줄 수 있어 발광 효율의 저하를 방지하며 LED의 전기적인 성능을 개선할 수 있다.
또한 본 발명의 실시 예에서는 활성층(150) 내에 이중 장벽층(155)을 적용할 경우 또는/및 양자 장벽층(155a,152m)을 AlGaN층으로 선택적으로 형성하여, 활성층 내에 존재하는 스트레인을 감소시켜 줄 수 있다.
도 3은 활성층의 이중 장벽층의 변형 예를 나타낸 도면이다.
도 3을 참조하면 활성층은 양자 우물층(151a,151b,151c)과 이중 장벽층(155: 155a,155b,155c)이 한 주기로 이루어지는 다중 양자 우물구조로 형성될 수 있다. 여기서, 상기 이중 장벽층(155)은 제 1AlxGa(1-x)N 장벽층(155a)/InyGa(1-y)N층(155b)/제 2AlxGa(1-x)N장벽층(155c)을 포함한다. 이때 제 1AlxGa(1-x)N 장벽층(155a) 및 제 2AlxGa(1-x)N장벽층(155c)은 각각 양자 우물층과 하나의 주기로 이루어질 수 있다.
본 발명의 실시 예는 제 1도전성 반도체층, 활성층, 제 2도전성 반도체층, 그리고 제 2도전성 반도체층 위에 제 3도전성 반도체층을 형성하여, npn 또는 pnp 구조를 제공할 수 있으며, 수평형 또는 수직형 전극 구조를 갖는 반도체 발광소자 에 적용될 수 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 발광소자의 측 단면도.
도 2는 도 1의 활성층의 에너지 밴드를 나타낸 도면.
도 3은 도 1의 활성층의 다른 예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 발광소자 110 : 기판
120 : 버퍼층 130 : 언도프드 반도체층
140 : 제 1도전성 반도체층 150 : 활성층
151a~151n : 양자 우물층 152a~152m : 양자 장벽층
155 : 이중 장벽층 155a,155c : AlGaN 장벽층
155b : InGaN층 160 : 제 2도전성 클래드층
170 : 제 2도전성 반도체층

Claims (22)

  1. 제 1도전성 반도체층;
    상기 제 1도전성 반도체층 위에 양자 우물층 및 적어도 하나의 이중장벽구조의 이중 장벽층을 포함하는 활성층;
    상기 활성층 위에 형성된 제 2도전성 반도체층을 포함하는 반도체 발광소자.
  2. 제 1항에 있어서,
    상기 활성층은 양자 우물층 및 이중 장벽층의 주기가 적어도 한 주기를 포함하는 반도체 발광소자.
  3. 제 1항에 있어서,
    상기 활성층은 양자 우물층, 양자 장벽층, 이중 장벽층을 포함하며,
    상기 양자 우물층과 양자 장벽층 및 이중 장벽층이 각각 하나의 주기로 형성되는 반도체 발광소자.
  4. 제 1항에 있어서,
    상기 활성층은 상기 이중 장벽층의 상측 및 하측에 양자 우물층 및 양자 장벽층을 갖는 상부 활성층 및 하부 활성층을 포함하는 반도체 발광소자.
  5. 제 1항에 있어서,
    상기 이중 장벽층은 활성층의 중간 부근을 기준으로 적어도 하나가 제 1도전성 반도체층에 가깝게 형성되는 반도체 발광소자.
  6. 제 1항에 있어서,
    상기 이중 장벽층은 제 1AlxGa(1-x)N 장벽층/InyGa(1-y)N층/제 2AlxGa(1-x)N장벽층의 조성식으로 형성되며, 상기 x의 범위는 0<x≤0.5이고, y의 범위는 0≤y≤1을 만족하는 반도체 발광소자.
  7. 제 1항에 있어서,
    상기 이중 장벽층은 150~250Å의 두께로 형성되는 반도체 발광소자.
  8. 제 6항에 있어서,
    상기 이중 장벽층의 제 1AlxGa(1-x)N 장벽층과 제 2AlxGa(1-x)N장벽층은 대칭 또는 비대칭 크기로 형성되는 반도체 발광소자.
  9. 제 6항에 있어서,
    상기 이중 장벽층의 InyGa(1-y)N층의 In 조성비는 InGaN 양자 우물층의 In의 조성비와 같거나 높은 반도체 발광소자.
  10. 제 1항에 있어서,
    상기 제 1도전성 반도체층은 적어도 하나의 n형 반도체층이며,
    상기 제 2도전성 반도체층은 적어도 하나의 p형 반도체층을 포함하는 반도체 발광소자.
  11. 제 1도전성 반도체층을 형성하는 단계;
    상기 제 1도전성 반도체층 위에 양자 우물층 및 이중 장벽구조의 이중 장벽층을 포함하는 활성층을 형성하는 단계;
    상기 활성층 위에 제 2도전성 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  12. 제 11항에 있어서,
    상기 활성층 형성 단계는,
    상기 양자 우물층 및 이중 장벽층의 주기가 적어도 한 주기로 형성하는 반도체 발광소자 제조방법.
  13. 제 11항에 있어서,
    상기 활성층 형성단계는,
    상기 양자 우물층 및 이중 장벽층의 제 1주기와, 양자 우물층 및 양자 장벽 층의 제 2주기를 적어도 하나 포함하는 반도체 발광소자 제조방법.
  14. 제 11항에 있어서,
    상기 활성층은 이중 장벽층 상측 및 하측에 양자 우물층 및 양자 장벽층의 주기를 갖는 상부 활성층 및 하부 활성층을 포함하는 반도체 발광소자 제조방법.
  15. 제 11항에 있어서,
    상기 이중 장벽층은 활성층의 중간 부근과 제 1도전성 반도체층의 사이에 형성되는 반도체 발광소자 제조방법.
  16. 제 11항에 있어서,
    상기 이중 장벽층은 복수개 형성되는 반도체 발광소자 제조방법.
  17. 제 11항에 있어서,
    상기 이중 장벽층은 제 1AlxGa(1-x)N 장벽층/InyGa(1-y)N층/제 2AlxGa(1-x)N장벽층의 조성식으로 형성되며, 상기 x의 범위는 0<x≤0.5이고, y의 범위는 0≤y≤1을 만족하는 반도체 발광소자 제조방법.
  18. 제 11항에 있어서,
    상기 이중 장벽층은 150~250Å의 두께로 형성되는 반도체 발광소자 제조방법.
  19. 제 17항에 있어서,
    상기 이중 장벽층의 제 1AlxGa(1-x)N 장벽층과 제 2AlxGa(1-x)N장벽층은 대칭 또는 비대칭 크기로 형성되는 반도체 발광소자 제조방법.
  20. 제 17항에 있어서,
    상기 이중 장벽층의 InyGa(1-y)N층의 In 조성비는 InGaN 양자 우물층의 In의 조성비와 같거나 높은 반도체 발광소자 제조방법.
  21. 제 11항에 있어서,
    상기 제 1도전성 반도체층은 적어도 하나의 n형 반도체층이며,
    상기 제 2도전성 반도체층은 적어도 하나의 p형 반도체층을 포함하는 반도체 발광소자 제조방법.
  22. 제 17항에 있어서,
    상기 이중 장벽층의 제 1AlxGa(1-x)N 장벽층과 제 2AlxGa(1-x)N장벽층의 성장온도는 양자 우물층의 성장 온도보다 40~100℃ 이상 높게 성장되며,
    상기 이중 장벽층의 InyGa(1-y)N층의 성장온도는 양자 우물층의 성장 온도 이상 내지 AlxGa(1-x)N장벽층의 성장 온도 이하의 범위에서 성장되는 반도체 발광소자 제조방법.
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