KR20090020789A - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터는, 제1 영역 및 제2 영역을 갖는 반도체 기판; 상기 반도체 기판상에 형성되고 큰 밴드갭을 갖는 물질로 이루어진 벌크층; 상기 벌크층을 덮는 반도체층; 상기 반도체층에 형성되는 소자분리막; 상기 반도체층 상의 게이트; 상기 게이트 양측의 상기 반도체층에 형성되는 소스/드레인 영역; 및 상기 게이트 하부의 상기 반도체층에 형성되는 채널 영역을 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, Si 기판 대신 큰 밴드갭(bandgap)을 갖는 물질로 이루어진 벌크층(bulk layer)을 포함하는 기판 구조물을 이용함으로써, 펀치쓰루 현상 및 누설 전류 등의 문제를 방지할 수 있고 특히 하나의 활성 영역에 복수개의 게이트를 형성하는 경우 인접하는 게이트 사이의 영향을 최소화할 수 있다.
트랜지스터, Si 기판, 벌크층, 밴드갭, GaN층, 펀치쓰루, 누설전류

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터를 나타내는 단면도이다.
도1에 도시된 바와 같이, 기판(10)은 셀 영역과 주변회로 영역으로 구분된다. 셀 영역에는 리세스 채널(recess channel) 트랜지스터가 구비되고, 주변회로 영역에는 평판 채널 트랜지스터가 구비된다. 여기서, 리세스 채널 트랜지스터는 최근 반도체 소자의 집적도 증가에 따라 특히 셀 영역의 트랜지스터 채널 길이가 감소하는 문제를 해결하기 위하여 제안된 것이다. 이를 좀더 상세히 설명하면 다음과 같다.
셀 영역 및 주변회로 영역의 기판(10)에는 소자 분리막(11)에 의하여 활성 영역이 한정된다. 특히, 셀 영역의 활성영역에는 리세스(12)가 구비된다.
셀 영역의 리세스(12) 표면 및 주변회로 영역의 기판(10) 표면에는 게이트 절연막(13)이 구비된다.
게이트 절연막(13) 상에는 게이트(14)가 구비된다. 특히, 셀 영역의 게이트(14)는 리세스(12)를 매립하면서 리세스(12) 상부로 돌출되도록 형성된다.
게이트(14) 양측의 활성영역에는 불순물이 주입된 소스/드레인 영역(15)이 형성되고, 기판(10) 위로 돌출된 게이트(14)의 양 측벽에는 스페이서(16)가 구비된다.
게이트(14) 하부의 활성영역에는 채널영역이 형성되고, 특히 셀 영역의 채널영역은 리세스(12)의 둘레를 따라 형성된다.
이와 같은 종래의 트랜지스터는 일반적으로 Si 기반으로 제조된다. 즉, 상기 기판(10)으로 Si 기판을 이용한다. 그러나, Si 기판을 이용하는 경우 다음과 같은 문제점이 발생한다.
Si 기판에 불순물을 주입하여 소스/드레인 영역(15)을 형성하는 경우, 이 소스/드레인 영역(15)에 전압을 인가하면 소스/드레인 공핍영역(depletion region)이 트랜지스터의 채널 영역으로 확산되어 상호 연결되는 펀치쓰루(punchthrough) 현상이 나타나는 문제점이 있다.
이러한 펀치쓰루 현상을 방지하기 위하여 추가적으로 이온주입(implant) 공정을 수행하기도 하나, 이 경우 접합 캐패시턴스가 증가하는 또다른 문제점이 발생하므로 펀치쓰루 현상의 근본적인 방지책이 될 수 없다.
특히, 셀 영역의 트랜지스터의 경우 하나의 활성영역 상에 2개의 게이트가 형성되기 때문에 인접하는 게이트 사이의 영향으로 인하여 셀 동작에 문제가 발생할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, Si 기판 대신 큰 밴드갭(bandgap)을 갖는 물질로 이루어진 벌크층(bulk layer)을 포함하는 기판 구조물을 이용함으로써, 펀치쓰루 현상 및 누설 전류 등의 문제를 방지할 수 있고 특히 하나의 활성 영역에 복수개의 게이트를 형성하는 경우 인접하는 게이트 사이의 영향을 최소화할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터는, 제1 영역 및 제2 영역을 갖는 반도체 기판; 상기 반도체 기판상에 형성되고 큰 밴드갭을 갖는 물질로 이루어진 벌크층; 상기 벌크층을 덮는 반도체층; 상기 반도체층에 형성되는 소자분리막; 상기 반도체층 상의 게이트; 상기 게이트 양측의 상기 반도체층에 형성되는 소스/드레인 영역; 및 상기 게이트 하부의 상기 반도체층에 형성되는 채널 영역을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판상에 큰 밴드갭을 갖는 물질로 이루어지는 벌크층을 형성하는 단계; 상기 벌크층을 덮는 반도체층을 형성하는 단계; 상기 반도체층에 소자분리막을 형성하는 단계; 상기 반도체층 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 상기 반도체층에 상기 소스/드레인 영역을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, Si 기판 대신 큰 밴드갭(bandgap)을 갖는 물질로 이루어진 벌크층(bulk layer)을 포함하는 기판 구조물을 이용함으로써, 펀치쓰루 현상 및 누설 전류 등의 문제를 방지할 수 있고 특히 하나의 활성 영역에 복수개의 게이트를 형성하는 경우 인접하는 게이트 사이의 영향을 최소화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 나타내는 단면도이다. 본 도면에서는 일례로서, 기판의 셀 영역에는 리세스 채널 트랜지스터를 형성하고, 주변회로 영역에는 평판 채널 트랜지스터를 형성하는 경우에 대하여 설명을 진행하기로 한다.
도2a에 도시된 바와 같이, 셀 영역 및 주변회로 영역을 갖는 Si 기판(20) 상에 큰 밴드갭을 갖는 물질로서, 예를 들어, GaN층(21)을 형성한다. 이때, GaN 층(21)의 밴드갭은 3.5eV 정도로, GaN층(21) 대신 그 이상의 밴드갭을 갖는 다른 물질층을 이용할 수도 있다. 예를 들어, 3.6eV 정도의 밴드갭을 갖는 ZnS층 또는 SiO2와 같은 절연 물질층을 GaN층(21) 대신 이용할 수 있다.
여기서, 본 도면에는 도시되지 않았으나, Si 기판(20) 상에 AlInGaN와 같은 버퍼(buffer) 물질을 성장시킨 후, 그 위에 GaN층(21)을 성장시킬 수도 있다.
또한, GaN층(21) 상에는 후속 공정으로 채널 형성을 위한 Si층이 형성되어야 하므로, GaN층(21)의 높이는 주변회로 영역을 기준으로 후속 소자분리막의 깊이와 후속 채널 깊이의 차이 정도가 되도록 한다.
도2b에 도시된 바와 같이, GaN층(21)을 부분적으로 식각하여 GaN로 이루어진 벌크층(21´)을 형성한다. 이때, 셀 영역의 GaN층(21)의 식각은 후속 리세스 채널에 대응하는 부분에 대하여 수행되고, 주변회로 영역의 GaN층(21)의 식각은 후속 소스/드레인 영역에 대응하는 부분에 대하여 수행되면서, 셀 영역 및 주변회로 영역의 GaN층(21)의 식각은 후속 소자분리막 하부의 Si 기판(20)이 드러나도록 수행된다.
그에 따라, 셀 영역 및 주변회로 영역의 벌크층(21´)은 후속 소자분리막 사이의 Si 기판(20) 상에 위치하면서 후속 소스/드레인 영역과 후속 채널 영역의 하부에 그 단차를 따라 형성된다.
이와 같이 형성된 벌크층(21´)은 큰 밴드갭을 갖는 물질로 이루어지고 이러한 벌크층(21´)에서의 캐리어 이동도(carrier mobility)는 Si층의 캐리어 이동도 에 비하여 매우 작기 때문에 소스/드레인 영역 및 채널 영역 하부의 벌크층(21´)을 이용하면 펀치쓰루 및 누설 전류 등의 문제를 방지할 수 있다. 특히, 셀 영역의 벌크층(21´)은 리세스 채널의 하부를 둘러싸도록 형성되기 때문에 인접하는 게이트 사이의 영향을 최소화할 수 있다. 아울러, GaN와 같은 물질의 유전 상수는 9.5 정도로 Si의 유전 상수(11.8)에 비하여 작기 때문에 접합 캐패시턴스를 감소시킬 수 있는 이점도 있다.
도2c에 도시된 바와 같이, 벌크층(21´)을 포함하는 결과물의 전체 구조 상에 트랜지스터의 활성영역으로 작용하는 Si층(22)을 형성한다. Si층(22)의 형성은 증착 또는 성장 방식으로 수행될 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정 등을 이용하여 벌크층(21´) 상부에서 Si층(22)의 표면을 평탄화한다.
본 도면의 공정 결과, Si 기판(20), 벌크층(21´) 및 Si층(22)로 구성되는 기판 구조물이 형성된다.
도2d에 도시된 바와 같이, 이와 같은 기판 구조물을 이용하여 셀 영역에는 리세스 채널 트랜지스터를 형성하고 주변회로 영역에는 평판 채널 트랜지스터를 형성한다.
좀더 상세하게는, 셀 영역 및 주변회로 영역의 Si층(22)에 STI(Shallow Trench Isolation) 방식으로 소자 분리막(23)을 형성하여 Si층(22)의 활성영역을 한정한다. 이때, 소자분리막(23)의 깊이를 조절하여 소자분리막(23)의 하부 끝단을 벌크층(21´)과 만나게 하면 소자분리 특성을 더욱 향상시킬 수 있다.
이어서, 셀 영역의 Si층(22)을 소정 깊이 식각하여 리세스(24)를 형성한 후, 셀 영역의 리세스(24) 표면 및 주변회로 영역의 Si층(22) 표면에 게이트 절연막(25)을 형성한다.
이어서, 게이트 절연막(25) 상에 공지의 방법으로 게이트(26)를 형성하고, 게이트(26) 양측의 Si층(22) 내에 불순물을 주입하여 소스/드레인 영역(27)을 형성한다. 그에 따라, 게이트(26) 하부의 Si층(22)에 채널영역이 형성되고, 특히 셀 영역의 채널영역은 리세스(24)의 둘레를 따라 형성된다.
이어서, Si층(22) 위로 돌출되는 게이트(26)의 양 측벽에 스페이서(28)를 형성한다.
이와 같은 본 발명의 일실시예에 따른 트랜지스터 구조를 살펴보면, 셀 영역의 리세스 채널 트랜지스터는 소스/드레인 영역(27)의 하부 및 리세스(24)의 하부를 둘러싸도록 소정 간격 이격되어 형성되는 벌크층(21´)을 포함한다. 주변회로 영역의 평판 채널 트랜지스터는 소스/드레인 영역(27)의 하부 및 채널 영역 하부에 소정 간격 이격되어 형성되는 벌크층(21´)을 포함한다. 다시 말하면, 셀 영역 및 주변회로 영역의 벌크층(21´)은 소자분리막(23) 사이의 Si 기판(20) 상에 위치하면서 소스/드레인 영역(27)과 리세스(24)를 포함하는 채널 영역 하부에 그 단차를 따라 형성된다. 따라서, 이러한 벌크층(21´)에 의하여 펀치쓰루 및 누설 전류 등의 문제를 방지할 수 있다. 특히, 셀 영역의 벌크층(21´)은 리세스(24)의 하부를 둘러싸도록, 즉, 리세스(24) 사이에 형성되기 때문에 인접하는 게이트 사이의 영향 을 최소화할 수 있다. 아울러, 벌크층(21´)으로 유전 상수가 Si에 비하여 작은 물질을 이용하는 경우에는 접합 캐패시스를 감소시킬 수 있고, 특히 셀 영역의 게이트 사이의 영향을 최소화할 수 있는 이점도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터를 나타내는 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 및 그 제조 방법을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : Si 기판 21 : GaN층
22 : Si층 23 : 소자분리막
24 : 리세스 25 : 게이트 절연막
26 : 게이트 27 : 소스/드레인 영역
28 : 스페이서

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판상에 형성되고 큰 밴드갭을 갖는 물질로 이루어진 벌크층;
    상기 벌크층을 덮는 반도체층;
    상기 반도체층에 형성되는 소자분리막;
    상기 반도체층 상의 게이트;
    상기 게이트 양측의 상기 반도체층에 형성되는 소스/드레인 영역; 및
    상기 게이트 하부의 상기 반도체층에 형성되는 채널 영역
    을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 벌크층은,
    3.5eV 이상의 밴드갭을 갖는 물질로 이루어지는
    트랜지스터.
  3. 제1항에 있어서,
    상기 벌크층은,
    GaN, ZnS 또는 절연물질로 이루어지는
    트랜지스터.
  4. 제1항에 있어서,
    상기 벌크층 하부에 개재되는 버퍼층을 더 포함하는
    트랜지스터.
  5. 제1항에 있어서,
    상기 벌크층은,
    상기 소자분리막 사이의 상기 반도체 기판상에서 상기 소스/드레인 영역과 상기 채널 영역의 하부에 위치하면서 그 단차를 반영하는
    트랜지스터.
  6. 제1항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변회로 영역인
    트랜지스터.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 영역의 상기 반도체층은 리세스를 포함하고,
    상기 제1 영역의 상기 게이트는 상기 리세스 상에 형성되고,
    상기 제1 영역의 상기 채널 영역은 상기 리세스 둘레를 따라 형성되고,
    상기 제1 영역의 상기 벌크층은 상기 리세스 하부를 둘러싸도록 형성되는
    트랜지스터.
  8. 제1항에 있어서,
    상기 반도체 기판 및 상기 반도체층은 Si으로 이루어지는
    트랜지스터.
  9. 제1항에 있어서,
    상기 소자분리막의 하부 끝단은 상기 벌크층과 접하는
    트랜지스터.
  10. 제1 영역 및 제2 영역을 갖는 반도체 기판상에 큰 밴드갭을 갖는 물질로 이 루어지는 벌크층을 형성하는 단계;
    상기 벌크층을 덮는 반도체층을 형성하는 단계;
    상기 반도체층에 소자분리막을 형성하는 단계;
    상기 반도체층 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 상기 반도체층에 상기 소스/드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 벌크층은 3.5eV 이상의 밴드갭을 갖는 물질로 이루어지는
    트랜지스터 제조 방법.
  12. 제10항에 있어서,
    상기 벌크층은 GaN, ZnS 또는 절연물질로 이루어지는
    트랜지스터 제조 방법.
  13. 제10항에 있어서,
    상기 벌크층 형성 단계는,
    상기 반도체 기판 상에 상기 큰 밴드갭을 갖는 물질을 형성하는 단계; 및
    상기 큰 밴드갭을 갖는 물질을 부분 식각하는 단계를 포함하고,
    상기 부분 식각 단계는, 상기 벌크층이 상기 소자분리막 사이의 상기 반도체 기판상에서 상기 소스/드레인 영역과 채널 영역의 하부에 위치하면서 그 단차를 반영하도록 수행되는
    트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 소자분리막 형성 단계 후에,
    상기 제1 영역의 상기 반도체층을 소정 깊이 식각하여 리세스를 형성하는 단계
    를 더 포함하고,
    상기 제1 영역의 상기 게이트는 상기 리세스 상에 형성되어, 상기 제1 영역에는 리세스 채널 트랜지스터가 형성되고 상기 제2 영역에는 평판 채널 트랜지스터가 형성되는
    트랜지스터 제조 방법.
  15. 제10항 또는 제14항에 있어서,
    상기 제1 영역은 셀 영역이고, 상기 제2 영역은 주변회로 영역인
    트랜지스터 제조 방법.
  16. 제14항에 있어서,
    상기 큰 밴드갭을 갖는 물질의 높이는 상기 소자분리막의 깊이에서 상기 제2 영역의 상기 게이트 하부의 상기 반도체층에 형성되는 채널영역의 깊이를 차감한 값을 갖는
    트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 부분 식각 단계는,
    상기 제1 영역의 상기 큰 밴드갭을 갖는 물질에 대하여는 상기 리세스에 대응하는 부분을 식각하고,
    상기 제2 영역의 상기 큰 밴드갭을 갖는 물질에 대하여는 상기 소스/드레인 영역에 대응하는 부분을 식각하는
    트랜지스터 제조 방법.
  18. 제10항에 있어서,
    상기 반도체 기판 및 상기 반도체층은 Si으로 이루어지는
    트랜지스터 제조 방법.
  19. 제10항 또는 제18항에 있어서,
    상기 반도체층 형성 단계는,
    증착 또는 성장 방식으로 수행되는
    트랜지스터 제조 방법.
  20. 제10항에 있어서,
    상기 소자분리막 형성 단계는,
    상기 벌크층과 접하는 정도의 깊이로 수행되는
    트랜지스터 제조 방법.
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