KR20090004690A - 반도체 장치 및 그 제조 방법 - Google Patents

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히데유끼 야시마
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

불휘발성 메모리 회로의 데이터 유지 특성을 향상시킨다. 반도체 기판(1S)의 주면의 메모리 셀 어레이 MR에는 정보 전하 축적용의 부유 게이트 전극 FG가 배치되어 있다. 부유 게이트 전극 FG는, 캡 절연막(3a)과, 그 위에 형성된 절연막(4a)의 패턴에 의해 덮혀져 있다. 또한, 반도체 기판(1S)의 주면 위 전체면에는, 절연막(4a)의 패턴 및 게이트 전극 G를 덮도록 절연막(2a)이 퇴적되어 있다. 절연막(2a)은, 플라즈마 CVD법에 의해 성막된 질화 실리콘막에 의해 형성되어 있다. 상기 절연막(4a)은, 저압 CVD법에 의해 성막된 질화 실리콘막에 의해 형성되어 있다. 이러한 절연막(4a)을 형성함으로써, 물이나 수소 이온 등이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
Figure P1020080064015
반도체 기판, 절연막, 캡 절연막, 부유 게이트 전극, 메모리 셀 어레이

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 불휘발성 메모리를 갖는 반도체 장치에 적용하는 데에 유효한 기술에 관한 것이다.
반도체 장치 중에는, 그 내부에, 예를 들면 트리밍시, 구제시 및 LCD(Liquid Crystal Device)의 화상 조정시에 사용하는 정보나 반도체 장치의 제조 번호 등과 같이 비교적 소용량의 정보를 기억하기 위한 불휘발성 메모리 회로부를 갖는 것이 있다.
이 종류의 불휘발성 메모리 회로부를 갖는 반도체 장치에 대해서는, 예를 들면 일본 특허 공개 제2007-110073호 공보(특허 문헌 1)에 기재가 있다. 이 특허 문헌 1에는, 불휘발성 메모리 셀의 데이터 기입 및 소거용의 용량부에서, 채널 전체면의 FN 터널 전류에 의해 데이터의 재기입(기입 및 소거)을 행하는 구성이 개시되어 있다. 이 특허 문헌 1의 불휘발성 메모리 셀에는, 반도체 기판의 주면 위에 게이트 절연막을 개재하여 단층의 부유 게이트 전극이 형성되어 있다. 이 부유 게이트 전극의 각 평면 위치에, 용량부, 기입 소거용의 용량부, 판독부가 배치되어 있다. 이 부유 게이트 전극은, 질화 실리콘막과, 그 위에 퇴적된 산화 실리콘막에 의해 덮혀져 있다. 질화 실리콘막은, 산화 실리콘막에 컨택트 홀을 형성할 때의 에칭 스토퍼로서의 기능을 갖고 있다.
또한, 예를 들면 국제 공개 WO2005/101519호 팜플렛(특허 문헌 2)에는, 상기특허 문헌 1과 마찬가지의 구성의 불휘발성 메모리 회로부를 갖는 반도체 장치에서, 상기 질화 실리콘막과 상기 부유 게이트 전극 사이에 산화 실리콘막을 형성하는 구성이 개시되어 있다.
또한, 예를 들면 일본 특허 공개 제2002-16249호 공보(특허 문헌 3)에는, MIS형 소자의 게이트 절연막에 수소를 유효하게 공급하기 위해, MIS를 덮는 수소 함유막의 상층측에, 수소의 바깥쪽 확산을 억제하는 막으로서 저압 CVD법에 의해 형성되는 실리콘 질화막을 형성하는 기술이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2007-110073호 공보
[특허 문헌 2] 국제 공개 WO2005/101519호 팜플렛
[특허 문헌 3] 일본 특허 공개 제2002-16249호 공보
그러나, 상기 특허 문헌 1, 2와 같은 불휘발성 메모리 회로를 갖는 반도체 장치에서는, 이하의 과제가 있는 것을 본 발명자가 처음으로 발견하였다.
반도체 기판 위에는, 수분(H2O)이 수소 이온(H+)과 수산화 이온(OH-)으로 분 리된 상태에서 부유하고 있는 경우가 있다. 이 수소 이온이 불휘발성 메모리 회로의 부유 게이트 전극에 확산되면, 부유 게이트 전극 내의 정보의 기억에 기여하는 전자와 중화하여 데이터가 소멸하게 된다.
상기 불휘발성 메모리 회로의 부유 게이트 전극은, 상기한 바와 같이 에칭 스토퍼로서 기능하는 질화 실리콘막에 의해 덮혀져 있고, 수분이나 수소 이온 등으로부터 보호되고 있는 것 같이 생각되고 있다. 그러나, 발명자의 검토에 따르면, 이 질화 실리콘막은 수소 이온에 대한 배리어성이 낮다. 또한, 플라즈마 CVD법으로 형성되는 질화 실리콘막은, 부유 게이트 전극을 덮는 끝자락 부근에 크랙이 들어가기 쉽고, 그곳으로부터 수분이나 수소 이온이 부유 게이트 전극측에 침입하는 것을 허용하게 된다. 이 결과, 불휘발성 메모리 회로의 데이터 유지 특성이 열화한다고 하는 문제가 있다.
본 발명의 목적은, 불휘발성 메모리 회로의 데이터 유지 특성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 실시 형태는, 불휘발성 메모리를 갖는 제1 회로 영역과, 상기 불휘발성 메모리 이외의 회로를 갖는 제2 회로 영역을 갖고, 상기 제1 회로 영역에서는, 상기 불휘발성 메모리를 구성하는 부유 게이트 전극을 갖고, 상기 제2 회로 영역에서는, 상기 불휘발성 메모리 이외의 회로를 구성하는 게이트 전극을 가지며, 반도체 기판의 제1 주면 위에는, 상기 부유 게이트 전극 및 상기 게이트 전극을 덮도록, 플라즈마 화학 기상 성장법에 의해 형성된 질소를 함유하는 절연막과, 산소를 함유하는 절연막이 순서대로 퇴적되어 있고, 상기 제1 회로 영역에서, 상기 반도체 기판의 주면 위에는, 상기 부유 게이트 전극을 덮도록, 질소를 함유하는 제1 절연막의 패턴이 형성되어 있고, 상기 반도체 기판의 주면 위에는, 상기 제1 절연막의 패턴 및 상기 게이트 전극을 덮도록, 질소를 함유하는 제2 절연막과, 산소를 함유하는 제3 절연막이 순서대로 퇴적되어 있고, 상기 제1 절연막은, 상기 제2 절연막보다도 치밀한 막에 의해 형성되어 있는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
불휘발성 메모리 회로의 데이터 유지 특성을 향상시킬 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하 게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하고, 그 반복 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
<실시 형태 1>
우선, 본 발명자가 검토한 불휘발성 메모리로서, 플래시 메모리를 갖는 반도체 장치의 과제에 대하여 설명한다.
도 1은 본 발명자가 검토한 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 부호 MR은 플래시 메모리의 메모리 영역(제1 회로 영역), 부호 N은 주회로 영역(제2 회로 영역)의 주요부를 나타내고 있다. 또한, 여기에서는, 제2 회로 영역으로서 주회로 영역 N을 예시하고 있지만, 여기에서 말하는 제2 회로 영역은, 주회로 영역 N 이외에, 플래시 메모리의 주변 회로의 배치 영역 등, 플래시 메모리 이외의 회로가 배치되는 영역을 포함하는 것이다.
반도체 칩을 구성하는 반도체 기판(이하, 기판이라고 함)(1S)은, 예를 들면 p형(제2 도전형)의 실리콘(Si) 단결정에 의해 형성되어 있다. 기판(1S)은, 두께 방향을 따라서 서로 반대측에 위치하는 주면(제1 주면) 및 이면(제2 주면)을 갖고 있다. 이 기판(1S)의 주면에는 분리부 TI가 형성되어 있다. 이 분리부 TI는, 활성 영역을 규정하는 부분이다. 여기에서는 분리부 TI가, 예를 들면 기판(1S)의 주면에 파여진 얕은 홈 내에 산화 실리콘막 등으로 이루어지는 절연막을 매립함으로써 형성된, 소위 SGI(Shallow Groove Isolation) 또는 STI(Shallow Trench Isolation)라고 칭하는 홈형의 분리부로 되어 있다.
메모리 셀 어레이 MR의 부유 게이트 전극 FG는, 정보의 기억에 기여하는 전하를 축적하는 부분이다. 이 부유 게이트 전극 FG는, 예를 들면 저저항의 다결정 실리콘막과 같은 도전체막으로 이루어지고, 전기적으로 부유 상태(다른 도체와 절연된 상태)로 형성되어 있다.
메모리 셀 어레이 MR의 부유 게이트 전극 FG의 폭 방향 좌우의 기판(1S)(채널을 사이에 두고 그 양측)에는, 반도체 영역 MS가 형성되어 있다. 이 반도체 영역 MS는, 저불순물 농도의 반도체 영역 MS1과, 그보다도 불순물 농도가 높은 고불순물 농도의 반도체 영역 MS2를 갖고 있다.
저불순물 농도의 반도체 영역 MS1은, 고불순물 농도의 반도체 영역 MS2보다도 채널에 가까운 위치에 형성되어 있다. 저불순물 농도의 반도체 영역 MS1과 고불순물 농도의 반도체 영역 MS2는 동일 도전형으로 되어, 서로 전기적으로 접속되어 있다.
단, 부유 게이트 전극 FG의 폭 방향 좌우 양측의 반도체 영역 MS(MS1, MS2)의 도전형은, 서로 동일한 도전형이어도 되지만, 후술과 같이, 상이한 도전형으로 하여도 된다. 즉, 한쪽을 p형(p-형, p+형)으로 하였으면, 다른 쪽을 n형(n-형, n+형)으로 하여도 된다. 그 이유에 대해서는 이후에 구체예로 설명한다.
또한, 주회로 영역 N의 게이트 전극 G는, 주회로 형성용의 MISㆍFETQ의 게이트 전극이다. 이 게이트 전극 G는, 예를 들면 저저항의 다결정 실리콘막과 같은 도전체막에 의해 형성되어 있다.
주회로 영역 N의 게이트 전극 G의 폭 방향 좌우의 기판(1S)(채널을 사이에 두고 그 양측)에는, 반도체 영역 NS가 형성되어 있다. 이 반도체 영역 NS는, 저불순물 농도의 반도체 영역 NS1과, 그보다도 불순물 농도가 높은 고불순물 농도의 반도체 영역 NS2를 갖고 있다.
저불순물 농도의 반도체 영역 NS1은, 고불순물 농도의 반도체 영역 NS2보다도 채널에 가까운 위치에 형성되어 있다. 저불순물 농도의 반도체 영역 NS1과 고불순물 농도의 반도체 영역 NS2는 동일 도전형으로 되어, 서로 전기적으로 접속되어 있다. 이 게이트 전극 G의 폭 방향 좌우 양측의 반도체 영역 NS(NS1, NS2)의 도전형은, 서로 동일한 도전형이다.
이러한 기판(1S)의 주면 위에는, 상기 부유 게이트 전극 FG 및 게이트 전극 G를 덮도록 절연막(2a)이 퇴적되고, 또한 그 위에는 층간 절연막(절연막)(2b)이, 하층의 절연막(2a)보다도 두껍게 퇴적되어 있다.
절연막(2a)은, 예를 들면 플라즈마 화학 기상 성장(Chemical Vapor Deposition: CVD)법에 의해 형성된 질화 실리콘막으로 이루어지고, 그 위의 층간 절연막(2b)은, 예를 들면 CVD법에 의해 형성된 산화 실리콘막으로 이루어진다. 절연막(2a) 및 층간 절연막(2b)은, 각각의 에칭시에 서로 에칭 선택비를 크게 취할 수 있는 재료로 형성되어 있다. 즉, 하층의 절연막(2a)은, L-SAC(Self Aligned Contact)용의 절연막이며, 컨택트 홀 CT를 형성하기 위한 에칭시에 에칭 스토퍼로서 기능하게 되어 있다. 이러한 절연막(2a)을 형성함으로써, 주로 주회로 영역 N의 소자의 치수를 축소하는 것이 가능하게 되어 있다.
또한, 메모리 셀 어레이 MR에서, 부유 게이트 전극 FG와 절연막(2a) 사이에는, 예를 들면 산화 실리콘막에 의해 형성된 캡 절연막(절연막)(3a)이 개재되어 있다. 이에 의해, 부유 게이트 전극 FG 위에 실리사이드층(5a)이 형성되지 않도록 되어 있다. 또한, 절연막(2a)이 부유 게이트 전극 FG에 직접 접촉되지 않도록 되어 있다.
또한, 게이트 전극 G의 상면, 고불순물 농도의 반도체 영역 MS2, NS2의 상면에는, 예를 들면 코발트 실리사이드(CoSi2)와 같은 실리사이드층(5a)이 형성되어 있다. 또한, 부유 게이트 전극 FG 및 게이트 전극 G의 측면에는, 예를 들면 산화 실리콘막에 의해 형성된 사이드월 SW가 형성되어 있다. 또한, 컨택트 홀 CT 내에는, 도체막에 의해 형성된 플러그 PLG가 매립되어 있다.
그런데, 기판(1S) 위에는, 수분(H2O)이 수소 이온(H+)과 수산화 이온(OH-)으 로 분해된 상태에서 부유하고 있는 경우가 있다. 이 수소 이온이 불휘발성 메모리 회로의 부유 게이트 전극 FG에 확산되면, 부유 게이트 전극 FG 내의 정보의 기억에 기여하는 전자와 중화하여 데이터가 소멸하게 된다.
상기 불휘발성 메모리 회로의 부유 게이트 전극 FG는, 상기한 바와 같이 에칭 스토퍼로서 기능하는 질화 실리콘막(절연막(2a))에 의해 덮혀져 있고, 수소 이온으로부터 보호되어 있는 것 같이 생각되고 있지만, 발명자의 검토에 따르면, 이 질화 실리콘막은 수소 이온에 대한 배리어성이 낮다. 또한, 플라즈마 CVD법으로 형성되는 질화 실리콘막은, 부유 게이트 전극 FG를 덮는 끝자락 부근에 크랙 CK가 들어가기 쉽고, 그곳으로부터 수소 이온이 부유 게이트 전극 FG에 침입하는 것을 허용하게 된다. 또한, 부유 게이트 전극 FG에 수분이 침입하게 되는 경우도 있다. 이 결과, 불휘발성 메모리 회로의 데이터 유지 특성이 열화한다고 하는 문제가 있다. 또한, 부호의 Gox1, Gox2는 게이트 절연막을 나타내고 있다.
다음으로, 도 2는 본 실시 형태 1의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 상기의 과제를 해결하기 위해 본 실시 형태 1의 반도체 장치에서는, 플래시 메모리의 메모리 셀 어레이 MR에서, 절연막(2a)과 캡 절연막(3a) 사이에, 부유 게이트 전극 FG의 상면 및 측면을 덮도록, 예를 들면 질화 실리콘막으로 이루어지는 절연막(4a)의 패턴이 형성되어 있다.
절연막(4a)은, 예를 들면 저압(감압) CVD법(열 CVD법)에 의해 형성되어 있고, 상기 플라즈마 CVD법에 의해 형성된 절연막(2a)보다도 치밀하고 막질이 좋은 막에 의해 형성되어 있다. 즉, 절연막(4a)은, 단위 체적당 실리콘(Si)과 질소(N) 가 결합하고 있는 밀도가, 절연막(2a)보다도 높아, 물이나 수소 이온에 대한 배리어성이 높다. 또한, 절연막(4a)의 두께는, 절연막(2a)보다도 얇다.
이러한 절연막(4a)을 형성함으로써, 가령 절연막(2a)의 끝자락에 크랙 CK가 생겼다고 하여도, 물이나 수소 이온 등이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있다.
도 3은 도 1의 경우(부호 VT1)와 도 2(본 실시 형태 1)의 경우(부호 VT2)에서 플래시 메모리의 데이터 유지 특성을 비교하여 나타낸 그래프도를 도시하고 있다. 본 실시 형태 1에 따르면, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 도 4의 (a)는 대책 전의 메모리 셀의 임계값의 웨이퍼 내 장소 의존성을, 도 4의 (b)는 대책 후의 메모리 셀의 임계값의 웨이퍼 내 장소 의존성을 각각 나타내고 있다. 횡축은 웨이퍼 내의 장소를, 종축은 임계값을 나타내고 있다. 또한, 부호의 Int는 초기값을, 부호의 BAA는 베이크 처리 후의 측정 결과(예를 들면 250℃, 5시간 방치 후의 임계값)를, 부호의 BAB는 베이크 처리 전의 측정 결과를 각각 나타내고 있다.
대책 전의 경우(도 4의 (a)), 베이크 처리 후의 웨이퍼 내의 각 장소에서의 임계값이 크게 변동하고 있는 것에 대하여, 본 실시 형태 1의 경우(도 4의 (b)), 베이크 처리 후의 웨이퍼 내의 각 장소에서의 임계값이 안정되어 있는 것을 알 수 있다. 또한, 본 실시 형태 1의 경우, 베이크 처리 전과 베이크 처리 후에서 비교 하여도 큰 변동이 없는 것을 알 수 있다.
또한, 후술과 같이, 절연막(4a)을 주회로 영역 N에도 형성하여도 된다. 그러나, 절연막(4a)을 주회로 영역 N에 형성함으로써 주회로 영역 N의 소자의 전기적 특성이 변하는 경우도 있다. 이 때문에 절연막(4a)을 형성한 것에 의한 주회로 영역 N의 소자에의 영향을 조사하거나, 주회로 영역 N의 소자의 설계를 변경하거나 하는 경우도 생긴다. 이에 대하여, 본 실시 형태 1에서는, 절연막(4a)을 메모리 셀 어레이 MR에만 형성하고 있으므로, 절연막(4a)이 원인으로 주회로 영역 N의 소자의 전기적 특성이 변하는 일도 없다. 따라서, 절연막(4a)을 형성하였다고 하여, 주회로 영역 N의 소자 특성을 조사하거나, 주회로 영역 N의 설계 변경을 하거나 할 필요도 없다.
또한, 실리사이드층(5a)이 저불순물 농도의 반도체 영역 MS1의 안까지 성장하게 되면, 실리사이드층(5a)과 기판(1S) 사이에서 접합 리크 전류가 발생할 가능성이 높아진다. 특히, 저불순물 농도의 반도체 영역 MS1을, 주회로 영역 N의 저내압의 MISㆍFET의 저불순물 농도의 반도체 영역과 동시에(동일한 불순물 농도로) 형성한 경우에는, 그 문제가 발생할 가능성이 높아진다. 따라서, 본 실시 형태 1(도 2)에서는, 캡 절연막(3a)이 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성하였다. 이에 의해, 기판(1S) 위의 실리사이드층(5a)이 캡 절연막(3a)에 정합한 위치에 형성되어 있다. 이 때문에, 기판(1S) 위의 실리사이드층(5a)의 단부를 부유 게이트 전극 FG의 측면(즉, 저불순물 농도의 반도체 영역 MS1)으로부터 분리할 수 있다. 따라서, 상기한 실리사이드층(5a)과 기판(1S) 사이에서의 접합 리크의 발생을 억제 또는 방지할 수 있다.
단, 후술한 바와 같이, 캡 절연막(3a)을 없애도 된다. 이 경우, 절연막(4a)이 부유 게이트 전극 FG의 상면에 직접 접하게 된다. 그러나, 이 경우, 부유 게이트 전극 FG 내의 데이터용의 전하가 절연막(4a, 2a)을 통하여 플러그 PLG에 흘러, 데이터 유지 특성이 저하하게 되는 경우가 있다. 따라서, 캡 절연막(3a)을 없앨 수도 있지만, 본 실시 형태 1과 같이 캡 절연막(3a)을 형성한 쪽이, 데이터 유지 특성을 향상시킬 수 있다.
다음으로, 본 실시 형태 1의 반도체 장치의 구체예에 대하여 설명한다.
본 실시 형태 1의 반도체 장치를 구성하는 반도체 칩에는, 주회로의 영역(제2 회로 영역)과, 그 주회로에 관한 비교적 소용량의 원하는 정보를 기억하는 플래시 메모리의 영역(불휘발성 메모리 회로, 제1 회로 영역)이 형성되어 있다.
상기 주회로에는, 예를 들면 DRAM(Dynamic Random Access Memory)이나, SRAM(Static RAM) 등과 같은 메모리 회로가 있다. 또한, 주회로에는, 예를 들면 CPU(Central Processing Unite)나 MPU(Micro Processing Unite) 등과 같은 논리 회로가 있다. 또한, 주회로에는, 상기 메모리 회로 및 논리 회로의 혼재 회로 혹은 LCD(Liquid Crystal Device) 드라이버 회로 등이 있다.
또한, 상기 원하는 정보에는, 예를 들면 반도체 칩 내의 트리밍시에 사용하는 유효(사용) 소자의 배치 어드레스 정보, 메모리나 LCD의 구제시에 사용하는 유효 메모리 셀(불량이 없는 메모리 셀)이나 유효 LCD 소자의 배치 어드레스 정보, LCD 화상 조정시에 사용하는 조정 전압의 트리밍 탭 정보 혹은 반도체 장치의 제조 번호 등이 있다.
이러한 반도체 장치(반도체 칩, 반도체 기판)의 외부로부터 공급되는 외부 전원은, 단일 전원으로 되어 있다. 단일 전원의 전원 전압은, 예를 들면 3.3V 정도이다.
도 5는 본 실시 형태 1의 반도체 장치에서의 플래시 메모리의 주요부 회로도를 도시하고 있다. 이 플래시 메모리는, 메모리 셀 어레이 MR과 주변 회로 영역 PR을 갖고 있다. 메모리 셀 어레이 MR에는, 제1 방향 Y로 연장되는 복수의 데이터 기입ㆍ소거용의 비트선 WBL(WBL0, WBL1…)과, 데이터 판독용의 비트선 RBL(RBL0, RBL1…)이 제2 방향 X를 따라서 배치되어 있다. 또한, 메모리 셀 어레이 MR에는, 상기 비트선 WBL, RBL에 대하여 직교하는 제2 방향 X를 따라서 연장되는 복수의 제어 게이트 배선(워드선) CG(CG0, CG1…)와, 복수의 소스선 SL과, 복수의 선택선 GS가 제1 방향 Y를 따라서 배치되어 있다.
각 데이터 기입ㆍ소거용의 비트선 WBL은, 상기 주변 회로 영역 PR에 배치된 데이터(0/1) 입력용의 인버터 회로 INV에 전기적으로 접속되어 있다. 또한, 각 데이터 판독용의 비트선 RBL은, 상기 주변 회로 영역 PR에 배치된 센스 앰프 회로 SA에 전기적으로 접속되어 있다. 센스 앰프 회로 SA는, 예를 들면 커런트 미러형으로 되어 있다. 그리고, 이러한 비트선 WBL, RBL과, 제어 게이트 배선 CG, 소스선 SL 및 선택선 GS와의 격자 형상 교점의 근방에, 1비트분의 메모리 셀 MC가 전기적으로 접속되어 있다. 여기에서는, 1비트가 2개의 메모리 셀 MC로 구성되어 있는 경우가 예시되어 있다.
각 메모리 셀 MC는, 데이터 기입ㆍ소거용의 용량부(전하 주입 방출부) CWE와, 데이터 판독용의 MISㆍFETQR과, 용량부 C와, 선택 MISㆍFETQS를 갖고 있다. 각 비트의 2개의 메모리 셀 MC의 각각의 데이터 기입ㆍ소거용의 용량부 CWE, CWE는, 서로 병렬로 되도록 전기적으로 접속되어 있다. 그 각각의 데이터 기입ㆍ소거용의 용량부 CWE의 한쪽의 전극은, 데이터 기입ㆍ소거용의 비트선 WBL에 전기적으로 접속되어 있다. 또한, 그 각각의 데이터 기입ㆍ소거용의 용량부 CWE의 다른 쪽의 전극(부유 게이트 전극 FG)은, 각각 별개의 데이터 판독용의 MISㆍFETQR, QR의 게이트 전극(부유 게이트 전극 FG)에 전기적으로 접속됨과 함께, 용량부 C, C의 한쪽의 전극(부유 게이트 전극 FG)에 전기적으로 접속되어 있다. 그리고, 그 용량부 C, C는 다른 쪽의 전극(제어 게이트 전극 CGW)은 제어 게이트 배선 CG에 전기적으로 접속되어 있다. 한편, 각 비트의 2개의 메모리 셀 MC의 데이터 판독용의 MISㆍFETQR, QR은, 서로 직렬로 전기적으로 접속되어 있고, 그 드레인은, 선택 MISㆍFETQS를 통하여 데이터 판독용의 비트선 RBL에 전기적으로 접속되고, 소스는 소스선 SL에 전기적으로 접속되어 있다. 선택 MISㆍFETQS의 게이트 전극은, 선택선 GS에 전기적으로 접속되어 있다.
다음으로, 이러한 플래시 메모리에서의 데이터 기입 동작예를 도 6∼도 9에 의해 설명한다. 도 6은 도 5의 플래시 메모리의 데이터 기입 동작시에서의 각 부에의 인가 전압을 나타내고 있다. 파선 S1은 데이터 기입 대상의 메모리 셀 MC(이하, 선택 메모리 셀 MCs라고 함)를 나타내고 있다. 또한, 여기에서는, 전자를 부 유 게이트 전극에 주입하는 것을 데이터 기입으로 정의하지만, 그 반대로 부유 게이트 전극의 전자를 뽑아내는 것을 데이터 기입으로 정의할 수도 있다.
데이터의 기입시에는, 상기 선택 메모리 셀 MCs의 상기 용량부 C의 다른 쪽의 전극이 접속되어 있는 제어 게이트 배선 CG0(CG)에, 예를 들면 9V 정도의 플러스의 제어 전압을 인가한다. 그 이외의 제어 게이트 배선 CG1(CG)에는, 예를 들면 0V의 전압을 인가한다. 또한, 선택 메모리 셀 MCs의 상기 데이터 기입ㆍ소거용의 용량부 CWE의 한쪽의 전극이 전기적으로 접속되어 있는 데이터 기입ㆍ소거용의 비트선 WBL0(WBL)에, 예를 들면 -9V 정도의 마이너스의 전압을 인가한다. 그 이외의 데이터 기입ㆍ소거용의 비트선 WBL1(WBL)에는, 예를 들면 0V의 전압을 인가한다. 또한, 선택선 GS, 소스선 SL 및 데이터 기입용의 비트선 RBL에, 예를 들면 0V를 인가한다. 이에 의해, 선택 메모리 셀 MCs의 데이터 기입ㆍ소거용의 용량부 CWE, CWE의 부유 게이트 전극에 채널 전체면의 FN 터널 전류에 의해 전자를 주입하고, 데이터를 기입한다.
다음으로, 도 7은 도 5의 플래시 메모리의 데이터 일괄 소거 동작시에서의 각 부에의 인가 전압을 나타내고 있다. 파선 S2는 데이터 일괄 소거 대상의 복수의 메모리 셀 MC(이하, 선택 메모리 셀 MCse1이라고 함)를 나타내고 있다. 또한, 여기에서는, 부유 게이트 전극의 전자를 뽑아내는 것을 데이터 소거로 정의하지만, 그 반대로 부유 게이트 전극에 전자를 주입하는 것을 데이터 소거로 정의할 수도 있다.
데이터 일괄 소거시에는, 상기 복수의 선택 메모리 셀 MCse1의 상기 용량부 C의 다른 쪽의 전극이 접속되어 있는 제어 게이트 배선 CG0, CG1(CG)에, 예를 들면 -9V 정도의 마이너스의 제어 전압을 인가한다. 또한, 선택 메모리 셀 MCse1의 상기 데이터 기입ㆍ소거용의 용량부 CWE의 한쪽의 전극이 전기적으로 접속되어 있는 데이터 기입ㆍ소거용의 비트선 WBL0, WBL1(WBL)에, 예를 들면 9V 정도의 마이너스의 전압을 인가한다. 또한, 선택선 GS, 소스선 SL 및 데이터 기입용의 비트선 RBL에, 예를 들면 0V를 인가한다. 이에 의해, 데이터 일괄 소거를 행하는 복수의 선택 메모리 셀 MCse1의 데이터 기입ㆍ소거용의 용량부 CWE, CWE의 부유 게이트 전극에 축적된 전자를 채널 전체면의 FN 터널 전류에 의해 방출하고, 복수의 선택 메모리 셀 MCse1의 데이터를 일괄 소거한다.
다음으로, 도 8은 도 5의 플래시 메모리의 데이터ㆍ비트 단위 소거 동작시에서의 각 부에의 인가 전압을 나타내고 있다. 파선 S3은 데이터 일괄 소거 대상의 메모리 셀 MC(이하, 선택 메모리 셀 MCse2라고 함)를 나타내고 있다.
데이터ㆍ비트 단위 소거시에는, 상기 선택 메모리 셀 MCse2의 상기 용량부 C의 다른 쪽의 전극이 접속되어 있는 제어 게이트 배선 CG0(CG)에, 예를 들면 -9V 정도의 마이너스의 제어 전압을 인가한다. 그 이외의 제어 게이트 배선 CG1(CG)에는, 예를 들면 0V의 전압을 인가한다. 또한, 선택 메모리 셀 MCse2의 상기 데이터 기입ㆍ소거용의 용량부 CWE의 한쪽의 전극이 전기적으로 접속되어 있는 데이터 기입ㆍ소거용의 비트선 WBL0(WBL)에, 예를 들면 9V 정도의 플러스의 전압을 인가한다. 그 이외의 데이터 기입ㆍ소거용의 비트선 WBL1(WBL)에는, 예를 들면 0V의 전압을 인가한다. 또한, 선택선 GS, 소스선 SL 및 데이터 기입용의 비트선 RBL에, 예를 들면 0V를 인가한다. 이에 의해, 데이터 소거 대상의 선택 메모리 셀 MCse2의 데이터 기입ㆍ소거용의 용량부 CWE, CWE의 부유 게이트 전극에 축적된 전자를 채널 전체면의 FN 터널 전류에 의해 방출하고, 데이터 소거 대상의 선택 메모리 셀 MCse2의 데이터를 소거한다.
다음으로, 도 9는 도 5의 플래시 메모리의 데이터 판독 동작시에서의 각 부에의 인가 전압을 나타내고 있다. 파선 S4는 데이터 판독 대상의 메모리 셀 MC (이하, 선택 메모리 셀 MCr이라고 함)를 나타내고 있다.
데이터 판독시에는, 상기 선택 메모리 셀 MCr의 상기 용량부 C의 다른 쪽의 전극이 접속되어 있는 제어 게이트 배선 CG0(CG)에, 예를 들면 3V 정도의 제어 전압을 인가한다. 그 이외의 제어 게이트 배선 CG1(CG)에는, 예를 들면 0V의 전압을 인가한다. 또한, 선택 메모리 셀 MCr의 상기 데이터 기입ㆍ소거용의 용량부 CWE의 한쪽의 전극이 전기적으로 접속되어 있는 데이터 기입ㆍ소거용의 비트선 WBL0, WBL0(WBL)에, 예를 들면 0V 정도의 전압을 인가한다. 또한, 상기 선택 메모리 셀 MCr의 상기 선택 MISㆍFETQS의 게이트 전극이 전기적으로 접속되어 있는 선택선 GS에, 예를 들면 3V 정도의 전압을 인가한다. 그리고, 데이터 기입용의 비트선 RBL에, 예를 들면 1V 정도의 전압을 인가한다. 또한, 소스선 SL에, 예를 들면 0V를 인가한다. 이에 의해, 데이터 판독 대상의 선택 메모리 셀 MCr의 데이터 판독용의 MISㆍFETQR을 온 조건으로 하고, 그 데이터 판독용의 MISㆍFETQR의 채널에 드레인 전류가 흐르는지의 여부에 의해, 선택 메모리 셀 MCr에 기억되어 있는 데이터가 0/1의 어느 것인지를 판독한다.
다음으로, 도 10은 본 실시 형태 1의 반도체 장치에서의 플래시 메모리의 1비트분의 메모리 셀 MC의 평면도, 도 11은 도 10의 Y1-Y1선의 단면도, 도 12는 본 실시 형태 1의 반도체 장치의 주회로 영역의 주요부 단면도이다. 또한, 도 10에서는 도면을 보기 쉽게 하기 위해 일부에 해칭을 가하였다.
본 실시 형태 1의 반도체 장치는, 예를 들면 LCD 드라이버 회로(주회로)이다. 이 LCD 드라이버 회로가 형성된 반도체 칩에는, 그 LCD 드라이버 회로 등에 관한 비교적 소용량의 원하는 정보를 기억하는 플래시 메모리가 형성되어 있다.
우선, 플래시 메모리의 구성예를 도 10 및 도 11에 의해 설명한다.
p형의 기판(1S)의 주면(제1 주면)에는, 활성 영역 L(L1, L2, L3, L4, L5)을 규정하는 상기 홈형의 분리부 TI가 형성되어 있다. 이 기판(1S)에 형성된 n형(제1 도전형)의 매립 웰(제1 웰) DNW에는, p형(제2 도전형)의 웰 HPW1, HPW2, HPW3 및 n형의 웰 HNW가 형성되어 있다. p형의 웰 HPW1, HPW2, HPW3은, 매립 웰 DNW 및 n형의 웰 HNW에 의해 서로 전기적으로 분리된 상태에서 매립 웰 DNW에 내포되어 있다.
상기 p형의 웰 HPW1∼HPW3에는, 예를 들면 붕소(B) 등과 같은 p형을 나타내는 불순물이 함유되어 있다. p형의 웰 HPW3의 상층 일부에는, p+형의 반도체 영역(6a)이 형성되어 있다. p+형의 반도체 영역(6a)에는, p형의 웰 HPW3과 동일한 불순물이 함유되어 있지만, p+형의 반도체 영역(6a)의 불순물 농도의 쪽이, p형의 웰 HPW3의 불순물 농도보다도 높아지도록 설정되어 있다. 이 p+형의 반도체 영역(6a) 은, 기판(1S)의 주면 위의 절연막(2a) 및 층간 절연막(절연막)(2b)에 형성된 컨택트 홀 CT 내의 도체부(7a)에 전기적으로 접속되어 있다. 이 도체부(7a)가 접하는 p+형의 반도체 영역(6a)의 표층 일부에는, 예를 들면 코발트 실리사이드와 같은 실리사이드층(5a)이 형성되어 있다.
또한, 상기 n형의 웰 HNW에는, 예를 들면 인(P) 또는 비소(As) 등과 같은 n형을 나타내는 불순물이 함유되어 있다. 이 n형의 웰 HNW의 상층 일부에는, n+형의 반도체 영역(8a)이 형성되어 있다. n+형의 반도체 영역(8a)에는, n형의 웰 HNW와 동일한 불순물이 함유되어 있지만, n+형의 반도체 영역(8a)의 불순물 농도의 쪽이, n형의 웰 HNW의 불순물 농도보다도 높아지도록 설정되어 있다. n+형의 반도체 영역(8a)은, 상기 p형의 웰 HPW1∼HPW3에 접촉하지 않도록, p형의 웰 HPW1∼HPW3으로부터 떨어져 있다. 즉, n+형의 반도체 영역(8a)과 p형의 웰 HPW1∼HPW3 사이에는 n형의 매립 웰 DNW의 일부가 개재되어 있다. 이러한 n+형의 반도체 영역(8a)은, 상기 절연막(2a) 및 층간 절연막(2b)에 형성된 컨택트 홀 CT 내의 도체부(7b)에 전기적으로 접속되어 있다. 이 도체부(7b)가 접하는 n+형의 반도체 영역(8a)의 표층 일부에는 실리사이드층(5a)이 형성되어 있다.
본 실시 형태 1의 플래시 메모리의 메모리 셀 어레이 MR에 형성된 메모리 셀 MC는, 부유 게이트 전극 FG와, 데이터 기입ㆍ소거용의 용량부 CWE(전하 주입 방출 부 CWE)와, 데이터 판독용의 MISㆍFETQR과, 용량부 C를 갖고 있다.
부유 게이트 전극 FG는, 정보의 기억에 기여하는 전하를 축적하는 부분이다. 이 부유 게이트 전극 FG는, 예를 들면 저저항의 다결정 실리콘 등과 같은 도전체막으로 이루어지고, 전기적으로 부유 상태(다른 도체와 절연된 상태)로 형성되어 있다. 부유 게이트 전극 FG의 측면에는, 상기 사이드월 SW가 형성되어 있다.
또한, 이 부유 게이트 전극 FG는, 도 10에 도시하는 바와 같이, 서로 인접하는 상기 p형의 웰 HPW1, HPW2, HPW3에 평면적으로 겹치도록 제1 방향 Y를 따라서 연장된 상태로 형성되어 있다.
상기 부유 게이트 전극 FG가 p형의 웰(제2 웰) HPW2의 활성 영역 L2에 평면적으로 겹치는 제1 위치에는, 상기 데이터 기입ㆍ소거용의 용량부 CWE가 배치되어 있다. 데이터 기입ㆍ소거용의 용량부 CWE는, 용량 전극(제1 전극) FGC1과, 용량 절연막(제1 절연막)(10d)과, p형의 반도체 영역(15)과, n형의 반도체 영역(16)과, p형의 웰 HPW2를 갖고 있다.
용량 전극 FGC1은, 상기 부유 게이트 전극 FG의 일부에 의해 형성되어 있고, 용량부 CWE의 상기 다른 쪽의 전극을 형성하는 부분이다. 상기 용량 절연막(10d)은, 예를 들면 산화 실리콘으로 이루어지고, 용량 전극 FGC1과 기판(1S)(p형의 웰 HPW2) 사이에 형성되어 있다. 용량 절연막(10d)의 두께는, 예를 들면 10nm 이상, 20nm 이하로 되어 있다. 단, 본 실시 형태 1의 용량부 CWE에서는, 데이터의 재기입에서, 전자를 p형의 웰 HPW2로부터 용량 절연막(10d)을 개재하여 용량 전극 FGC1에 주입하거나, 용량 전극 FGC1의 전자를 용량 절연막(10d)을 개재하여 p형의 웰 HPW2에 방출하거나 하므로, 용량 절연막(10d)의 두께는 얇게, 구체적으로는, 예를 들면 13.5nm 정도의 두께로 설정되어 있다. 용량 절연막(10d)의 두께를 10nm 이상으로 하는 이유는, 그보다 얇으면 용량 절연막(10d)의 신뢰성을 확보할 수 없기 때문이다. 또한, 용량 절연막(10d)의 두께를 20nm 이하로 하는 이유는, 그보다 두꺼우면 전자를 통과시키는 것이 어려워져, 데이터의 재기입을 잘 할 수 없기 때문이다.
용량부 CWE의 p형의 반도체 영역(15) 및 n형의 반도체 영역(16)은, p형의 웰 HPW2 내에서 용량 전극 FGC1을 끼워넣는 위치에 용량 전극 FGC1에 대하여 자기 정합적으로 형성되어 있다. 이 반도체 영역(15)은, 채널측의 p-형의 반도체 영역(15a)과, 거기에 접속된 p+형의 반도체 영역(15b)을 갖고 있다. 이 p-형의 반도체 영역(15a) 및 p+형의 반도체 영역(15b)에는, 예를 들면 붕소(B) 등과 같은 동일도전형의 불순물이 함유되어 있지만, p+형의 반도체 영역(15b)의 불순물 농도의 쪽이, p-형의 반도체 영역(15a)의 불순물 농도보다도 높아지도록 설정되어 있다. 반도체 영역(16)은, 채널측의 n-형의 반도체 영역(16a)과, 거기에 접속된 n+형의 반도체 영역(16b)을 갖고 있다. 이 n-형의 반도체 영역(16a) 및 n+형의 반도체 영역(16b)에는, 예를 들면 비소(As) 또는 인(P) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, n+형의 반도체 영역(16b)의 불순물 농도의 쪽이, n-형의 반도체 영역(16a)의 불순물 농도보다도 높아지도록 설정되어 있다. p형의 반도체 영역(15), n형의 반도체 영역(16) 및 p형의 웰 HPW2는, 용량부 CWE의 상기 한쪽의 전극을 형성하는 부분이다. 이 p형의 반도체 영역(15) 및 n형의 반도체 영역(16)은, 상기 층간 절연막(2b)에 형성된 컨택트 홀 CT 내의 도체부(7c)에 전기적으로 접속되어 있다. 이 도체부(7c)는, 상기 데이터 기입ㆍ소거용의 비트선 WBL에 전기적으로 접속되어 있다. 이 도체부(7c)가 접하는 p+형의 반도체 영역(15b) 및 n+형의 반도체 영역(16b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
상기한 바와 같이 본 실시 형태 1에서는, 용량부 CWE의 용량 전극 FGC1의 좌우의 반도체 영역(15, 16)의 도전형을 상이하게 하여 좌우 비대칭으로 하고 있다. 여기에서 n형의 반도체 영역(16)을 설정하고 있는 이유에 대하여 설명한다. n형의 반도체 영역(16)을 추가함으로써, 데이터의 기입 동작시에, 용량 전극 FGC1 아래에 반전층의 형성이 촉진된다. 전자는, p형 반도체에서는 소수 캐리어인 것에 대하여 n형 반도체에서는 다수 캐리어이다. 이 때문에, n+형의 반도체 영역(16)을 설정함으로써, 주입 전자를 용량 전극 FGC1의 바로 아래의 반전층에 용이하게 공급할 수 있다. 그 결과, 실효적인 커플링 용량을 증대시킬 수 있으므로, 용량 전극 FGC1의 전위를 효율적으로 컨트롤할 수 있다. 따라서, 데이터의 기입 속도를 향상시킬 수 있다. 또한, 데이터 기입 속도의 변동도 저감할 수 있다.
다음으로, 상기 부유 게이트 전극 FG가 p형의 웰(제3 웰) HPW3의 활성 영역 L1에 평면적으로 겹치는 제2 위치에는, 상기 데이터 판독용의 MISㆍFETQR이 배치되 어 있다. 데이터 판독용의 MISㆍFETQR은, 게이트 전극(제2 전극) FGR과, 게이트 절연막(제2 절연막)(10b)과, 한 쌍의 n형의 반도체 영역(12, 12)을 갖고 있다. 데이터 판독용의 MISㆍFETQR의 채널은, 상기 게이트 전극 FGR과 활성 영역 L1이 평면적으로 겹치는 상기 p형의 웰 HPW3의 상층에 형성된다.
게이트 전극 FGR은, 상기 부유 게이트 전극 FG의 일부에 의해 형성되어 있다. 상기 게이트 절연막(10b)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGR과 기판(1S)(p형의 웰 HPW3) 사이에 형성되어 있다. 게이트 절연막(10b)의 두께는, 예를 들면 13.5nm 정도이다. 상기 데이터 판독용의 MISㆍFETQR의 한 쌍의 n형의 반도체 영역(12, 12)은, p형의 웰 HPW3 내에서 게이트 전극 FGR을 끼워넣는 위치에 게이트 전극 FGR에 대하여 자기 정합적으로 형성되어 있다. 이 한 쌍의 n형의 반도체 영역(12, 12)은, 각각 채널측의 n-형의 반도체 영역(12a)과, 그 각각에 접속된 n+형의 반도체 영역(12b)을 갖고 있다. 이 n-형의 반도체 영역(12a) 및 n+형의 반도체 영역(12b)에는, 예를 들면 인(P) 또는 비소(As) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, n+형의 반도체 영역(12b)의 불순물 농도의 쪽이, n-형의 반도체 영역(12a)의 불순물 농도보다도 높아지도록 설정되어 있다. 이러한 데이터 판독용의 MISㆍFETQR의 반도체 영역(12, 12)의 한쪽은, 상기 절연막(2a) 및 층간 절연막(2b)에 형성된 컨택트 홀 CT 내의 도체부(7d)에 전기적으로 접속되어 있다. 이 도체부(7d)는, 상기 소스선 SL에 전기적으로 접속되어 있다. 이 도체부(7d)가 접하는 n+형의 반도체 영역(12b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다. 한편, 데이터 판독용의 MISㆍFETQR의 반도체 영역(12, 12)의 다른 쪽은, 상기 선택 MISㆍFETQS의 소스 및 드레인용의 n형의 반도체 영역(12)의 한쪽과 공유로 되어 있다.
선택 MISㆍFETQS는, 게이트 전극 FGS와, 게이트 절연막(10e)과, 소스ㆍ드레인용의 한 쌍의 n형의 반도체 영역(12, 12)을 갖고 있다. 선택 MISㆍFETQS의 채널은, 상기 게이트 전극 FGS와 활성 영역 L1이 평면적으로 겹치는 상기 p형의 웰 HPW3의 상층에 형성된다.
상기 게이트 전극 FGS는, 예를 들면 저저항의 다결정 실리콘에 의해 형성되어 있고, 그 상면에는 실리사이드층(5a)이 형성되어 있다. 이 게이트 전극 FGS는, 상기 절연막(2a) 및 층간 절연막(2b)에 형성된 컨택트 홀 CT 내의 도체부(7f)에 전기적으로 접속되어 있다. 이 도체부(7f)는, 상기 선택선 GS에 전기적으로 접속되어 있다. 상기 게이트 절연막(10e)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGS와 기판(1S)(p형의 웰 HPW3) 사이에 형성되어 있다. 이 게이트 절연막(10e)의 두께는, 예를 들면 13.5nm 정도이다. 선택 MISㆍFETQS의 한 쌍의 n형의 반도체 영역(12, 12)의 구성은, 상기 데이터 판독용의 MISㆍFETQR의 n형의 반도체 영역(12)과 동일하다. 선택 MISㆍFETQS의 다른 쪽의 n형의 반도체 영역(12)은, 상기 절연막(2a) 및 층간 절연막(2b)에 형성된 컨택트 홀 CT 내의 도체부(7g)에 전기적으로 접속되어 있다. 이 도체부(7g)에는, 상기 데이터 판독용의 비트선 RBL에 전기적으로 접속되어 있다. 이 도체부(7g)가 접하는 n+형의 반도체 영역(12b)의 표층 일부에는 실리사이드층(5a)이 형성되어 있다.
다음으로, 상기 부유 게이트 전극 FG가 상기 p형의 웰(제4 웰) HPW1에 평면적으로 겹치는 위치에는, 상기 용량부 C가 형성되어 있다. 이 용량부 C는, 제어 게이트 전극 CGW와, 용량 전극(제3 전극) FGC2와, 용량 절연막(제3 절연막)(10c)과, p형의 반도체 영역(13)과, n형의 반도체 영역(14)과, p형의 웰 HPW1을 갖고 있다.
용량 전극 FGC2는, 상기 제어 게이트 전극 CGW에 대향하는 부유 게이트 전극 FG 부분에 의해 형성되어 있고, 상기 용량부 C의 한쪽의 전극을 형성하는 부분이다. 이와 같이 메모리 셀 MC의 게이트 구성을 단층 구성으로 함으로써, 플래시 메모리의 메모리 셀 MC와 주회로의 소자와의 제조상의 정합을 용이하게 할 수 있으므로, 반도체 장치의 제조 시간의 단축이나 제조 코스트의 저감을 도모할 수 있다.
또한, 용량 전극 FGC2의 제2 방향 X의 길이는, 상기 데이터 기입ㆍ소거용의 용량부 CWE의 용량 전극 FGC1이나 상기 데이터 판독용의 MISㆍFETQR의 게이트 전극 FGR의 제2 방향 X의 길이보다도 길어지도록 형성되어 있다. 이에 의해, 용량 전극 FGC2의 평면적을 크게 확보할 수 있으므로, 커플링비를 높일 수 있고, 제어 게이트 배선 CGW로부터의 전압 공급 효율을 향상시키는 것이 가능하게 되어 있다.
상기 용량 절연막(10c)은, 예를 들면 산화 실리콘으로 이루어지고, 용량 전극 FGC2와 기판(1S)(p형의 웰 HPW1) 사이에 형성되어 있다. 용량 절연막(10c)은, 상기 게이트 절연막(10b, 10e), 용량 절연막(10d)을 형성하기 위한 열 산화 공정에 의해 동시에 형성되어 있고, 그 두께는, 예를 들면 13.5nm 정도이다.
용량부 C의 p형의 반도체 영역(13) 및 n형의 반도체 영역(14)은, p형의 웰 HPW1 내에서 용량 전극 FGC2를 끼워넣는 위치에 용량 전극 FGC2에 대하여 자기 정합적으로 형성되어 있다. 이 반도체 영역(13)은, 채널측의 p-형의 반도체 영역(13a)과, 거기에 접속된 p+형의 반도체 영역(13b)을 갖고 있다. 이 p-형의 반도체 영역(13a) 및 p+형의 반도체 영역(13b)에는, 예를 들면 붕소(B) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, p+형의 반도체 영역(13b)의 불순물 농도의 쪽이, p-형의 반도체 영역(13a)의 불순물 농도보다도 높아지도록 설정되어 있다. 반도체 영역(14)은, 채널측의 n-형의 반도체 영역(14a)과, 거기에 접속된 n+형의 반도체 영역(14b)을 갖고 있다. 이 n-형의 반도체 영역(14a) 및 n+형의 반도체 영역(14b)에는, 예를 들면 비소(As), 인(P) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, n+형의 반도체 영역(14b)의 불순물 농도의 쪽이, n-형의 반도체 영역(14a)의 불순물 농도보다도 높아지도록 설정되어 있다. p형의 반도체 영역(13), n형의 반도체 영역(14) 및 p형의 웰 HPW1은, 용량부 C의 제어 게이트 전극 CGW(상기 다른 쪽의 전극)를 형성하는 부분이다. 이 p형의 반도체 영역(13) 및 n형의 반도체 영역(14)은, 상기 절연막(2a) 및 층간 절연막(2b)에 형성된 컨택트 홀 CT 내 의 도체부(7e)에 전기적으로 접속되어 있다. 이 도체부(7e)는, 상기 제어 게이트 배선 CG에 전기적으로 접속되어 있다. 이 도체부(7e)가 접하는 p+형의 반도체 영역(13b) 및 n+형의 반도체 영역(14b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
상기한 바와 같이 본 실시 형태 1에서는, 용량부 C의 용량 전극 FGC2의 좌우의 반도체 영역(13, 14)의 도전형을 상이하게 하여 좌우 비대칭으로 하고 있다. 여기에서, n형의 반도체 영역(14)을 설정하고 있는 이유에 대하여 설명한다. n형의 반도체 영역(14)을 추가함으로써, 데이터의 소거 동작시에, 전자를 용량 절연막(10c)의 바로 아래에 스무스하게 공급할 수 있다. 이 때문에, 용량 전극 FGC2 아래에 반전층을 신속하게 형성할 수 있으므로, p형의 웰 HPW1을 신속하게 -9V로 고정할 수 있다. 그 결과, 실효적인 커플링 용량을 증대시킬 수 있으므로, 용량 전극 FGC2의 전위를 효율적으로 컨트롤할 수 있다. 따라서, 데이터 소거 속도를 향상시킬 수 있다. 또한, 데이터 소거 속도의 변동도 저감할 수 있다.
이와 같이 본 실시 형태 1에 따르면, 전하 주입 방출부 CWE 및 용량부 C에, p형의 반도체 영역(15, 13) 및 n형의 반도체 영역(16, 14)의 양쪽을 설정함으로써, 전하 주입 방출부 CWE에서는 n형의 반도체 영역(16)이 전하 주입시의 전자의 공급원으로서 작용하고, 용량부 C에서는 n형의 반도체 영역(14)이 반전층에의 전자의 공급원으로서 작용하므로, 메모리 셀 MC의 데이터의 기입 속도 및 소거 속도를 향상시킬 수 있다.
기판(1S)의 주면 위에는, 부유 게이트 전극 FG의 측면 및 상면을 덮도록, 절연막(2a)이 퇴적되어 있다. 절연막(2a)은, 상기 플라즈마 CVD법으로 성막된 질화 실리콘막에 의해 형성되어 있다. 절연막(2a)의 두께는, 예를 들면 30∼100nm이다. 이 절연막(2a) 위에는, 절연막(2a)보다도 두꺼운 층간 절연막(2b)이 퇴적되어 있다.
절연막(2a)과 기판(1S)의 주면 사이에는, 부유 게이트 전극 FG를 덮도록 캡 절연막(3a)과, 그 위에 형성된 절연막(4a)의 패턴이 형성되어 있다. 즉, 메모리 셀 MC에는, 캡 절연막(3a), 절연막(4a) 및 절연막(2a)이, 부유 게이트 전극 FG를 덮도록 기판(1S)의 주면 위에 하층부터 순서대로 퇴적되어 있다.
캡 절연막(3a)은, 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성되어 있다. 이와 같이 부유 게이트 전극 FG의 폭 방향(단방향) 좌우의 기판(1S)의 주면 부분을 캡 절연막(3a)에 의해 덮음으로써, 메모리 셀 MC에서 기판(1S) 위의 실리사이드층(5a)의 단부를 부유 게이트 전극 FG의 측면(즉, n-형의 반도체 영역(12a), p-형의 반도체 영역(13a), n-형의 반도체 영역(14a), p-형의 반도체 영역(15a), n-형의 반도체 영역(16a))으로부터 떨어뜨릴 수 있다. 따라서, 상기한 실리사이드층(5a)과 기판(1S) 사이에서의 접합 리크의 발생을 억제 또는 방지할 수 있다.
상기 절연막(4a)은, 절연막(2a)과 캡 절연막(3a) 사이에 형성되어 있다. 절연막(4a)은, 상기 저압(감압) CVD법에 의해 성막된 질화 실리콘막에 의해 형성되어 있다. 절연막(4a)의 두께는, 예를 들면 5∼20nm이다. 본 실시 형태 1에 따르면, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 절연막(4a)에 의해 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
다음으로, LCD 드라이버 회로의 소자의 구성예를 도 12에 의해 설명한다.
고내압부 및 저내압부는, LCD 드라이버 회로를 구성하는 MISㆍFET의 형성 영역이다.
고내압부의 분리부 TI에 둘러싸여진 활성 영역에는, 고내압의 p채널형의 MISㆍFETQPH 및 n채널형의 MISㆍFETQNH가 배치되어 있다. 고내압부의 MISㆍFETQPH, QNH의 동작 전압은, 예를 들면 25V 정도이다.
고내압의 p채널형의 MISㆍFETQPH는, 게이트 전극 FGH와, 게이트 절연막(10f)과, 한 쌍의 p형의 반도체 영역(21, 21)을 갖고 있다. 이 MISㆍFETQPH의 채널은, 상기 게이트 전극 FGH와 활성 영역이 평면적으로 겹치는 n형의 매립 웰 DNW의 상층에 형성된다.
게이트 전극 FGH는, 예를 들면 저저항의 다결정 실리콘에 의해 형성되어 있고, 그 상면에는 실리사이드층(5a)이 형성되어 있다. 상기 게이트 절연막(10f)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGH와 기판(1S)(n형의 매립 웰 DNW) 사이에 형성되어 있다.
고내압의 p채널형의 MISㆍFETQPH의 한 쌍의 p형의 반도체 영역(21, 21)은, n형의 매립 웰 DNW 내에서 게이트 전극 FGH를 끼워넣는 위치에 형성되어 있다.
상기 한 쌍의 p형의 반도체 영역(21, 21)의 한쪽은, 채널측의 p-형의 반도체 영역(21a)과, 거기에 접속된 p+형의 반도체 영역(21b)을 갖고 있다. 이 p-형의 반도체 영역(21a) 및 p+형의 반도체 영역(21b)에는, 예를 들면 붕소(B) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, p+형의 반도체 영역(21b)의 불순물 농도의 쪽이, p-형의 반도체 영역(21a)의 불순물 농도보다도 높아지도록 설정되어 있다.
또한, 한 쌍의 p형의 반도체 영역(21, 21)의 다른 쪽은, 채널측의 p형의 반도체 영역 PV와, 거기에 접속된 p+형의 반도체 영역(21b)을 갖고 있다. p형의 반도체 영역 PV의 불순물 농도는, p형의 매립 웰 DPW보다도 높고, p+형의 반도체 영역(21b)의 불순물 농도보다도 낮게 설정되어 있다.
이러한 고내압의 MISㆍFETQPH의 반도체 영역(21, 21)은, 상기 층간 절연막(2b) 및 절연막(2a)에 형성된 컨택트 홀 CT 내의 도체부(7h)에 전기적으로 접속되어 있다. 이 도체부(7h)가 접하는 p+형의 반도체 영역(21b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
고내압의 n채널형의 MISㆍFETQNH는, 게이트 전극 FGH와, 게이트 절연막(10f)과, 한 쌍의 p형의 반도체 영역(22, 22)을 갖고 있다. 이 MISㆍFETQNH의 채널은, 상기 게이트 전극 FGH와 활성 영역이 평면적으로 겹치는 p형의 매립 웰 DPW의 상층에 형성된다.
고내압의 MISㆍFETQNH의 게이트 전극 FGH는, 예를 들면 저저항의 다결정 실리콘에 의해 형성되어 있고, 그 상면에는 실리사이드층(5a)이 형성되어 있다. 고내압의 MISㆍFETQNH의 게이트 절연막(10f)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGH와 기판(1S)(p형의 매립 웰 DPW) 사이에 형성되어 있다.
고내압의 MISㆍFETQNH의 한 쌍의 n형의 반도체 영역(22, 22)은, p형의 매립 웰 DPW 내에서 게이트 전극 FGH를 끼워넣는 위치에 형성되어 있다.
상기 한 쌍의 n형의 반도체 영역(22, 22)의 한쪽은, 채널측의 n-형의 반도체 영역(22a)과, 거기에 접속된 n+형의 반도체 영역(22b)을 갖고 있다. 이 n-형의 반도체 영역(22a) 및 n+형의 반도체 영역(22b)에는, 예를 들면 인 또는 비소(As) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, n+형의 반도체 영역(22b)의 불순물 농도의 쪽이, n-형의 반도체 영역(22a)의 불순물 농도보다도 높아지도록 설정되어 있다.
또한, 한 쌍의 n형의 반도체 영역(22, 22)의 다른 쪽은, 채널측의 n형의 반도체 영역 NV와, 거기에 접속된 n+형의 반도체 영역(22b)을 갖고 있다. n형의 반도체 영역 NV의 불순물 농도는, n형의 매립 웰 DNW보다도 높고, n+형의 반도체 영역(22b)의 불순물 농도보다도 낮게 설정되어 있다.
이러한 고내압의 MISㆍFETQNH의 반도체 영역(22, 22)은, 상기 층간 절연 막(2b) 및 절연막(2a)에 형성된 컨택트 홀 CT 내의 도체부(7i)에 전기적으로 접속되어 있다. 이 도체부(7i)가 접하는 n+형의 반도체 영역(22b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
한편, 저내압부의 분리부 TI에 둘러싸여진 활성 영역에는, p채널형의 MISㆍFETQPL 및 n채널형의 MISㆍFETQNL이 배치되어 있다. 이 저내압부의 MISㆍFETQPL, QNL의 동작 전압은, 예를 들면 6.0V 정도이다. 저내압부의 MISㆍFETQPL, QNL의 게이트 절연막은, 고내압의 MISㆍFETQNH, QPH와 비교하여, 그 막 두께는 얇게 형성되고, 게이트 길이 방향의 게이트 전극 길이도 작게 형성되어 있다.
또한, 저내압부의 MISㆍFETQPL, QNL 중에는, 상기의 동작 전압이 6.0V인 것 이외에, 동작 전압이 1.5V인 MISㆍFET가 있다. 이 동작 전압이 1.5V인 MISㆍFET는, 동작 전압이 6.0V인 MISㆍFET보다도 고속으로 동작할 목적으로 설치되고, 다른 MISㆍFET와 함께 상기의 LCD 드라이버 회로를 구성한다. 또한, 동작 전압이 1.5V인 MISㆍFET는, 그 게이트 절연막이, 동작 전압이 6.0V인 MISㆍFET의 게이트 절연막보다도 얇고, 그 막 두께가 1∼3nm 정도로 구성되어 있다. 이후의 도면 및 명세서문 내에서는, 설명의 간략화를 위해, 주로 동작 전압이 25V인 고내압부의 MISㆍFET와, 동작 전압이 6.0V인 저내압부의 MISㆍFET를 도시하고, 동작 전압이 1.5V인 MISㆍFET는 도시하지 않는다.
저내압의 p채널형의 MISㆍFETQPL은, 게이트 전극 FGL과, 게이트 절연막(10g)과, 한 쌍의 p형의 반도체 영역(23, 23)을 갖고 있다. 이 MISㆍFETQPL의 채널은, 상기 게이트 전극 FGL과 활성 영역이 평면적으로 겹치는 n형의 웰 NW의 상층에 형성된다.
게이트 전극 FGL은, 예를 들면 저저항의 다결정 실리콘에 의해 형성되어 있고, 그 상면에는 실리사이드층(5a)이 형성되어 있다. 상기 게이트 절연막(10g)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGL과 기판(1S)(n형의 웰 NW) 사이에 형성되어 있다.
저내압의 p채널형의 MISㆍFETQPL의 한 쌍의 p형의 반도체 영역(23, 23)은, n형의 웰 NW 내에서 게이트 전극 FGL을 끼워넣는 위치에 형성되어 있다.
상기 한 쌍의 p형의 반도체 영역(23, 23)의 각각은, 채널측의 p-형의 반도체 영역(23a)과, 거기에 접속된 p+형의 반도체 영역(23b)을 갖고 있다. 이 p-형의 반도체 영역(23a) 및 p+형의 반도체 영역(23b)에는, 예를 들면 붕소(B) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, p+형의 반도체 영역(23b)의 불순물 농도의 쪽이, p-형의 반도체 영역(23a)의 불순물 농도보다도 높아지도록 설정되어 있다.
이러한 저내압의 MISㆍFETQPL의 반도체 영역(23, 23)은, 상기 층간 절연막(2b) 및 절연막(2a)에 형성된 컨택트 홀 CT 내의 도체부(7j)에 전기적으로 접속되어 있다. 이 도체부(7j)가 접하는 p+형의 반도체 영역(23b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
저내압의 n채널형의 MISㆍFETQNL은, 게이트 전극 FGL과, 게이트 절연막(10g)과, 한 쌍의 n형의 반도체 영역(24, 24)을 갖고 있다. 이 MISㆍFETQNL의 채널은, 상기 게이트 전극 FGL과 활성 영역이 평면적으로 겹치는 p형의 웰 PW의 상층에 형성된다.
저내압의 MISㆍFETQNL의 게이트 전극 FGL은, 예를 들면 저저항의 다결정 실리콘에 의해 형성되어 있고, 그 상면에는 실리사이드층(5a)이 형성되어 있다. 저내압의 MISㆍFETQNL의 게이트 절연막(10g)은, 예를 들면 산화 실리콘으로 이루어지고, 게이트 전극 FGL과 기판(1S)(p형의 웰 PW) 사이에 형성되어 있다.
저내압의 MISㆍFETQNL의 한 쌍의 n형의 반도체 영역(24, 24)은, p형의 웰 PW내에서 게이트 전극 FGL을 끼워넣는 위치에 형성되어 있다.
상기 한 쌍의 n형의 반도체 영역(24, 24)의 각각은, 채널측의 n-형의 반도체 영역(24a)과, 거기에 접속된 n+형의 반도체 영역(24b)을 갖고 있다. 이 n-형의 반도체 영역(24a) 및 n+형의 반도체 영역(24b)에는, 예를 들면 인 또는 비소(As) 등과 같은 동일 도전형의 불순물이 함유되어 있지만, n+형의 반도체 영역(24b)의 불순물 농도의 쪽이, n-형의 반도체 영역(24a)의 불순물 농도보다도 높아지도록 설정되어 있다.
이러한 저내압의 MISㆍFETQNL의 반도체 영역(24, 24)은, 상기 층간 절연막(2b) 및 절연막(2a)에 형성된 컨택트 홀 CT 내의 도체부(7k)에 전기적으로 접속 되어 있다. 이 도체부(7k)가 접하는 n+형의 반도체 영역(24b)의 표층 일부에는, 실리사이드층(5a)이 형성되어 있다.
이러한 본 실시 형태 1에서는, 도 12에 도시하는 바와 같이, LCD 드라이버 회로 영역이나 플래시 메모리의 주변 회로 영역 등과 같은 플래시 메모리 이외의 회로 영역에서도, 절연막(2a)이 형성되어 있다. 이에 의해, LCD 드라이버 회로 영역, 플래시 메모리의 주변 회로 영역 등과 같은 플래시 메모리 이외의 회로 영역에서의 소자의 미세화를 유지할 수 있다.
또한, 본 실시 형태 1의 반도체 장치(반도체 칩, 기판(1S))에서 외부로부터 공급되는 전원은, 단일 전원으로 되어 있다. 본 실시 형태 1에서는, 반도체 장치의 외부 단일 전원 전압(예를 들면 3.3V)을 LCD 드라이버 회로용의 부전압 승압 회로(내부 승압 회로)에 의해, 메모리 셀 MC의 데이터 기입시에 사용하는 전압(예를 들면 -9V)으로 변환할 수 있다. 또한, 외부 단일 전원 전압(예를 들면 3.3V)을 LCD 드라이버 회로용의 정전압 승압 회로(내부 승압 회로)에 의해, 메모리 셀 MC의 데이터 소거시에 사용하는 전압(예를 들면 9V)으로 변환할 수 있다. 즉, 플래시 메모리용으로 새롭게 내부 승압 회로를 형성할 필요가 없다. 이 때문에, 반도체 장치의 내부의 회로 규모를 작게 억제할 수 있으므로, 반도체 장치의 소형화를 추진할 수 있다.
다음으로, 도 13은 본 실시 형태 1의 플래시 메모리의 데이터 기입 동작시의 상기 선택 메모리 셀 MCs에서의 각 부에의 인가 전압의 일례를 나타내는 도 10의 Y1-Y1선의 단면도이다.
여기에서는 도체부(7b)를 통하여 n형의 웰 HNW 및 n형의 매립 웰 DNW에, 예를 들면 9V 정도의 전압을 인가하여 기판(1S)과 p형의 웰 HPW1∼HPW3의 전기적인 분리를 행한다. 또한, 상기 제어 게이트 배선 CG로부터 도체부(7e)를 통하여 용량부 C의 제어 게이트 전극 CGW에, 예를 들면 9V 정도의 플러스의 제어 전압을 인가한다. 또한, 상기 데이터 기입ㆍ소거용의 비트선 WBL로부터 도체부(7c)를 통하여 용량부 CWE의 한쪽의 전극(p형의 반도체 영역(15) 및 p형의 웰 HPW2)에, 예를 들면 -9V 정도의 마이너스의 전압을 인가한다. 또한, 도체부(7a)를 통하여, p형의 웰 HPW3에, 예를 들면 0V를 인가한다. 또한, 상기 선택선 GS로부터 도체부(7f)를 통하여 선택 MISㆍFETQS의 게이트 전극 FGS에, 예를 들면 0V를 인가한다. 또한, 상기 소스선 SL로부터 도체부(7d)를 통하여 데이터 판독용의 MISㆍFETQR의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 0V를 인가한다. 또한, 데이터 기입용의 비트선 RBL로부터 도체부(7g)를 통하여, 선택 MISㆍFETQS의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 0V를 인가한다. 이에 의해, 선택 메모리 셀 MCs의 데이터 기입ㆍ소거용의 용량부 CWE의 p형의 웰 HPW2의 전자 e를, 채널 전체면의 FN 터널 전류에 의해 용량 절연막(10d)를 통하여 용량 전극 FGC1(부유 게이트 전극 FG)에 주입하고, 데이터를 기입한다.
다음으로, 도 14는 본 실시 형태 1의 플래시 메모리의 데이터 소거 동작시에서의 각 부에의 인가 전압을 나타내는 도 10의 Y1-Y1선의 단면도이다.
여기에서는 도체부(7b)를 통하여 n형의 웰 HNW 및 n형의 매립 웰 DNW에, 예 를 들면 9V 정도의 전압을 인가하여 기판(1S)과 p형의 웰 HPW1∼HPW3의 전기적인 분리를 행한다. 또한, 상기 제어 게이트 배선 CG로부터 도체부(7e)를 통하여 용량부 C의 제어 게이트 전극 CGW에, 예를 들면 -9V 정도의 마이너스의 제어 전압을 인가한다. 또한, 상기 데이터 기입ㆍ소거용의 비트선 WBL로부터 도체부(7c)를 통하여 용량부 CWE의 한쪽의 전극(p형의 반도체 영역(15) 및 p형의 웰 HPW2)에, 예를 들면 9V 정도의 플러스의 전압을 인가한다. 또한, 도체부(7a)를 통하여, p형의 웰 HPW3에, 예를 들면 0V를 인가한다. 또한, 상기 선택선 GS로부터 도체부(7f)를 통하여 선택 MISㆍFETQS의 게이트 전극 FGS에, 예를 들면 0V를 인가한다. 또한, 상기 소스선 SL로부터 도체부(7d)를 통하여 데이터 판독용의 MISㆍFETQR의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 0V를 인가한다. 또한, 데이터 기입용의 비트선 RBL로부터 도체부(7g)를 통하여, 선택 MISㆍFETQS의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 0V를 인가한다. 이에 의해, 선택 메모리 셀 MCse1(MCse2)의 데이터 기입ㆍ소거용의 용량부 CWE의 용량 전극 FGC1(부유 게이트 전극 FG)에 축적된 전자 e를, 채널 전체면의 FN 터널 전류에 의해 용량 절연막(10d)을 통하여 p형의 웰 HPW2에 방출하고, 데이터를 소거한다.
다음으로, 도 15는 본 실시 형태 1의 플래시 메모리의 데이터 판독 동작시에서의 각 부에의 인가 전압을 나타내는 도 10의 Y1-Y1선의 단면도이다.
여기에서는 도체부(7b)를 통하여 n형의 웰 HNW 및 n형의 매립 웰 DNW에, 예를 들면 3V 정도의 전압을 인가하여 기판(1S)과 p형의 웰 HPW1∼HPW3의 전기적인 분리를 행한다. 또한, 상기 제어 게이트 배선 CG로부터 도체부(7e)를 통하여 용량 부 C의 제어 게이트 전극 CGW에, 예를 들면 3V 정도의 플러스의 제어 전압을 인가한다. 이에 의해, 데이터 판독용의 MISㆍFETQR의 게이트 전극 FGR에 플러스의 전압을 인가한다. 또한, 도체부(7a)를 통하여, p형의 웰 HPW3에, 예를 들면 0V를 인가한다. 또한, 상기 선택선 GS로부터 도체부(7f)를 통하여 선택 MISㆍFETQS의 게이트 전극 FGS에, 예를 들면 3V를 인가한다. 또한, 상기 소스선 SL로부터 도체부(7d)를 통하여 데이터 판독용의 MISㆍFETQR의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 0V를 인가한다. 또한, 데이터 기입용의 비트선 RBL로부터 도체부(7g)를 통하여, 선택 MISㆍFETQS의 한쪽의 n형의 반도체 영역(12)에, 예를 들면 1V를 인가한다. 또한, 상기 데이터 기입ㆍ소거용의 비트선 WBL로부터 도체부(7c)를 통하여 용량부 CWE의 한쪽의 전극(p형의 반도체 영역(15) 및 p형의 웰 HPW2)에, 예를 들면 0V의 전압을 인가한다. 이에 의해, 선택 메모리 셀 MCr의 데이터 판독용의 MISㆍFETQR을 온 조건으로 하고, 그 데이터 판독용의 MISㆍFETQR의 채널에 드레인 전류가 흐르는지의 여부에 의해, 선택 메모리 셀 MCr에 기억되어 있는 데이터가 0/1의 어느 것인지를 판독한다.
이러한 본 실시 형태 1에 따르면, 데이터 재기입 영역(용량부 CWE), 데이터 판독 영역(데이터 판독용의 MISㆍFETQR) 및 용량 결합 영역(용량부 C)을 각각 별개의 p형의 웰 HPW1∼HPW3 내에 형성하고, 각각을 n형의 웰 HNW 및 n형의 매립 웰 DNW에 의해 분리한다.
데이터 재기입 영역(용량부 CWE)과, 데이터 판독 영역(데이터 판독용의 MISㆍFETQR)을 각각 별개의 p형의 웰 HPW2, HPW3 내에 형성함으로써, 데이터 재기입을 안정화시킬 수 있다. 이 때문에, 플래시 메모리의 동작 신뢰성을 향상시킬 수 있다.
다음으로, 본 실시 형태 1의 반도체 장치의 제조 방법의 일례를 도 16∼도 29에 의해 설명한다. 도 16∼도 29는, 본 실시 형태 1의 반도체 장치의 제조 공정 중에서의 동일한 기판(1S)(여기에서는, 반도체 웨이퍼라고 칭하는 평면 원형 형상의 반도체 박판)의 주요부 단면도이다.
우선, 도 16 및 도 17에 도시하는 바와 같이, p형의 기판(1S)(반도체 웨이퍼)을 준비하고, 그 고내압부에, p형의 매립 웰 DPW를 포토리소그래피(이하, 간단하게 리소그래피라고 함) 공정 및 이온 주입 공정 등에 의해 형성한다. 리소그래피 공정은, 포토레지스트(이하, 간단하게 레지스트라고 함)막의 도포, 노광 및 현상 등에 의해 원하는 레지스트 패턴을 형성하는 일련의 공정이다. 이온 주입 공정에서는, 리소그래피 공정을 거쳐 기판(1S)의 주면 위에 형성된 레지스트 패턴을 마스크로 하여, 기판(1S)의 원하는 부분에 원하는 불순물을 선택적으로 도입한다. 여기에서의 레지스트 패턴은, 불순물의 도입 영역이 노출되고, 그 이외의 영역이 덮혀지는 패턴으로 되어 있다.
계속해서, 고내압부, 저내압부 및 플래시 메모리의 메모리 셀 어레이에, n형의 매립 웰 DNW를 리소그래피 공정 및 이온 주입 공정 등에 의해 동시에 형성한다. 그 후, 기판(1S)의 주면의 분리 영역에 분리 홈을 형성한 후, 그 분리 홈 내에 절연막을 매립함으로써, 홈형의 분리부 TI를 형성한다. 이에 의해, 활성 영역을 규정한다.
다음으로, 도 18 및 도 19에 도시하는 바와 같이, 고내압부의 n채널형의 MISㆍFET 형성 영역에, n형의 반도체 영역 NV를 리소그래피 공정 및 이온 주입 공정 등에 의해 형성한다. 이 n형의 반도체 영역 NV는 n형의 매립 웰 DNW보다도 높은 불순물 농도를 갖는 영역이다. 계속해서, 고내압부의 p채널형의 MISㆍFET 형성 영역에, p형의 반도체 영역 PV를 리소그래피 공정 및 이온 주입 공정 등에 의해 형성한다. 이 p형의 반도체 영역 PV는 p형의 매립 웰 DPW보다도 높은 불순물 농도를 갖는 영역이다.
계속해서, 저내압부의 n채널형의 MISㆍFET 형성 영역에, p형의 웰 PW를 리소그래피 공정 및 이온 주입 공정 등에 의해 형성한다. 이 p형의 웰 PW는 p형의 매립 웰 DPW보다도 높은 불순물 농도를 갖는 영역이며, p형의 반도체 영역 PV보다도 높은 불순물 농도를 갖는 영역이다. 계속해서, 저내압부의 p채널형의 MISㆍFET 형성 영역에, n형의 웰 NW를 리소그래피 공정 및 이온 주입 공정 등에 의해 형성한다. 이 n형의 웰 NW는 n형의 매립 웰 DNW보다도 높은 불순물 농도를 갖는 영역이며, n형의 반도체 영역 NV보다도 높은 불순물 농도를 갖는 영역이다.
계속해서, 플래시 메모리의 메모리 셀 어레이에, p형의 웰 HPW1∼HPW3을 리소그래피 공정 및 이온 주입 공정 등에 의해 동시에 형성한다. 이 p형의 웰 HPW1∼HPW3은 p형의 매립 웰 DPW보다도 높은 불순물 농도를 갖는 영역이며, p형의 반도체 영역 PV와 동일 정도의 불순물 농도를 갖는 영역이다.
또한, 이들 n형의 매립 웰 DNW, p형의 매립 웰 DPW, n형의 반도체 영역 NV, p형의 반도체 영역 PV, n형의 웰 NW, p형의 웰 PW, p형의 웰 HPW1∼HPW3의 불순물 농도의 대소 관계는, 후술하는 실시 형태에서도 마찬가지이다.
그 후, 게이트 절연막(10b, 10e, 10f, 10g) 및 용량 절연막(10c, 10d)을 열 산화법 등에 의해 형성한 후, 기판(1S)(반도체 웨이퍼)의 주면(제1 주면) 위에, 예를 들면 저저항의 다결정 실리콘막으로 이루어지는 도체막(20)을 CVD(Chemical Vapor Deposition)법 등에 의해 형성한다. 이 때, 고내압부의 MISㆍFET의 게이트 절연막(10f)은, 25V의 내압에 견딜 수 있도록, 저내압부의 MISㆍFET의 게이트 절연막(10g)보다도 두꺼운 막 두께의 게이트 절연막으로 형성한다. 고내압의 MISㆍFET의 게이트 절연막(10f)의 두께는, 예를 들면 50∼100nm이다. 상기의 열 산화법에 의한 산화막 이외에, CVD법 등에 의해 퇴적된 절연막을 적층시킬 수도 있다.
또한, 본 실시 형태 1에서는, 불휘발성 메모리의 게이트 절연막(10b, 10e) 및 용량 절연막(10c, 10d)은, 저내압부의 MISㆍFET(여기에서는 동작 전압이, 예를 들면 6.0V인 MISㆍFET)의 게이트 절연막(10g)과 동일한 공정에 의해 형성되어 있다. 이 때문에, 플래시 메모리의 게이트 절연막(10b, 10e) 및 용량 절연막(10c, 10d)의 두께는, 상기 저내압부의 MISㆍFET의 게이트 절연막(10g)과 동일한 두께로 형성되어 있다. 전술한 절연막(10a) 등과 마찬가지의 이유로부터, 게이트 절연막(10b, 10e, 10g) 및 용량 절연막(10c, 10d)의 막 두께는 10nm 이상이고 20nm 이하가 바람직하고, 예를 들면 13.5nm로 형성되어 있다.
다음으로, 상기한 도체막(20)을, 도 20 및 도 21에 도시하는 바와 같이, 리소그래피 공정 및 에칭 공정에 의해 패터닝함으로써, 게이트 전극 FGH, FGL, FGS 및 부유 게이트 FG(게이트 전극 FGR 및 용량 전극 FGC1, FGC2)를 동시에 형성한다. 계속해서, 고내압부의 p채널형의 MISㆍFET 형성 영역, 용량부 C의 형성 영역 및 데이터 기입ㆍ소거용의 용량부 CWE의 형성 영역에, p-형의 반도체 영역(21a, 13a, 16a)을 리소그래피 공정 및 이온 주입법 등에 의해 동시에 형성한다. 계속해서, 고내압부의 n채널형의 MISㆍFET 형성 영역, 데이터 판독용의 MISㆍFETQR의 형성 영역, 용량부 C의 형성 영역, 데이터 기입ㆍ소거용의 용량부 CWE의 형성 영역 및 선택 MISㆍFETQS의 형성 영역에, n-형의 반도체 영역(22a, 12a, 14a, 15a)을 리소그래피 공정 및 이온 주입법 등에 의해 동시에 형성한다. 계속해서, 저내압부의 p채널형의 MISㆍFET 형성 영역에, p-형의 반도체 영역(23a)을 리소그래피 공정 및 이온 주입법 등에 의해 형성한다. 계속해서, 저내압부의 n채널형의 MISㆍFET 형성 영역에, n-형의 반도체 영역(24a)을 리소그래피 공정 및 이온 주입법 등에 의해 형성한다.
다음으로, 도 22 및 도 23에 도시하는 바와 같이, 기판(1S)(반도체 웨이퍼)의 주면 위에, 예를 들면 산화 실리콘으로 이루어지는 절연막을 CVD법 등에 의해 퇴적한 후, 그것을 이방성의 드라이 에칭에 의해 에치백함으로써, 게이트 전극 FGH, FGL, FGR, FGS 및 용량 전극 FGC1, FGC2의 측면에 사이드월 SW를 형성한다.
계속해서, 고내압부 및 저내압부의 p채널형의 MISㆍFET 형성 영역과, 용량부 및 기입ㆍ소거용 용량부 형성 영역과, p형의 웰 HPW3의 인출 영역에, p+형의 반도체 영역(21b, 23b, 13b, 15b, 6a)을 리소그래피 공정 및 이온 주입법 등에 의해 동시 에 형성한다. 이에 의해, 고내압부에, 소스 및 드레인용의 p형의 반도체 영역(21)을 형성하고, p채널형의 MISㆍFETQPH를 형성한다. 또한, 저내압부에, 소스 및 드레인용의 p형의 반도체 영역(23)을 형성하고, p채널형의 MISㆍFETQPL을 형성한다. 또한, 용량부 형성 영역에, p형의 반도체 영역(13)을 형성한다. 또한, 기입ㆍ소거용 용량부 형성 영역에, p형의 반도체 영역(15)을 형성한다.
계속해서, 고내압부, 저내압부, 판독부, 용량부, 기입ㆍ소거용 용량부 형성 영역 및 선택부의 n채널형의 MISㆍFET 형성 영역에, n+형의 반도체 영역(22b, 24b, 12b, 14b, 16b)을 리소그래피 공정 및 이온 주입법 등에 의해 동시에 형성한다. 이에 의해, 고내압부에, 소스 및 드레인용의 n형의 반도체 영역(22)을 형성하고, n채널형의 MISㆍFETQNH를 형성한다. 또한, 저내압부에, 소스 및 드레인용의 n형의 반도체 영역(24)을 형성하고, n채널형의 MISㆍFETQNL을 형성한다. 또한, 판독부 및 선택부에, n형의 반도체 영역(12)을 형성하고, 데이터 판독용의 MISㆍFETQR 및 선택 MISㆍFETQS를 형성한다. 또한, 용량부 형성 영역에, n형의 반도체 영역(14)을 형성한다. 또한, 기입ㆍ소거용 용량부 형성 영역에, n형의 반도체 영역(16)을 형성한다.
다음으로, 도 24 및 도 25에 도시하는 바와 같이, 기판(1S)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 캡 절연막을 CVD법에 의해 퇴적하고, 또한 그 위에, 예를 들면 질화 실리콘막으로 이루어지는 절연막을 저압 CVD법에 의해 퇴적한 후, 이것을 리소그래피 공정 및 에칭 공정에 의해 패터닝함으로써, 캡 절연 막(3a) 및 절연막(4a)의 패턴을 형성한다. 캡 절연막(3a) 및 절연막(4a)은, 메모리 셀 MC의 부유 게이트 전극 FG를 덮도록 패턴 형성되고, 그 이외의 영역에는 형성되어 있지 않다.
절연막(4a)은, 상기한 바와 같이 플라즈마가 없는 저압(감압) CVD(LPCVD)법에 의해 형성하였다. 저압 CVD법에 의해 질화 실리콘막(절연막(4a))을 성막하는 경우, 예를 들면 디클로로실란(SiH2Cl2)과 암모니아(NH3)의 열 반응에 의해 생성한다. 또한, 처리 온도는, 예를 들면 650∼800℃이다.
저압 CVD법의 경우, 반응 분자의 평균 자유 공정이 길기 때문에 스텝 커버리지가 좋은 박막을 퇴적할 수 있다. 또한, 막 두께나 막질의 균일성도 좋다.
캡 절연막(3a) 및 절연막(4a)의 패턴은, 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성되어 있다. 이와 같이 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 저압 CVD법의 경우, 플라즈마 CVD법에 비하여 성막 시간이 걸리기는 하지만, 저압 CVD법에 의한 절연막(4a)의 두께는, 예를 들면 5∼20nm이며, 플라즈마 CVD법에 의한 절연막(2a)보다도 얇아서 좋으므로 절연막(4a)을 형성하였다고 하여 반도체 장치의 제조 시간이 대폭 증대하는 일도 없다.
또한, 캡 절연막(3a) 및 절연막(4a)의 패턴은, 실리사이드층(5a)을 형성하지 않은 개소에 마스크 패턴(절연막의 패턴)을 형성하기 위한 포토리소그래피 공정 및 에칭 공정과 동시에 형성한다. 이에 의해, 캡 절연막(3a) 및 절연막(4a)의 패턴을 형성한다고 하여 반도체 장치의 제조 공정이나 제조 시간이 증대하는 일도 없다.
다음으로, 도 26 및 도 27에 도시하는 바와 같이, 실리사이드층(5a)을 선택적으로 형성한다. 캡 절연막(3a) 및 절연막(4a)을 상기한 바와 같이 형성함으로서, 메모리 셀 MC에서 기판(1S) 위의 실리사이드층(5a)의 단부를 부유 게이트 전극 FG의 측면(즉, n-형의 반도체 영역(12a), p-형의 반도체 영역(13a), n-형의 반도체 영역(14a), p-형의 반도체 영역(15a), n-형의 반도체 영역(16a))으로부터 떨어뜨릴 수 있으므로, 실리사이드층(5a)과 기판(1S) 사이에서의 접합 리크의 발생을 억제 또는 방지할 수 있다.
계속해서, 도 28 및 도 29에 도시하는 바와 같이, 기판(1S)(반도체 웨이퍼)의 주면 위에, 예를 들면 질화 실리콘막으로 이루어지는 절연막(2a)을 부유 게이트 전극 FG 및 게이트 전극 FGH, FGL을 덮도록 CVD법 등에 의해 퇴적한다. 이에 의해, 메모리 셀 어레이 및 LCD 드라이버 회로 영역의 양쪽 모두에 절연막(2a)이 퇴적된다. 절연막(2a)의 두께는, 예를 들면 30∼100nm이다.
절연막(2a)은, 상기한 바와 같이 플라즈마 CVD법에 의해 형성하였다. 플라즈마 CVD법에 의해 질화 실리콘막(절연막(2a))을 성막하는 경우, 예를 들면 실란(SiH4)과 암모니아(NH3)의 혼합 가스를 이용하였다. 플라즈마 내에서는, 가스 분자가 분해하여 화학 반응(래디컬 반응)이 촉진됨으로써 성막이 행해지므로, 저압 CVD법에 비하여 낮은 온도에서 성막이 가능하다. 처리 온도는, 예를 들면 250∼400℃이다. 플라즈마 CVD법에서 이용되는 압력은, 예를 들면 30∼500Pa이다. 플라즈마 CVD법에서는 고주파 전원이 이용되고 있다. 플라즈마 CVD법에 의해 형성된 절연막은, 내습성, 기계적인 강도가, 인 글래스막에 비하여 우수하다.
다음으로, 도 11 및 도 12에 도시한 바와 같이, 기판(1S)의 주면 위에, 예를 들면 산화 실리콘막으로 이루어지는 절연막(2b)을, 하층의 절연막(2a)보다도 두껍게 CVD법 등에 의해 퇴적하고, 또한 절연막(2b)의 상면에 대하여 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 실시하여 절연막(2b)의 상면을 평탄화한다.
계속해서, 메모리 셀 어레이 및 LCD 드라이버 회로 영역의 절연막(2a, 2b)에 컨택트 홀 CT를 리소그래피 공정 및 에칭 공정에 의해 형성한 후, 기판(1S)(반도체 웨이퍼)의 주면 위에, 예를 들면 텅스텐(W) 등으로 이루어지는 도체막을 CVD법 등에 의해 퇴적하고, 그것을 CMP법 등에 의해 연마함으로써 컨택트 홀 CT 내에 도체부(7a∼7k)를 형성한다.
이 때, 절연막(2a)은, 컨택트 홀 CT를 형성하기 위한 에칭시에 에칭 스토퍼로서 기능하게 되어 있다. 이러한 절연막(2a)을 형성함으로써, 주로 주회로 영역 N의 소자의 치수를 축소하는 것이 가능하게 되어 있다.
이 이후는, 통상의 배선 형성 공정, 검사 공정 및 조립 공정을 거쳐 반도체 장치를 제조한다.
이러한 본 실시 형태 1의 반도체 장치의 제조 방법에 따르면, LCD 드라이버 회로용의 MISㆍFETQPH, QNH, QPL, QNL의 구성부와, 메모리 셀 MC의 용량부 C, CWE 및 MISㆍFETQR, QS의 구성부를 동시에 형성할 수 있으므로, 반도체 장치의 제조 공정을 간략화할 수 있다. 이에 의해, 반도체 장치의 제조 시간을 단축할 수 있다. 또한, 반도체 장치의 코스트를 저감할 수 있다.
<실시 형태 2>
도 30은, 본 실시 형태 2의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 본 실시 형태 2에서는, 상기 캡 절연막(3a)과 절연막(4a)의 적층순이 반대로 되어 있다. 즉, 절연막(4a)의 패턴 위에 캡 절연막(3a)의 패턴이 형성되어 있다.
절연막(4a)의 패턴은, 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성되어 있다. 캡 절연막(3a)의 패턴은, 상기 절연막(4a) 위에 겹쳐 형성되어 있다. 또한, 기판(1S)의 주면 위 전체면에는, 캡 절연막(3a)의 패턴 및 게이트 전극 G를 덮도록, 절연막(2a)이 퇴적되어 있다.
이 이외는, 상기 실시 형태 1과 동일하다. 또한, 플래시 메모리의 구체예에 대해서도 본 실시 형태 2의 특징 부분을 제외하고 상기 실시 형태 1에서 설명한 것과 동일하다.
본 실시 형태 2에서도 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
<실시 형태 3>
도 31은, 본 실시 형태 3의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 본 실시 형태 3에서는, 상기 절연막(4a)이 패터닝되지 않고, 기판(1S)의 주면 위 전체면에 퇴적되어 있다.
메모리 셀 어레이 MR에서는, 절연막(4a)이 절연막(2a)과 캡 절연막(3a) 사이에 형성되어 있다. 즉, 메모리 셀 어레이 MR에서는, 캡 절연막(3a)이 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성되어 있다. 또한, 메모리 셀 어레이 MR에서는, 절연막(4a)이 캡 절연막(3a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다. 또한, 메모리 셀 어레이 MR에서는, 절연막(2a)이 절연막(4a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다.
주회로 영역 N에서는, 절연막(4a)이 게이트 전극 G의 상면 및 게이트 전극 G의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮도록 퇴적되어 있다. 또한, 주회로 영역 N에서는, 절연막(2a)이 절연막(4a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다.
이 이외는, 상기 실시 형태 1과 동일하다. 또한, 플래시 메모리의 구체예에 대해서도 본 실시 형태 3의 특징 부분을 제외하고 상기 실시 형태 1에서 설명한 것과 동일하다.
본 실시 형태 3에서도 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 본 실시 형태 3에서는, 절연막(4a)을 패터닝하지 않아도 되므로, 그 만큼, 반도체 장치의 제조 공정을 간략화할 수 있다. 이 때문에, 반도체 장치의 제조 시간을 저감할 수 있다.
<실시 형태 4>
도 32는, 본 실시 형태 4의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 본 실시 형태 4에서는, 상기 절연막(4a)이 패터닝되지 않고, 절연막(2a) 위(기판(1S)의 주면 위 전체면)에 퇴적되어 있다.
메모리 셀 어레이 MR에서는, 캡 절연막(3a)이 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮고, 또한 기판(1S)의 주면의 일부를 덮도록 형성되어 있다.
또한, 메모리 셀 어레이 MR에서는, 절연막(2a)이 캡 절연막(3a)의 패턴을 덮도록 퇴적되고, 또한, 그 절연막(2a) 위에는 그 표면을 덮도록 절연막(4a)이 퇴적되어 있다. 상기한 바와 같이 저압 CVD법에 의해 형성된 절연막(4a)은 스텝 커버리지가 좋으므로, 부유 게이트 전극 FG를 덮는 절연막(2a)의 끝자락 부분의 크랙 CK는 절연막(4a)에 의해 양호하게 덮혀져 있다.
주회로 영역 N에서는, 절연막(2a)이 게이트 전극 G의 상면 및 게이트 전극 G의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮도록 형성되어 있다. 또한, 주회로 영역 N에서는, 절연막(4a)이 절연막(2a)의 표면에 접한 상태에서 이것을 덮도록 형성되어 있다.
이 이외는, 상기 실시 형태 1과 동일하다. 또한, 플래시 메모리의 구체예에 대해서도 본 실시 형태 4의 특징 부분을 제외하고 상기 실시 형태 1에서 설명한 것과 동일하다.
본 실시 형태 4에서도 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 본 실시 형태 4에서도, 절연막(4a)을 패터닝하지 않아도 되므로, 그 만큼, 반도체 장치의 제조 공정을 간략화할 수 있어, 반도체 장치의 제조 시간을 단축할 수 있다.
<실시 형태 5>
도 33은, 본 실시 형태 5의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 본 실시 형태 5에서는, 상기 캡 절연막(3a)이 형성되어 있지 않은 데다가, 상기 절연막(4a)이 패터닝되지 않고 기판(1S)의 주면 위 전체면에 퇴적되어 있다.
메모리 셀 어레이 MR에서는, 절연막(4a)이 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮고, 또한 기판(1S)의 주면을 덮도록 퇴적되어 있다. 또한, 메모리 셀 어레이 MR에서는, 절연막(2a)이 절연막(4a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다. 게이트 전극 FG의 상부에는 실리사이드층(5a)이 형성되어 있다.
주회로 영역 N에서는, 절연막(4a)이 게이트 전극 G의 상면 및 게이트 전극 G 의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮도록 퇴적되어 있다. 또한, 주회로 영역 N에서는, 절연막(2a)이 절연막(4a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다.
이 이외는, 상기 실시 형태 1과 동일하다. 또한, 플래시 메모리의 구체예에 대해서도 본 실시 형태 5의 특징 부분을 제외하고 상기 실시 형태 1에서 설명한 것과 동일하다.
본 실시 형태 5에서도 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 본 실시 형태 5에서도, 절연막(4a)을 패터닝하지 않아도 되므로, 그 만큼, 반도체 장치의 제조 공정을 간략화할 수 있어, 반도체 장치의 제조 시간을 단축할 수 있다.
<실시 형태 6>
도 34는, 본 실시 형태 6의 플래시 메모리를 갖는 반도체 장치의 주요부 단면도를 도시하고 있다. 본 실시 형태 6에서는, 상기 캡 절연막(3a)이 형성되어 있지 않은 데다가, 상기 절연막(4a)이 패터닝되지 않고 절연막(2a) 위(기판(1S)의 주면 위 전체면)에 퇴적되어 있다.
메모리 셀 어레이 MR에서는, 절연막(2a)이 부유 게이트 전극 FG의 상면 및 부유 게이트 전극 FG의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮고, 또한 기판(1S)의 주면을 덮도록 퇴적되어 있다.
또한, 메모리 셀 어레이 MR에서는, 절연막(4a)이 절연막(2a)의 표면에 접한 상태에서 이것을 덮도록 퇴적되어 있다. 상기한 바와 같이 저압 CVD법에 의해 형성된 절연막(4a)은 스텝 커버리지가 좋으므로, 부유 게이트 전극 FG를 덮는 절연막(2a)의 끝자락 부분의 크랙 CK는 절연막(4a)에 의해 양호하게 덮혀져 있다.
주회로 영역 N에서는, 절연막(2a)이 게이트 전극 G의 상면 및 게이트 전극 G의 측면의 사이드월 SW의 표면에 직접 접한 상태에서 이것을 덮도록 퇴적되어 있다. 또한, 주회로 영역 N에서는, 절연막(4a)이 절연막(2a)의 표면에 접한 상태에서 절연막(2a)의 표면을 덮도록 퇴적되어 있다.
이 이외는, 상기 실시 형태 1과 동일하다. 또한, 플래시 메모리의 구체예에 대해서도 본 실시 형태 6의 특징 부분을 제외하고 상기 실시 형태 1에서 설명한 것과 동일하다.
본 실시 형태 6에서도 절연막(4a)을 형성함으로써, 물이나 수소 이온이 부유 게이트 전극 FG에 확산되는 것을 억제 또는 방지할 수 있으므로, 플래시 메모리의 데이터 유지 특성을 향상시킬 수 있다.
또한, 본 실시 형태 6에서도, 절연막(4a)을 패터닝하지 않아도 되므로, 그 만큼, 반도체 장치의 제조 공정을 간략화할 수 있어, 반도체 장치의 제조 시간을 단축할 수 있다.
<실시 형태 7>
도 35는, 본 실시 형태 7의 반도체 장치의 플래시 메모리의 메모리 셀 어레이 MR의 주요부 평면도를 도시하고 있다. 또한, 본 실시 형태 7의 반도체 장치의 단면 구성은 상기 실시 형태 1∼6에서 설명한 것과 동일하므로 도시 및 설명을 생략한다. 절연막(2a, 4a) 및 캡 절연막(3a)의 배치 구성도 상기 실시 형태 1∼6에서 설명한 것과 동일하므로 설명을 생략한다.
본 실시 형태 7에서는, 반도체 칩을 구성하는 기판(1S)의 주면(제1 주면)의 플래시 메모리의 메모리 셀 어레이 MR에, 예를 들면 8×2비트 구성의 복수의 상기 메모리 셀 MC가 어레이 형상(행렬 형상)으로 규칙적으로 배열되어 배치되어 있다.
p형의 웰 HPW1∼HPW2는, 제2 방향 X로 연장되어 형성되어 있다. p형의 웰 HPW1에는, 복수의 비트분의 용량부 C가 배치되어 있다. 또한, p형의 웰 HPW2에는, 복수의 비트분의 데이터 기입ㆍ소거용의 용량부 CWE가 배치되어 있다. 또한, p형의 웰 HPW3에는, 복수의 비트분의 데이터 판독용의 MISㆍFETQR 및 선택 MISㆍFETQS가 배치되어 있다.
이러한 어레이 구성으로 함으로써, 플래시 메모리의 점유 영역을 축소할 수 있으므로, 반도체 칩의 사이즈 증대를 초래하지 않고, 반도체 장치의 부가 가치를 향상시킬 수 있다.
또한, 본 실시 형태 7에서는, 메모리 셀 어레이 MR의 기판(1S)의 빈 영역에 더미 게이트 전극 DG가 배치되어 있다. 이 더미 게이트 전극 DG는, 층간 절연막(2b)의 평탄성이나 패턴의 반복 배치를 고려한 것으로, 다른 부분과는 특별히 전기적으로 접속되는 경우가 없는 패턴이다.
이러한 더미 게이트 전극 DG를 형성함으로써, 층간 절연막(2b)의 평탄성을 향상시킬 수 있다. 이 때문에, 예를 들면 층간 절연막(2b) 위에 형성되는 배선이 나 층간 절연막(2b)에 형성되는 컨택트 홀 CT의 가공 정밀도를 향상시킬 수 있다.
더미 게이트 전극 DG의 구성은, 상기 부유 게이트 전극 FG의 구성과 동일하고, 동일 공정으로 형성되고 있다. 이에 의해, 특별히 제조 공정의 추가 없이, 메모리 셀 어레이 MR 내에 더미 게이트 전극 DG를 배치할 수 있다.
<실시 형태 8>
도 36은, 본 실시 형태 8의 반도체 장치에서의 플래시 메모리의 평면도이다. 또한, 본 실시 형태 8의 반도체 장치의 단면 구성은 상기 실시 형태 1∼6에서 설명한 것과 동일하므로 도시 및 설명을 생략한다. 절연막(2a, 4a) 및 캡 절연막(3a)의 배치 구성도 상기 실시 형태 1∼6에서 설명한 것과 동일하므로 설명을 생략한다.
본 실시 형태 8에서는, 메모리 셀 어레이 MR의 기판(1S)의 빈 영역에 더미 활성 영역 DL이 배치되어 있다. 이 더미 활성 영역 DL은, 분리부 TI의 평탄성을 고려한 것으로, 반도체 소자가 형성되지 않는 영역이다.
이러한 더미 활성 영역 DL을 형성함으로써, 분리부 TI의 상면의 평탄성을 향상시킬 수 있다. 이 때문에, 예를 들면 분리부 TI 위에 형성되는 층간 절연막(2b)이나 배선의 평탄성을 향상시킬 수 있다.
더미 활성 영역 DL의 구성은, 상기 활성 영역 L과 동일하다. 또한, 더미 활성 영역 DL은, 활성 영역 L과 동시에 형성된다. 이에 의해, 더미 활성 영역 DL을 형성하였다고 하여 반도체 장치의 제조 공정이 증대하는 일도 없다.
또한, 여기에서는, 평면 정방 형상의 복수의 더미 활성 영역 DL이 배치되어 있는 경우가 예시되어 있지만, 이에 한정되는 것은 아니며, 예를 들면 더미 활성 영역 DL의 평면 형상을 장방 형상이나 띠 형상으로 하여도 된다.
또한, 본 실시 형태 8의 더미 활성 영역 DL과, 상기 실시 형태 7의 더미 게이트 전극 DG를 조합할 수도 있다. 이 경우, 층간 절연막(2b)의 평탄성을 더욱 향상시키는 것이 가능하게 된다.
<실시 형태 9>
도 37은, 본 실시 형태 9의 반도체 장치에서의 플래시 메모리의 주요부 회로도이며, 데이터 기입 동작시에서의 각 부에의 인가 전압을 도시하는 회로도이다. 여기에서, 도 37에 도시되는 파선 S1로 둘러싸여진 메모리 셀 MCs는, 데이터 기입 대상의 메모리 셀(이하, 선택 메모리 셀 MCs라고 함)이다. 선택 메모리 셀 MCs의 기입 동작에 대해서는, 전술한 실시 형태 1의 도 6 및 도 13에서 설명한 것과 마찬가지로, 선택 제어 게이트 배선 CG0에 9V, 선택 비트선 WBL0에 -9V가 인가되어 있다.
또한, 파선 S2로 둘러싸여진 메모리 셀 MC01 및 파선 S3으로 둘러싸여진 메모리 셀 MC02는, 각각 데이터 기입 비대상의 메모리 셀(이하, 비선택 메모리 셀이라고 함)이다. 비선택 메모리 셀 MC01에서는, 비선택 제어 게이트 배선 CG1에 -3V, 선택 비트선 WBL0에 -9V가 인가되어 있다. 비선택 메모리 셀 MC02에서는, 선택 제어 게이트 배선 CG0에 9V, 비선택 비트선 WBL0에 0V가 인가되어 있다.
즉, 전술한 실시 형태 1∼8과는, 선택 메모리 셀 MCs의 기입 동작시에, 비선택 제어 게이트 배선 CG1에 -3V를 인가하고 있는 점이 상이하다.
이와 같이, 비선택 제어 게이트 배선 CG1에 -3V를 인가하고 있는 이유에 대하여, 하기에 도 38 및 도 39를 이용하여 설명한다. 도 38은, 비선택 메모리 셀 MC01에 인가되는 전압을, 전술한 실시 형태 1∼8에서의 데이터 기입시의 인가 전압에서 행한 경우의 상태를 도시하고 있고, 도 39는, 비선택 메모리 셀 MC01에 인가되는 전압을, 본 실시 형태 9에서의 데이터 기입시의 인가 전압에서 행한 경우의 상태를 도시하고 있다. 또한, 도 38, 도 39 및 후술하는 도 40은, 전술한 도 13 등과 마찬가지로, 도 10의 Y1-Y1선의 단면도를 이용하여 설명한다.
도 38에 도시하는 바와 같이, 전술한 실시 형태 1∼8의 비선택 메모리 셀 MC01에서는, 비선택 제어 게이트 배선 CG1에 0V, 선택 비트선 WBL0에 -9V가 인가되어 있기 때문에, 전하 주입 방출부 CWE의 용량 절연막(10d) 아래의 p형 웰 HPW2에 강한 전계가 발생하여, 잘못해서 전자가 용량 전극 FGC1에 주입되게 될 우려가 있다.
따라서, 도 39에 도시하는 바와 같이, 본 실시 형태 9의 비선택 메모리 셀 MC01에서는, 비선택 제어 게이트 배선 CG1에 인가되는 전압을 -3V로 하고 있기 때문에, 용량 절연막(10d) 아래의 p형 웰 HPW2에 강한 전계가 완화되어, 잘못해서 전자가 용량 전극 FGC1에 주입되는 것을 방지할 수 있다. 즉, 선택 메모리 셀 MCs의 데이터 기입 동작시에, 비선택 메모리 셀 MC01이 잘못하여 기입 상태로 되는 것을 방지할 수 있다.
또한, 도 40에 도시하는 바와 같이, 본 실시 형태 9의 비선택 메모리 셀 MC02에서는, 전술한 실시 형태 1∼8과 마찬가지로, 선택 제어 게이트 배선 CG0에 9V가 인가되어 있다. 이에 의해, 비선택 메모리 셀 MC02의 용량 절연막(10d) 아래의 p형 웰 HPW2에 전계가 발생하지만, 판독부의 p형 웰 HPW3의 전위도 0V이기 때문에, p형 웰 HPW2에 발생하는 전계는, 용량 결합비의 관계로부터 메모리 셀 MC01에서 발생하는 전계보다 약해진다. 따라서, 비선택 메모리 셀 MC02에서는, 선택 메모리 셀 MCs의 데이터 기입 동작시에, 전자가 용량 전극 FGC1에 주입되어, 잘못해서 기입 상태로 되는 일은 없다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
상기 실시 형태 1∼9에서는, 1비트를 2개의 메모리 셀 MC로 구성(1비트/2셀 구성)한 경우에 대하여 설명하였지만, 이에 한정되는 것은 아니며, 1비트를 1개의 메모리 셀 MC로 구성(1비트/1셀 구성)하여도 된다. 상기 실시 형태와 같이, 1비트를 2개의 메모리 셀 MC로 구성한 경우에는, 한쪽의 메모리 셀 MC에 문제점이 발생하여, 데이터를 유지할 수 없게 된 경우라도, 다른 쪽의 메모리 셀 MC에 의해 보상되기 때문에, 데이터 유지의 신뢰성을 더욱 향상시킬 수 있다. 또한, 1비트를 1개의 메모리 셀 MC로 구성한 경우에는, 1비트를 2개의 메모리 셀 MC로 구성한 경우에 비하여, 1비트당 메모리 셀의 점유 면적을 줄일 수 있으므로, 반도체 장치의 미세화를 촉진할 수 있다.
또한, 부유 게이트 전극 FG(용량 전극 FGC1, FGC2, 게이트 전극 FGR 등)의 상면 및 선택 MISㆍFETQS의 게이트 전극 FGS의 상면만을 덮도록 캡 절연막(3b)을 형성하여도 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 반도체 장치의 제조 방법에 적용한 경우에 대하여 설명하였지만, 그것에 한정되는 것은 아니며 여러 가지로 적용 가능하며, 예를 들면 마이크로 머신의 제조 방법에도 적용할 수 있다. 이 경우, 마이크로 머신이 형성된 기판에 상기 플래시 메모리를 형성함으로써 마이크로 머신의 간단한 정보를 기억할 수 있다.
본 발명은, 불휘발성 메모리를 갖는 반도체 장치의 제조업에 적용할 수 있다.
도 1은 본 발명자가 검토한 플래시 메모리를 갖는 반도체 장치의 주요부 단면도.
도 2는 본 발명의 일 실시 형태인 반도체 장치의 주요부 단면도.
도 3은 도 1 및 도 2의 반도체 장치의 플래시 메모리의 데이터 유지 특성을 비교하여 나타낸 그래프도.
도 4는 (a)는 대책 전의 메모리 셀의 임계값의 웨이퍼 내 장소 의존성을 나타내는 그래프도, (b)는 대책 후의 메모리 셀의 임계값의 웨이퍼 내 장소 의존성을 나타내는 그래프도．
도 5는 본 발명의 일 실시 형태인 반도체 장치에서의 플래시 메모리의 주요부 회로도.
도 6은 도 5의 불휘발성 메모리의 데이터 기입 동작시에서의 각 부에의 인가 전압을 나타내는 회로도.
도 7은 도 5의 불휘발성 메모리의 데이터 일괄 소거 동작시에서의 각 부에의 인가 전압을 나타내는 회로도.
도 8은 도 5의 불휘발성 메모리의 데이터ㆍ비트 단위 소거 동작시에서의 각 부에의 인가 전압을 나타내는 회로도.
도 9는 도 5의 불휘발성 메모리의 데이터 판독 동작시에서의 각 부에의 인가 전압을 나타내는 회로도.
도 10은 본 발명의 일 실시 형태인 반도체 장치에서의 불휘발성 메모리의 1 비트분의 메모리 셀의 평면도.
도 11은 도 10의 Y1-Y1선의 단면도.
도 12는 본 발명의 일 실시 형태인 반도체 장치에서의 주회로 형성 영역의 주요부 단면도.
도 13은 본 발명의 일 실시 형태인 반도체 장치에서의 불휘발성 메모리의 데이터 기입 동작시의 메모리 셀에서의 각 부에의 인가 전압의 일례를 나타내는 도 10의 Y1-Y1선의 단면도.
도 14는 본 발명의 일 실시 형태인 반도체 장치의 불휘발성 메모리의 데이터 소거 동작시에서의 각 부에의 인가 전압을 나타내는 도 10의 Y1-Y1선의 단면도.
도 15는 본 발명의 일 실시 형태인 반도체 장치의 불휘발성 메모리의 데이터 판독 동작시에서의 각 부에의 인가 전압을 나타내는 도 10의 Y1-Y1선의 단면도.
도 16은 본 발명의 다른 실시 형태인 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 17은 도 16과 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 18은 도 16 및 도 17에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 19는 도 18과 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 20은 도 18 및 도 19에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 21은 도 20과 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 22는 도 20 및 도 21에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 23은 도 22와 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 24는 도 22 및 도 23에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 25는 도 24와 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 26은 도 24 및 도 25에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 27은 도 26과 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 28은 도 26 및 도 27에 계속되는 반도체 장치의 제조 공정 중의 주회로 형성 영역의 반도체 기판의 주요부 단면도.
도 29는 도 28과 동일 공정시의 불휘발성 메모리 영역의 반도체 기판의 주요부 단면도.
도 30은 본 발명의 다른 실시 형태(실시 형태 2)의 불휘발성 메모리를 갖는 반도체 장치의 주요부 단면도.
도 31은 본 발명의 다른 실시 형태(실시 형태 3)의 불휘발성 메모리를 갖는 반도체 장치의 주요부 단면도.
도 32는 본 발명의 다른 실시 형태(실시 형태 4)의 불휘발성 메모리를 갖는 반도체 장치의 주요부 단면도.
도 33은 본 발명의 다른 실시 형태(실시 형태 5)의 불휘발성 메모리를 갖는 반도체 장치의 주요부 단면도.
도 34는 본 발명의 다른 실시 형태(실시 형태 6)의 불휘발성 메모리를 갖는 반도체 장치의 주요부 단면도.
도 35는 본 발명의 다른 실시 형태(실시 형태 7)의 반도체 장치에서의 플래시 메모리의 평면도.
도 36은 본 발명의 다른 실시 형태(실시 형태 8)의 반도체 장치에서의 플래시 메모리의 평면도.
도 37은 본 발명의 다른 실시 형태(실시 형태 9)의 반도체 장치에서의 플래시 메모리의 주요부 회로도.
도 38은 본 발명의 일 실시 형태(실시 형태 1∼8)의 불휘발성 메모리의 데이터 기입 동작시에서의, 비선택 메모리 셀 MC01에의 인가 전압의 일례를 나타내는 도 10의 Y1-Y1선의 단면도.
도 39는 본 발명의 다른 실시 형태(실시 형태 9)의 불휘발성 메모리의 데이터 기입 동작시에서의, 비선택 메모리 셀 MC01에의 인가 전압의 일례를 나타내는 도 10의 Y1-Y1선의 단면도.
도 40은 본 발명의 다른 실시 형태(실시 형태 9)의 불휘발성 메모리의 데이터 기입 동작시에서의, 비선택 메모리 셀 MC02에의 인가 전압의 일례를 나타내는 도 10의 Y1-Y1선의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1S: 반도체 기판
2a: 절연막
2b: 층간 절연막
3a: 캡 절연막
4a: 절연막
5a: 실리사이드층
6a: p+형의 반도체 영역
7a∼7k: 도체부
8a: n+형의 반도체 영역
10a: 게이트 절연막
10b: 게이트 절연막(제2 절연막)
10c: 용량 절연막(제3 절연막)
10d: 용량 절연막(제1 절연막)
10e, 10f, 10g: 게이트 절연막
12: n형의 반도체 영역
12a: n-형의 반도체 영역
12b: n+형의 반도체 영역
13: p형의 반도체 영역
13a: p-형의 반도체 영역
13b: p+형의 반도체 영역
14: n형의 반도체 영역
14a: n-형의 반도체 영역
14b: n+형의 반도체 영역
15: p형의 반도체 영역
15a: p-형의 반도체 영역
15b: p+형의 반도체 영역
16: n형의 반도체 영역
16a: n-형의 반도체 영역
16b: n+형의 반도체 영역
20: 도체막
21: p형의 반도체 영역
21a: p-형의 반도체 영역
21b: p+형의 반도체 영역
22: n형의 반도체 영역
22a: n-형의 반도체 영역
22b: n+형의 반도체 영역
23: p형의 반도체 영역
23a: p-형의 반도체 영역
23b: p+형의 반도체 영역
24: n형의 반도체 영역
24a: n-형의 반도체 영역
24b: n+형의 반도체 영역
TI: 분리부
DNW: n형의 매립 웰(제1 웰)
HPW1: p형의 웰(제4 웰)
HPW2: p형의 웰(제2 웰)
HPW3: p형의 웰(제3 웰)
HNW: n형의 웰
CT: 컨택트 홀
L, L1∼L5: 활성 영역
MC: 메모리셀
QR: 데이터 판독용의 MISㆍFET
FGR: 게이트 전극(제2 전극)
C: 용량부
CWE: 데이터 기입ㆍ소거용의 용량부
FGC1: 용량 전극(제1 전극)
FGC2: 용량 전극(제3 전극)
MR: 메모리 셀 어레이(제1 회로 영역)
PR: 주변 회로 영역
WBL, WBL0, WBL1: 데이터 기입ㆍ소거용의 비트선
RBL, RBL0, RBL1: 데이터 판독용의 비트선
CG, CG0, CG1: 제어 게이트 배선
SL: 소스선
GS: 선택선
QS: 선택 MISㆍFET
FGS: 게이트 전극
DPW: p형의 매립 웰
PV: p형의 반도체 영역
NV: n형의 반도체 영역
PW: p형의 웰
NW: n형의 웰
FGH: 게이트 전극
FGL: 게이트 전극
QPH: p채널형의 MISㆍFET
QPL: p채널형의 MISㆍFET
QNH: n채널형의 MISㆍFET
QNL: n채널형의 MISㆍFET
SW: 사이드월
FG: 부유 게이트 전극
MS: 반도체 영역
MS1: 저불순물 농도의 반도체 영역
MS2: 고불순물 농도의 반도체 영역
N: 주회로 영역(제2 회로 영역)
G: 게이트 전극
NS: 반도체 영역
NS1: 저불순물 농도의 반도체 영역
NS2: 고불순물 농도의 반도체 영역
Gox1, Gox2: 게이트 절연막
Q: MISㆍFET
PLG: 플러그
DG: 더미 게이트 전극
DL: 더미 활성 영역
CK: 크랙
MCs: 선택 메모리 셀
MC01, MC02: 비선택 메모리 셀

Claims (13)

  1. 두께 방향을 따라서 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖는 반도체 기판을 포함하고,
    상기 반도체 기판의 제1 주면에는,
    불휘발성 메모리가 배치된 제1 회로 영역과, 상기 불휘발성 메모리 이외의 회로가 배치된 제2 회로 영역이 형성되어 있고,
    상기 제1 회로 영역에는,
    상기 반도체 기판의 제1 주면에 형성된 제1 도전형의 제1 웰과,
    상기 제1 도전형과는 반대의 도전형을 갖는 제2 도전형의 웰로서, 상기 제1 웰에 내포되도록 배치된 제2 웰과,
    상기 제2 도전형의 웰로서, 상기 제2 웰과는 전기적으로 분리된 상태에서, 상기 제2 웰에 대하여 따르도록, 상기 제1 웰에 내포되도록 배치된 제3 웰과,
    상기 제2 도전형의 웰로서, 상기 제2 웰 및 상기 제3 웰과는 전기적으로 분리된 상태에서, 상기 제2 웰에 대하여 따르도록, 상기 제1 웰에 내포되도록 배치된 제4 웰과,
    상기 제2 웰, 상기 제3 웰 및 상기 제4 웰에 평면적으로 겹치도록 배치된 불휘발성 메모리 셀이 형성되어 있고,
    상기 불휘발성 메모리 셀은,
    상기 제2 웰, 상기 제3 웰 및 상기 제4 웰에 평면적으로 겹치도록 제1 방향 으로 연장하여 배치된 부유 게이트 전극과,
    상기 부유 게이트 전극이 상기 제2 웰에 평면적으로 겹치는 제1 위치에 형성된 데이터 기입 및 소거용의 소자와,
    상기 부유 게이트 전극이 상기 제3 웰에 평면적으로 겹치는 제2 위치에 형성된 데이터 판독용의 전계 효과 트랜지스터와,
    상기 부유 게이트 전극이 상기 제4 웰에 평면적으로 겹치는 제3 위치에 형성된 용량 소자를 갖고 있고,
    상기 데이터 기입 및 소거용의 소자는,
    상기 부유 게이트 전극의 상기 제1 위치에 형성되는 제1 전극과, 상기 제1 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제2 웰 내에서 상기 제1 전극을 끼워넣는 위치에 형성되는 반도체 영역과, 상기 제2 웰을 갖고 있고,
    상기 데이터 판독용의 전계 효과 트랜지스터는,
    상기 부유 게이트 전극의 상기 제2 위치에 형성되는 제2 전극과, 상기 제2 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제3 웰 내에서 상기 제2 전극을 끼워넣는 위치에 형성된 제1 도전형의 한 쌍의 반도체 영역을 갖고 있고,
    상기 용량 소자는,
    상기 부유 게이트 전극의 상기 제3 위치에 형성되는 제3 전극과, 상기 제3 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제4 웰 내에서 상기 제3 전극을 끼워넣는 위치에 형성되는 반도체 영역과, 상기 제4 웰을 갖고 있고,
    상기 제2 회로 영역에는, 게이트 전극이 형성되어 있고,
    상기 제1 회로 영역에서, 상기 반도체 기판의 제1 주면 위에는, 상기 부유 게이트 전극을 덮도록, 질소를 함유하는 제1 절연막의 패턴이 형성되어 있고,
    상기 반도체 기판의 제1 주면 위에는, 상기 제1 절연막의 패턴 및 상기 게이트 전극을 덮도록, 질소를 함유하는 제2 절연막과, 산소를 함유하는 제3 절연막이 순서대로 퇴적되어 있고,
    상기 제1 절연막은, 상기 제2 절연막보다도 치밀한 막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 기입 및 소거용의 소자에서의 데이터의 재기입은, 채널 전체면의 FN 터널 전류에 의해 행하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제3 전극의 상기 제1 방향에 교차하는 제2 방향의 길이는, 상기 제1 전극 및 상기 제2 전극의 상기 제2 방향의 길이보다도 긴 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 회로 영역에서, 상기 제1 절연막의 패턴과 상기 반도체 기판의 제1 주면 사이에는, 상기 부유 게이트 전극을 덮도록, 산소를 함유하는 캡 절연막이 형 성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 캡 절연막은, 상기 반도체 기판의 제1 주면에 형성되는 실리사이드층을 상기 부유 게이트 전극의 측면으로부터 이격시키도록, 상기 반도체 기판의 제1 주면의 일부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 절연막은, 상기 제2 절연막보다도 얇은 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 절연막은 열 화학 기상 성장법에 의해 형성된 질화 실리콘막으로 이루어지고,
    상기 제2 절연막은 플라즈마 화학 기상 성장법에 의해 형성된 질화 실리콘막으로 이루어지고,
    상기 제3 절연막은 산화 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 두께 방향을 따라서 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖는 반도체 기판을 포함하고,
    상기 반도체 기판의 제1 주면에는, 불휘발성 메모리가 배치된 제1 회로 영역과, 상기 불휘발성 메모리 이외의 회로가 배치된 제2 회로 영역이 형성되어 있고,
    상기 제1 회로 영역의 상기 반도체 기판의 주면 위에는 절연막을 개재하여 상기 불휘발성 메모리의 부유 게이트 전극이 형성되어 있고,
    상기 제2 회로 영역의 상기 반도체 기판의 주면 위에는 절연막을 개재하여 게이트 전극이 형성되어 있고,
    상기 제1 회로 영역에서, 상기 반도체 기판의 제1 주면 위에는, 상기 부유 게이트 전극을 덮도록, 질소를 함유하는 제1 절연막의 패턴이 형성되어 있고,
    상기 반도체 기판의 제1 주면 위에는, 상기 제1 절연막의 패턴 및 상기 게이트 전극을 덮도록, 질소를 함유하는 제2 절연막과, 산소를 함유하는 절연막이 순서대로 퇴적되어 있고,
    상기 제1 절연막의 패턴은, 상기 제2 절연막보다도 치밀한 막에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. (a) 두께 방향을 따라서 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 제1 주면 위에 절연막을 개재하여 도체막을 퇴적하는 공정,
    (c) 상기 도체막을 패터닝함으로써, 상기 반도체 기판의 제1 주면의 제1 회 로 영역에 불휘발성 메모리용의 부유 게이트 전극을 형성함과 함께, 상기 반도체 기판의 제1 주면의 상기 제1 회로 영역 이외의 제2 회로 영역에 게이트 전극을 형성하는 공정,
    (d) 상기 반도체 기판의 제1 주면 위에, 상기 부유 게이트 전극 및 상기 게이트 전극을 덮도록, 질소를 함유하는 제1 절연막을 열 화학 기상 성장법에 의해 퇴적하는 공정,
    (e) 상기 (d) 공정 후, 상기 제1 절연막에 대하여 에칭 처리를 실시함으로써, 상기 제2 회로 영역의 상기 제1 절연막을 제거하고, 상기 제1 회로 영역의 상기 부유 게이트 전극을 덮도록 상기 제1 절연막의 패턴을 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 반도체 기판의 제1 주면 위에, 상기 제1 절연막의 패턴 및 상기 게이트 전극을 덮도록, 질소를 함유하는 제2 절연막을 플라즈마 화학 기상 성장법에 의해 퇴적하는 공정,
    (g) 상기 (f) 공정 후, 상기 제2 절연막 위에, 산소를 함유하는 제3 절연막을 퇴적하는 공정,
    (h) 상기 (g) 공정 후, 상기 제1 회로 영역 및 상기 제2 회로 영역의 상기 제3 절연막 및 상기 제2 절연막에 접속 구멍을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 회로 영역에는,
    상기 반도체 기판의 제1 주면에 형성된 제1 도전형의 제1 웰과,
    상기 제1 도전형과는 반대의 도전형을 갖는 제2 도전형의 웰로서, 상기 제1 웰에 내포되도록 배치된 제2 웰과,
    상기 제2 도전형의 웰로서, 상기 제2 웰과는 전기적으로 분리된 상태에서, 상기 제2 웰에 대하여 따르도록, 상기 제1 웰에 내포되도록 배치된 제3 웰과,
    상기 제2 도전형의 웰로서, 상기 제2 웰 및 상기 제3 웰과는 전기적으로 분리된 상태에서, 상기 제2 웰에 대하여 따르도록, 상기 제1 웰에 내포되도록 배치된 제4 웰과,
    상기 제2 웰, 상기 제3 웰 및 상기 제4 웰에 평면적으로 겹치도록 배치된 불휘발성 메모리 셀이 형성되어 있고,
    상기 불휘발성 메모리 셀은,
    상기 제2 웰, 상기 제3 웰 및 상기 제4 웰에 평면적으로 겹치도록 제1 방향으로 연장하여 배치된 상기 부유 게이트 전극과,
    상기 부유 게이트 전극이 상기 제2 웰에 평면적으로 겹치는 제1 위치에 형성된 데이터 기입 및 소거용의 소자와,
    상기 부유 게이트 전극이 상기 제3 웰에 평면적으로 겹치는 제2 위치에 형성된 데이터 판독용의 전계 효과 트랜지스터와,
    상기 부유 게이트 전극이 상기 제4 웰에 평면적으로 겹치는 제3 위치에 형성된 용량 소자를 갖고 있고,
    상기 데이터 기입 및 소거용의 소자는,
    상기 부유 게이트 전극의 상기 제1 위치에 형성되는 제1 전극과, 상기 제1 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제2 웰 내에서 상기 제1 전극을 끼워넣는 위치에 형성되는 반도체 영역과, 상기 제2 웰을 갖고,
    상기 데이터 판독용의 전계 효과 트랜지스터는,
    상기 부유 게이트 전극의 상기 제2 위치에 형성되는 제2 전극과, 상기 제2 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제3 웰 내에서 상기 제2 전극을 끼워넣는 위치에 형성된 제1 도전형의 한 쌍의 반도체 영역을 갖고,
    상기 용량 소자는,
    상기 부유 게이트 전극의 상기 제3 위치에 형성되는 제3 전극과, 상기 제3 전극 및 상기 반도체 기판 사이에 형성되는 절연막과, 상기 제4 웰 내에서 상기 제3 전극을 끼워넣는 위치에 형성되는 반도체 영역과, 상기 제4 웰을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (c) 공정 후, 상기 (d) 공정 전에, 상기 제1 회로 영역의 상기 부유 게이트 전극을 덮도록, 산소를 함유하는 캡 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 캡 절연막을 형성한 후, 상기 반도체 기판의 제1 주면에 실리사이드층 을 형성하는 공정을 갖고,
    상기 캡 절연막의 형성 공정에서는, 상기 캡 절연막의 일부가 상기 반도체 기판의 제1 주면의 일부를 덮고, 상기 실리사이드층이 상기 부유 게이트 전극의 측면으로부터 이격하도록 상기 캡 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 절연막은 열 화학 기상 성장법에 의해 형성된 질화 실리콘막으로 이루어지고,
    상기 제2 절연막은 플라즈마 화학 기상 성장법에 의해 형성된 질화 실리콘막으로 이루어지고,
    상기 제3 절연막은 산화 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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