KR20090003730A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR20090003730A
KR20090003730A KR1020070066641A KR20070066641A KR20090003730A KR 20090003730 A KR20090003730 A KR 20090003730A KR 1020070066641 A KR1020070066641 A KR 1020070066641A KR 20070066641 A KR20070066641 A KR 20070066641A KR 20090003730 A KR20090003730 A KR 20090003730A
Authority
KR
South Korea
Prior art keywords
metal wiring
gas
semiconductor device
forming
contact plug
Prior art date
Application number
KR1020070066641A
Other languages
English (en)
Inventor
김세진
유미현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070066641A priority Critical patent/KR20090003730A/ko
Publication of KR20090003730A publication Critical patent/KR20090003730A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 금속배선 콘택플러그를 형성하는데 있어서 금속배선 콘택 플러그 내부에 심(Seam)이 발생하는데 플러그 상부가 과도하게 유실되어 심의 노출 면적이 증가하고 콘택 저항이 증가되는 문제를 해결하기 위하여, 금속배선 콘택 플러그를 분리시키는 식각 공정의 식각 가스를 SF6 및 Ar의 혼합 가스에 O2 버퍼 가스를 첨가한 플라즈마 가스로 이용함으로써, 금속배선 콘택 플러그 상부의 유실을 감소시키고 그에 따른 반도체 소자의 수율 및 특성을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 금속배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1 은 종래기술에 따른 반도체 소자의 금속배선 콘택플러그를 도시한 평면사진.
도 2는 종래 기술에 따른 금속배선 콘택 플러그를 나타낸 평면사진.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 도시한 단면도들.
도 4는 본 발명에 따른 금속배선 콘택 플러그를 나타낸 평면사진.
<도면의 주요부분에 대한 부호 설명>
100 : 반도체 기판 20, 120 : 층간절연막
30, 130 : 금속배선 콘택홀 40, 140 : 텅스텐층
45, 145 : 금속배선 콘택 플러그 50 : 심(Seam)
150 : 금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 금속배선 콘택 플러그를 형성하는데 있어서 금속배선 콘택 플러그 내부에 심(Seam)이 발생하는데 플러그 상부가 과도하게 유실되어 심의 노출 면적이 증가하고 콘택 저항이 증가되는 문제를 해결하기 위하여, 금속배선 콘택 플러그를 분리시키는 식각 공정의 식각 가스를 SF6 및 Ar의 혼합 가스에 O2 버퍼 가스를 첨가한 플라즈마 가스로 이용함으로써, 금속배선 콘택 플러그 상부의 유실을 감소시키고 그에 따른 반도체 소자의 수율 및 특성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자간 또는 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체 소자의 금속배선은, 배선을 위한 소정의 콘택홀 및 비아홀에 배선재료로 매립하여 플러그를 형성하고, 후속 공정에서 플러그와 금속배선을 연결하여 사용한다.
이러한 금속배선 콘택홀 및 금속배선은 비저항이 낮으면서 가공성이 우수한 금속을 배선재료를 이용하여 물리기상증착(physical vapor deposition, 이하 PVD)방법의 형성된다.
근래에는 반도체소자의 초고집적화에 따라 금속배선 콘택의 크기는 작아지고, 단차비는 높아져서 스퍼터링에 의한 금속배선 콘택 플러그의 매립 특성이 불량하게 되어 신뢰성을 얻기가 어려워졌다.
도 1 은 종래기술에 따른 반도체 소자의 금속배선 콘택 플러그를 도시한 평면사진이다.
도 1을 참조하면, 금속배선 콘택홀(30)을 포함하는 층간절연막(20) 상부에 텅스텐층(40)을 형성하고, 후속의 공정에서 텅스텐층(40)을 층간절연막(20)의 높이까지 식각하여 금속배선 콘택 플러그(45)를 형성한다.
그러나, 반도체 소자가 고집적화 됨에 따라서 금속배선 콘택홀(30)이 점점더 미세해지므로 텅스텐층이 콘택홀(30) 내에 완전히 매립되지 못하고 심(Seam)(50)이발생하게 된다. 또한, 금속배선 콘택 플러그(45)를 분리시키는 과정에서 플러그의 상부가 과도하게 유실되는 문제가 나타난다. 여기서, 심(Seam)의 모양은 길쭉한 타원형으로 구비되므로 콘택홀 내의 텅스텐층이 많이 유실되면 될수록 금속배선 콘택 플러그(45)의 상부면적은 감소하게 되는 것을 알 수 있다.
도 2는 종래 기술에 따른 금속배선 콘택 플러그를 나타낸 평면사진이다.
도 2를 참조하면, 금속배선 콘택 플러그의 중심부에 심이 과도하게 노출된 것을 알 수 있다.
상기와 같이 종래기술에 따른 반도체 소자의 금속배선 형성 방법은 금속배선 콘택 플러그의 상부 면적이 감소되어 금속배선의 전기적 특성 및 신뢰성이 저하되는 문제를 유발시킨다. 또한, 금속배선 콘택 플러그의 상부가 지나치게 유실될 경우 후속의 금속배선 형성시 유실된 토폴러지(Topology)에 영향을 받아서 정상적인 금속배선이 형성되지 못하고 공정 마진이 감소되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속배선 콘택 플러그를 분리시키는 식각 공정에서 식각 가스를 SF6 및 Ar의 혼합 가스로 사용하고 여기에 O2 버퍼 가스 첨가함으로써, 금속배선 콘택 플러그 상부 유실을 감소시킬 수 있다. 따라서, 콘택 저항을 감소시킬 수 있고 그에 따른 반도체 소자의 수율 및 특성을 향상시키고, 금속배선 형성 공정마진을 증가시킬 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 금속배선 형성 방법은,
반도체 기판 상부에 금속배선 콘택홀이 구비된 층간절연막을 형성하는 단계와,
반도체 기판 전면에 상기 금속배선 콘택홀을 매립하는 텅스텐층을 형성하는 단계와,
SF6 및 Ar의 혼합 가스에 O2 가스를 버퍼 가스로 첨가한 식각 가스로 상기 텅스텐층을 식각하여 금속배선 콘택 플러그를 형성하는 단계 및
상기 금속배선 콘택 플러그와 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 SF6 및 Ar의 혼합 비율은 18 ~ 20:1인 것을 특징으로 하고, 상기 SF6 에 대한 O2 가스의 혼합 비율은 8 ~ 10:1인 것을 특징으로 하고, 상기 식각 공정 시 인가하는 RF 소스 전압 및 바이어스(Bias) 전압의 비율은 12 ~ 13:1 로 유지하는 것을 특징으로 하고, 상기 금속배선은 알루미늄(Al)으로 형성하는 것을 특 징으로 한다.
이하, 본 발명에 따른 반도체 소자의 금속배선 형성방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
금속배선 형성 방법에 있어서 차세대 반도체 소자의 금속배선 콘택의 크기는 0.25㎛이하로 가고 있다고 할 때, 종횡비(aspect ratio)가 10 이상으로 매우 좁고 깊어지게 되므로, 금속배선 콘택 플러그에 심(Seam)이 발생하는 것은 피할 수 없는 상황이다. 따라서, 금속배선과 직접적으로 접속되는 금속배선 콘택 플러그의 상부면적을 최대한 확보하는 것이 중요하다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 게이트(워드라인), 랜딩플러그, 비트라인 및 캐패시터와 같은 하부구조물이 형성되어 있는 반도체 기판(100) 상부에 금속배선 콘택홀(130)을 포함하는 층간절연막(120)을 형성한다. 이때, 금속배선 콘택홀(130)은 반도체 기판(100)과 연결되며, 게이트 또는 비트라인에도 연결될 수 있다.
도 3b를 참조하면, 금속배선 콘택홀(130)을 포함하는 반도체 기판(100) 전면에 텅스텐층(140)을 형성한다. 이때, 금속배선 콘택홀(130)을 포함하는 층간절연막(120)의 표면에 PVD(Physical Vapor Deposition)방법을 사용하여 배리어 금속층으로 Ti층(미도시)을 더 형성할 수 있다. 배리어 금속층은 텅스텐 금속배선 형성시 반도체 기판(100)이 침식되는 것을 방지할 수 있다.
여기서, 텅스텐층은 단차 피복성이 우수한 물질이지만 금속배선 콘택홀(130) 이 미세화되면서 금속배선 콘택홀(130)의 중심부까지 텅스텐층이 완전히 매립되지 못하고 얇은 심(Seam)이 형성될 수 있다.
도 3c를 참조하면, 에치백(Etchback) 공정을 진행하여 텅스텐층을 각 금속배선 콘택홀(130) 별로 분리시킴으로써, 금속배선 콘택 플러그(145)를 형성한다. 이때, 에치백 공정을 위한 식각 가스로 18 ~ 20:1의 유량(sccm) 비율로 혼합된 SF6 및 Ar의 혼합 가스를 사용한 플라즈마 가스를 사용한다. 또한 식각 가스의 효율을 향상시키기 위하여 SF6 및 Ar의 혼합 가스에 O2 가스를 버퍼(Buffer) 가스로 첨가하되 SF6 에 대한 O2 가스의 유량(sccm) 비율은 8 ~ 10:1로 조절한다.
여기서, 플라즈마를 생성하는 RF 소스 전압 및 반도체 기판에 인가되어 플라즈마 라디칼을 끌어당기도록 하는 바이어스(Bias) 전압 비율은 12 ~ 13:1 로 유지하여 공정 조건을 최적화시킨다.
Ar 은 종래의 N2 가스보다 입자의 크기가 크므로 금속배선 콘택홀 내로 침투하는 양이 상대적으로 더 감소되기 때문에 종래 보다 금속배선 콘택 플러그의 상부가 유실되는 것을 방지할 수 있다. 또한 O2 가스가 버퍼 역할을 하여 층간절연막이 손상되는 것을 방지하므로 텅스텐층 분리 공정을 더 용이하게 수행할 수 있다.
도 3d를 참조하면, 층간절연막(120) 상부에 금속배선(150)을 형성한다. 이때, 금속배선(120)은 알루미늄(Al)을 이용하여 형성하는 것이 바람직하다.
여기서 SF6 및 Ar를 이용한 에치백 공정을 조절함으로써 텅스텐으로 구비되 는 금속배선 콘택 플러그(145)의 상부 면적이 안정적으로 확보될 수 있다.
도 4는 본 발명에 따른 금속배선 콘택 플러그를 나타낸 평면사진이다.
도 4를 참조하면, 노출되는 심(Seam)의 면적이 도 2에서 나타난 종래의 면적에 비하여 현저하게 감소된 것을 알 수 있다. 심의 면적이 감소되면 금속배선과 접속되는 면적이 증가되는 것이므로 금속배선 콘택 플러그의 저항이 감소되고 그에 따른 전기적 특성도 향상될 수 있다.
또한 금속배선의 특성이 향상되는 만큼 알루미늄으로 형성되는 금속배선의 면적을 감소시킬 수 있고, 배선 형성을 위한 공정마진을 더 확보할 수 있게 된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 금속배선 형성 방법은 금속배선 콘택 플러그를 분리시키는 식각 공정에서 식각 가스를 SF6 및 Ar의 혼합 가스로 사용하고 여기에 O2 버퍼 가스 첨가함으로써, 금속배선 콘택 플러그 상부 유실을 감소시킬 수 있다. 따라서, 콘택 저항을 증가시킬 수 있고 그에 따른 반도체 소자의 수율 및 특성을 향상시키고, 금속배선 형성 공정마진을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 기판 상부에 금속배선 콘택홀이 구비된 층간절연막을 형성하는 단계;
    반도체 기판 전면에 상기 금속배선 콘택홀을 매립하는 텅스텐층을 형성하는 단계;
    SF6 및 Ar의 혼합 가스에 O2 가스를 버퍼 가스로 첨가한 식각 가스로 상기 텅스텐층을 식각하여 금속배선 콘택 플러그를 형성하는 단계; 및
    상기 금속배선 콘택 플러그와 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 SF6 및 Ar의 혼합 비율은 18 ~ 20:1인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 SF6 에 대한 O2 가스의 혼합 비율은 8 ~ 10:1인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 식각 공정 시 인가하는 RF 소스 전압 및 바이어스(Bias) 전압의 비율은 12 ~ 13:1 로 유지하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 금속배선은 알루미늄(Al)으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR1020070066641A 2007-07-03 2007-07-03 반도체 소자의 금속배선 형성 방법 KR20090003730A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070066641A KR20090003730A (ko) 2007-07-03 2007-07-03 반도체 소자의 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070066641A KR20090003730A (ko) 2007-07-03 2007-07-03 반도체 소자의 금속배선 형성 방법

Publications (1)

Publication Number Publication Date
KR20090003730A true KR20090003730A (ko) 2009-01-12

Family

ID=40486310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070066641A KR20090003730A (ko) 2007-07-03 2007-07-03 반도체 소자의 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR20090003730A (ko)

Similar Documents

Publication Publication Date Title
US10079199B2 (en) Through-substrate via structure and method of manufacture
US10714379B2 (en) Reducing contact resistance in vias for copper interconnects
KR100770486B1 (ko) 반도체 장치의 제조방법
US7985928B2 (en) Gap free anchored conductor and dielectric structure and method for fabrication thereof
US7763519B2 (en) Method for fabricating an interconnect arrangement with increased capacitive coupling and associated interconnect arrangement
US9041163B2 (en) Semiconductor structure and manufacturing method thereof
JP2012124484A (ja) 分離トレンチの形成方法
CN100573909C (zh) 半导体装置及其制造方法
US7087350B2 (en) Method for combining via patterns into a single mask
US9257337B2 (en) Semiconductor structure and manufacturing method thereof
US9484398B2 (en) Metal-insulator-metal (MIM) capacitor
US20100038790A1 (en) reliability of wide interconnects
KR20090003730A (ko) 반도체 소자의 금속배선 형성 방법
CN210984722U (zh) 半导体结构
CN102124553A (zh) 包含要求金属层与衬底之间的电压阈值的工艺的用于制造集成电子电路的工艺
JP2009016619A (ja) 半導体装置及びその製造方法
CN113035772A (zh) 半导体结构及其制备方法
US20230110587A1 (en) Copper interconnects with self-aligned hourglass-shaped metal cap
KR20090020243A (ko) 반도체 소자의 인덕터 제조방법
KR100861306B1 (ko) 반도체 소자의 배선 및 그의 형성방법
US8278758B1 (en) Multilevel reservoirs for integrated circuit interconnects
JP2006324388A (ja) 半導体装置およびその製造方法
WO2011030476A1 (ja) 半導体装置の製造方法
KR100642908B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100679941B1 (ko) 반도체장치의 콘택 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination