KR20090001000A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 하부 금속 배선이 형성된 반도체 기판 상부에 콘택 홀이 형성된 절연막을 형성하는 단계와, 상기 콘택 홀 내에 제1 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 이루어진 베리어 메탈막을 형성하는 단계와, 상기 콘택 홀 내에 콘택 플러그를 형성하는 단계를 포함한다.
금속 배선, 베리어 메탈막, 텅스텐(W)막, 텅스텐 질화막(WN), 스터핑 공정, 하이브리드 스킴, 구리(Cu), 알루미늄(Al)
Description
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 하부 금속 배선 106 : 제2 절연막
108 : 콘택 홀 110 : 베리어 메탈막
112 : 콘택 플러그 114 : 상부 금속 배선
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히, 구리(Cu)막으로 이루어진 하부 금속 배선에 대한 베리어 메탈막의 특성을 향상시키고, 공정을 단순화시키기 위한 반도체 소자 및 그의 제조방법에 관한 것이다.
금속막(특히, 구리(Cu)막)으로 이루어진 하부 금속 배선과 금속막(특히, 알루미늄(Al)막)으로 이루어진 상부 금속 배선을 연결해주는 콘택 플러그 형성 공정 시 콘택 플러그 내에 베리어 메탈막으로 탄탈륨(Ta) 및 탄탈륨 질화막(TaN)이 적층 된 구조로 형성할 경우 하이 스트레스(high stress)에 의해 베리어 메탈막에 크랙(crack)이 발생할 가능성이 커진다.
또한, 콘택 홀을 형성하기 위한 식각 공정으로 하부 금속 배선이 오픈 된 경우 콘택 홀 표면에 베리어 메탈막을 형성하기 위해 질소(N2)를 플로우(flow)하게 되면 하부 금속 배선의 물질인 구리(Cu)막과 질소(N2)가 결합하여 콘택 홀 저면에 절연 특성을 갖는 구리-질화막(Cu-N) 물질이 생성되어 저항 페일(fail)이 발생하게 된다.
본 발명은 콘택 홀 내에 텅스텐(W)막과 텅스텐 질화막(WN)을 적층된 구조 형성한 후 산소(O2) 원자를 스터핑(stuffing)하는 공정으로 이루어진 하이브리드 스킴(hybrid scheme)을 이용하여 베리어 메탈막을 형성함으로써 구리(Cu)막으로 이루어진 하부 금속 배선에 대한 베리어 메탈막의 특성을 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 하부 금속 배선이 형성된 반도체 기판 상부에 콘택 홀이 형성된 절연막을 형성한다. 콘택 홀 내에 제1 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 이루어진 베리어 메탈막을 형성한다. 콘택 홀 내에 콘택 플러그를 형성한다.
상기에서, 하부 금속 배선은 구리(Cu)막으로 이루어진다. 콘택 홀을 형성한 후 프리 클리닝 공정을 실시하는 단계를 더 포함한다. 프리 클리닝 공정은 SiH4 및 H2 가스를 혼합한 혼합 가스와 플라즈마(plasma)를 이용한다.
베리어 메탈막 형성 공정 시 텅스텐 질화막(WN) 상부에 제2 텅스텐(W)막을 더 형성한다. 제1 텅스텐(W)막 및 제2 텅스텐(W)막 각각은 20Å 내지 200Å의 두께로 형성한다. 텅스텐 질화막(WN)은 100Å 내지 1000Å의 두께로 형성한다. 텅스텐 질화막(WN)은 제1 텅스텐(W)막 또는 텅스텐(W)막을 형성한 동일 챔버에서 실시한다. 텅스텐 질화막(WN)은 N2 또는 NH3 가스를 플로우(flow)하여 텅스텐(W)막 상부에 형성한다.
베리어 메탈막 형성 공정을 실시한 후, 산소(O2) 원자를 상기 베리어 메탈막에 스터핑하는 공정 단계를 더 포함한다. 스터핑 공정은 어닐(anneal) 또는 플라즈마 공정으로 실시한다. 프리-클리닝 공정과 베리어 메탈막 형성 공정은 하나의 챔버 내에서 인-시튜(in-situ)로 실시한다. 콘택 플러그는 텅스텐(W)막으로 형성한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 하부 금속 배선이 형성된 제1 절연막을 형성한다. 제1 절연막과 하부 금속 배선 상부에 콘택 홀이 형성된 제2 절연막을 형성한다. 콘택 홀 내에 베리어 메탈막을 형성한다. 산소(O2) 원자를 베리어 메탈막에 스터핑하는 공정을 실시한다. 콘택 홀 내에 도전막을 채워 콘택 플러그를 형성한다. 콘택 플러그 상부에 상부 금속 배선을 형성한다.
상기에서, 하부 금속 배선은 구리(Cu)막으로 이루어진다. 콘택 홀을 형성한 후 프리 클리닝 공정을 실시하는 단계를 더 포함한다. 프리 클리닝 공정은 SiH4 및 H2 가스를 혼합한 혼합 가스와 플라즈마(plasma)를 이용한다.
베리어 메탈막은 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 이루어진다. 베리어 메탈막은 제1 텅스텐(W)막, 텅스텐 질화막(WN) 및 제2 텅스텐(W)막이 적층된 구조로 이루어진다. 텅스텐막은 20Å 내지 200Å의 두께로 형성한다. 제1 텅스텐(W)막 및 제2 텅스텐(W)막 각각은 20Å 내지 200Å의 두께로 형성한다. 텅스텐 질화막(WN)은 100Å 내지 1000Å의 두께로 형성한다. 텅스텐 질화막(WN)은 제1 텅스텐(W)막 또는 텅스텐(W)막을 형성한 동일 챔버에서 실시한다. 텅스텐 질화막(WN)은 N2 또는 NH3 가스를 플로우(flow)하여 텅스텐(W)막 상부에 형성한다.
베리어 메탈막 형성 공정을 실시한 후, 산소(O2) 원자를 상기 베리어 메탈막에 스터핑하는 공정 단계를 더 포함한다. 스터핑 공정은 어닐(anneal) 또는 플라즈 마 공정으로 실시한다. 프리-클리닝 공정과 베리어 메탈막 형성 공정은 하나의 챔버 내에서 인-시튜(in-situ)로 실시한다. 콘택 플러그는 텅스텐(W)막으로 형성한다. 상부 금속 배선은 알루미늄(Al)막으로 형성한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 기판 상부에 형성된 하부 금속 배선과, 하부 금속 배선을 포함한 반도체 기판 상부에 하부 금속 배선을 노출시키는 콘택 홀을 포함하는 절연막과, 콘택 홀 측벽 및 하부 금속 배선 상에 형성되며, 제1 텅스텐(W)막 및 텅스텐 질화막(WN)을 포함하는 베리어 메탈막과, 콘택 홀 내부의 베리어 메탈막 상에 형성된 콘택 플러그를 포함한다.
상기에서, 하부 금속 배선은 구리(Cu)막으로 형성된다. 절연막은 산화물로 형성된다. 베리어 메탈막은 텅스텐 질화막(WN) 상부에 제2 텅스텐(W)막을 더 포함한다. 제1 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성된다. 텅스텐 질화막(WN)막은 100Å 내지 1000Å의 두께로 형성된다. 제2 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성된다. 콘택 플러그는 텅스텐(W)막으로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 다수의 소자가 형성된 반도 체 기판(100) 상부에 제1 절연막(102)을 형성한다. 이때, 제1 절연막(102)은 산화물로 형성한다.
그런 다음, 다마신(damascene) 공정을 이용하여 제1 절연막(102) 내에 다마신 패턴을 형성한 후 다마신 패턴 내에 제1 도전막을 채워 하부 금속 배선(104)을 형성한다. 이때, 제1 도전막은 구리(Cu)막으로 형성한다.
그런 다음, 제1 절여막(102)과 하부 금속 배선(104) 상부에 제2 절연막(106)을 형성한 후 식각 공정으로 하부 금속 배선(104)이 노출될 때까지 제2 절연막(106)을 식각하여 콘택 홀(108)을 형성한다. 이때, 제2 절여막(106)은 산화물로 형성한다.
그런 다음, 프리 클리닝(pre-cleaning) 공정을 실시하여 하부 금속 배선(104)의 손실을 최소화한다. 이때, 프리 클리닝 공정은 SiH4 및 H2 가스를 혼합한 혼합 가스와 플라즈마(plasma)를 이용하여 식각 공정 시 발생한 자연 산화물과 폴리머(polymer)를 제거한다.
도 1b를 참조하면, 제2 절연막(106)과 콘택 홀(108) 상부에 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 형성한 후 산소(O2) 원자를 스터핑(stuffing)하는 공정으로 이루어진 하이브리드(hybrid) 스킴(scheme)을 이용하여 베리어 메탈막(110)을 형성한다. 이때, 베리어 메탈막(110)은 화학적 기상 증착법(Chemical Vapor Deposition; CVD) 또는 물리적 기상 증착법(Physical Vapor Deposition; PVD)을 이용하여 텅스텐(W)막과 텅스텐 질화막(WN)이 적층 된 구조로 형성하거나, 텅스텐(W)막, 텅스텐 질화막(WN)과 텅스텐(W)막이 적층 된 구조로 형성한다.
텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 형성한 후 산소(O2) 원자를 스터핑하는 공정으로 이루어진 하이브리드(hybrid) 스킴(scheme)을 이용하여 베리어 메탈막(110)을 형성하는 방법은 다음과 같다.
제2 절연막(106)과 콘택 홀(108) 표면에 베리어 메탈막(110)으로 텅스텐(W)막을 형성한다. 이때, 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성한다. 제2 절연막(106)과 콘택 홀(108) 표면에 텅스텐(W)막을 형성함으로써 콘택 저항(Rc)과 접착(adhesion) 특성을 향상시킬 수 있다.
그런 다음, 텅스텐(W)막을 형성한 동일 챔버에서 N2 또는 NH3 가스를 플로우(flow)하여 텅스텐(W)막 상부에 텅스텐 질화막(WN)을 형성한다. 이때, 텅스텐 질화막(WN)은 100Å 내지 1000Å의 두께로 형성한다.
그런 다음, 베리어 메탈막(110) 즉, 텅스텐 질화막(WN)의 그레인(grain) 경계 부분을 산소(O2) 원자로 채우기 위해 베리어 메탈막(110)이 형성된 결과물에 어닐(anneal) 또는 플라즈마 공정을 실시한다. 여기서, 어닐 공정은 로(furnace) 내에서 이루어진다. 티타늄 질화막(WN)의 그레인 경계 부분에 산소(O2) 원자를 스터핑시키는 목적은 베리어 메탈막(110) 즉, 티타늄 질화막(WN) 특성을 강화하여 후속 공정에서 형성되는 알루미늄(Al)막의 알루미늄 원자들이 열 공정에 의해 텅스텐 질화막(WN)을 통과하여 활성 영역으로 침투하는 현상을 억제하기 위함이다.
프리-클리닝 공정과 베리어 메탈막(110) 형성 공정은 하나의 챔버 내에서 인 -시튜(in-situ)로 실시한다. 베리어 메탈막(110)을 텅스텐(W)막과 텅스텐 질화막(WN)이 적층 된 구조로 형성하는 것이 기존의 티타늄(Ti)으로 형성하는 것보다 4.4uΩ×㎝ 정도로 비저항 특성을 향상시킬 수 있다.
도 1c를 참조하면, 콘택 홀(108)이 채워지도록 콘택 홀(108) 상부에 제2 도전막을 형성한 후 제2 절연막(106)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치백(etchback) 공정을 실시하여 콘택 플러그(112)를 형성한다. 이때, 제2 도전막은 텅스텐(W)막으로 형성한다. 텅스텐(W)막과 텅스텐 질화막(WN)이 적층 된 구조 또는 텅스텐(W)막, 텅스텐 질화막(WN)과 텅스텐(W)막이 적층 된 구조로 이루어진 베리어 메탈막(110)을 형성함으로써 제2 도전막 형성 공정 시 핵 생성(Nucleation) 공정을 생략할 수 있다. 텅스텐 핵 생성 공정을 생략함으로써 콘택 저항(Rc)이 개선될 수 있다. 콘택 플러그(112)는 하부 금속 배선(104)과 후속 공정에서 형성되는 상부 금속 배선을 연결해주는 역할을 한다.
도 1d를 참조하면, 제2 절연막(106)과 콘택 플러그(112) 상부에 제3 도전막을 형성한 후 콘택 플러그(112) 상부에 제3 도전막이 잔류하도록 식각 공정을 실시하여 상부 금속 배선(114)을 형성한다. 이때, 제3 도전막은 알루미늄(Al)막으로 형성한다.
상기와 같이, 콘택 홀(108) 내에 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 형성한 후 산소(O2) 원자를 스터핑하는 공정으로 이루어진 하이브리드 스 킴을 이용하여 베리어 메탈막(110)을 형성함으로써 구리(Cu)막으로 이루어진 하부 금속 배선(104)에 대한 베리어 메탈막(110)의 특성을 향상시킬 수 있다.
또한, 텅스텐(W)막을 이용하여 베리어 메탈막(110)을 형성함으로써 콘택 플러그(112)를 형성하기 위한 텅스텐(W)막 형성 공정 시 핵 생성 공정을 생략할 수 있어 공정을 단순화시킬 수 있다. 이로 인하여 콘택 저항(Rc)이 개선될 수 있다.
또한, 콘택 홀(108) 표면에 텅스텐(W)막을 형성함으로써 콘택 저항(Rc)과 접착 특성을 향상시킬 수 있다.
또한, 프리-클리닝 공정과 베리어 메탈막(110) 형성 공정을 하나의 챔버 내에서 인-시튜로 실시함으로써 공정 단계를 단순화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 콘택 홀 내에 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 형성한 후 산소(O2) 원자를 스터핑하는 공정으로 이루어진 하이브리드 스킴(hybrid scheme)을 이용하여 베리어 메탈막을 형성함으로써 구리(Cu)막으로 이루어진 하부 금속 배선에 대한 베리어 메탈막의 특성을 향상시킬 수 있다.
둘째, 텅스텐(W)막을 이용하여 베리어 메탈막을 형성함으로써 콘택 플러그를 형성하기 위한 텅스텐(W)막 형성 공정 시 핵 생성(nucleation) 공정을 생략할 수 있어 공정 단계를 단순화시킬 수 있다.
셋째, 핵 생성 공정을 생략함으로써 콘택 저항(Rc)이 개선될 수 있다.
넷째, 콘택 홀 표면에 텅스텐(W)막을 형성함으로써 콘택 저항(Rc)과 접착 특성을 향상시킬 수 있다.
다섯째, 프리-클리닝 공정과 베리어 메탈막(110) 형성 공정을 하나의 챔버 내에서 인-시튜로 실시함으로써 공정 단계를 단순화시킬 수 있다.
Claims (26)
- 하부 금속 배선이 형성된 반도체 기판 상부에 콘택 홀이 형성된 절연막을 형성하는 단계;상기 콘택 홀 내에 제1 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 이루어진 베리어 메탈막을 형성하는 단계; 및상기 콘택 홀 내에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 반도체 기판 상부에 하부 금속 배선이 형성된 제1 절연막을 형성하는 단계;상기 제1 절연막과 하부 금속 배선 상부에 콘택 홀이 형성된 제2 절연막을 형성하는 단계;상기 콘택 홀 내에 베리어 메탈막을 형성하는 단계;산소(O2) 원자를 상기 베리어 메탈막에 스터핑하는 공정을 실시하는 단계;상기 콘택 홀 내에 도전막을 채워 콘택 플러그를 형성하는 단계; 및상기 콘택 플러그 상부에 상부 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 하부 금속 배선은 구리(Cu)막으로 이루어지는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 콘택 홀을 형성한 후프리 클리닝 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 프리 클리닝 공정은 SiH4 및 H2 가스를 혼합한 혼합 가스와 플라즈마(plasma)를 이용하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 베리어 메탈막 형성 공정 시 상기 텅스텐 질화막(WN) 상부에 제2 텅스텐(W)막을 더 형성하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 베리어 메탈막은 텅스텐(W)막 및 텅스텐 질화막(WN)이 적층된 구조로 이루어지는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 베리어 메탈막은 제1 텅스텐(W)막, 텅스텐 질화막(WN) 및 제2 텅스텐(W)막이 적층된 구조로 이루어지는 반도체 소자의 제조방법.
- 제7항에 있어서,상기 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제6항 또는 제8항에 있어서,상기 제1 텅스텐(W)막 및 제2 텅스텐(W)막 각각은 20Å 내지 200Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제1항, 제7항 및 제8항 중 어느 한 항에 있어서,상기 텅스텐 질화막(WN)은 100Å 내지 1000Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제1항, 제7항 및 제8항 중 어느 한 항에 있어서,상기 텅스텐 질화막(WN)은 상기 제1 텅스텐(W)막 또는 텅스텐(W)막을 형성한 동일 챔버에서 실시하는 반도체 소자의 제조방법.
- 제1항, 제7항 및 제8항 중 어느 한 항에 있어서,상기 텅스텐 질화막(WN)은 N2 또는 NH3 가스를 플로우(flow)하여 상기 제1 텅스텐(W)막 상부에 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 베리어 메탈막 형성 공정을 실시한 후,산소(O2) 원자를 상기 베리어 메탈막에 스터핑하는 공정 단계를 더 포함하는 반도체 소자의 제조방법.
- 제2항 또는 제14항에 있어서,상기 스터핑 공정은 어닐(anneal) 또는 플라즈마 공정으로 실시하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 프리-클리닝 공정과 상기 베리어 메탈막 형성 공정은 하나의 챔버 내에서 인-시튜(in-situ)로 실시하는 반도체 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 콘택 플러그는 텅스텐(W)막으로 형성하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 상부 금속 배선은 알루미늄(Al)막으로 형성하는 반도체 소자의 제조방법.
- 반도체 기판 상부에 형성된 하부 금속 배선;상기 하부 금속 배선을 포함한 상기 반도체 기판 상부에 상기 하부 금속 배선을 노출시키는 콘택 홀을 포함하는 절연막;상기 콘택 홀 측벽 및 상기 하부 금속 배선 상에 형성되며, 제1 텅스텐(W)막 및 텅스텐 질화막(WN)을 포함하는 베리어 메탈막; 및상기 콘택 홀 내부의 상기 베리어 메탈막 상에 형성된 콘택 플러그를 포함하는 반도체 소자.
- 제19항에 있어서,상기 하부 금속 배선은 구리(Cu)막으로 형성된 반도체 소자.
- 제19항에 있어서,상기 절연막은 산화물로 형성된 반도체 소자.
- 제19항에 있어서,상기 베리어 메탈막은 상기 텅스텐 질화막(WN) 상부에 제2 텅스텐(W)막을 더 포함하는 반도체 소자.
- 제19항에 있어서,상기 제1 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성된 반도체 소자.
- 제19항에 있어서,상기 텅스텐 질화막(WN)막은 100Å 내지 1000Å의 두께로 형성된 반도체 소자.
- 제22항에 있어서,상기 제2 텅스텐(W)막은 20Å 내지 200Å의 두께로 형성된 반도체 소자.
- 제19항에 있어서,상기 콘택 플러그는 텅스텐(W)막으로 형성된 반도체 소자.
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