KR20090000356A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000002955 isolation Methods 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000011810 insulating material Substances 0.000 claims abstract description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 5
- 239000011800 void material Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 29
- 229910003481 amorphous carbon Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판상에 터널 절연막과 도전층을 형성하는 단계와, 상기 도전층 상에 상기 반도체 기판의 소자 분리 영역이 오픈되도록 소자 분리 마스크 패턴을 형성하는 단계와, 상기 소자 분리 마스크 패턴을 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 패터닝하는 식각 공정을 실시하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 상기 도전층의 측벽을 식각하는 단계와, 상기 반도체 기판 및 상기 도전층의 측벽에 월 산화막을 형성하는 단계 및 상기 트렌치를 절연물질로 갭필하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하기 때문에, 트렌치를 절연층으로 보다 용이하게 갭필할 수 있다.
트렌치, 갭필, 낸드 플래시, 소자 분리막
Description
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 통해 형성된 소자의 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전층 108 : 산화막
110 : 질화막 112 : 아몰퍼스 카본막
114 : 옥시나이트라이드막 116 : 난반사 방지막
118 : 포토 레지스트 패턴 120 : 월 산화막
122 : 절연층
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌 치를 용이하게 갭필(gap fill)할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 등으로 갭필(gap fill)한다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써, 트렌치를 매립하는 소자 분리막을 형성한다.
그러나, 점차 반도체 제조 공정 기술이 미세해짐에 따라 트렌치의 종횡비가 커지게 되는데, 트렌치를 갭필하는 산화막의 특성 한계로 인해 보이드(void)가 발생되어 소자 분리막에 결함(defect)이 발생된다. 소자 분리막에 결함이 발생되면 해당하는 반도체 소자의 절연 특성이 저하되어 해당 반도체 소자는 페일(fail)될 수 있다. 소자 분리막에 형성될 수 있는 보이드가 발생되는 것을 억제하는 것이 중요하다.
본 발명은 반도체 기판 상에 형성된 도전층을 패터닝한 뒤 반도체 기판에 트 렌치를 형성하기 전에 도전층의 측벽을 리세스시키는 공정을 실시하여 후속하는 공정에서 도전층 측벽에 형성되는 월 산화막의 두께로 트렌치의 폭이 좁아지지 않기 때문에 트렌치를 보다 용이하게 갭필할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판상에 터널 절연막과 도전층을 형성하는 단계와, 상기 도전층 상에 상기 반도체 기판의 소자 분리 영역이 오픈되도록 소자 분리 마스크 패턴을 형성하는 단계와, 상기 소자 분리 마스크 패턴을 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 패터닝하는 식각 공정을 실시하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 상기 도전층의 측벽을 식각하는 단계와, 상기 반도체 기판 및 상기 도전층의 측벽에 월 산화막을 형성하는 단계 및 상기 트렌치를 절연물질로 갭필하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 도전층을 패터닝하는 식각 공정은 이방성 식각 공정으로 실시할 수 있다. 상기 도전층을 패터닝하는 식각 공정은 HBr 가스와 O2의 혼합가스 또는 HBr 가스와 Cl2 가스 및 O2의 혼합 가스로 형성되는 플라즈마로 실시할 수 있다. 상기 도전층의 측벽은 등방성 식각 공정으로 식각할 수 있다. 상기 도전층의 측벽은 등방성 식각 특성을 가지는 플로오린 계열의 가스로 식각할 수 있다. 상기 도전층의 측벽은 CF4가스, CF4 가스와 O2의 혼합가스, SF6 가스, NF3 가스 중 하나를 이용하는 식각 공정으로 식각할 수 있다. 상기 도전층의 측벽은 30∼100Å 두께로 제거될 수 있다. 상기 도전층을 패터닝하는 식각 공정을 실시한 뒤 상기 도전층에 형성된 자연 산화막을 제거하는 공정을 실시하는 단계를 더 포함할 수 있다. 상기 도전층에 형성된 상기 자연 산화막은 플로오린 계열의 플라즈마로 제거할 수 있다. 상기 월 산화막은 20∼40Å 두께로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지, 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 특히, 본 발명은 낸드 플래시 메모리 소자를 제조하는 공정에서 트랜치를 형성하는 방법을 예로 들어 설명하였지만, 이에 한정하지 않고 본 발명은 트렌치를 형성하는 모든 반도체 제조 공정에 적용이 가능하다.
도 1a 내지 도 1j는 본 발명에 따른 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막을 제거한 후 낸드 플래시 소자를 제조하기 위하여 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 프로그램 또는 또는 소거 동작시 하단에 형성되는 채널 정션에서 상부에 형성되는 전하 저장층으로 전자가 통과하는 터널 절연막 역할을 하며, 산화막으로 형성하는 것이 바람직하다. 터널 절연막(104) 상에는 도전층(106)을 형성한다. 도전층(106)은 터널 절연막(104) 하단에 형성된 채널 정션으로부터 전달된 전하가 저장되거나 저장된 전하가 제거될 수 있는 전하 저장층, 예를 들면 플로팅 게이트로 사용된다. 도전층(106)은 폴리 실리콘층으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 도전층(106)과 터널 절연막(104) 및 반도체 기판(102)을 식각하여 트렌치를 형성하기 위한 하드 마스크를 형성하기 위하여, 먼저 도전층(106) 상에 식각 선택비가 서로 다른 물질, 예를 들면 질화막(108)과 산화막(110)을 형성한다. 산화막(110) 상에는 산화막(110)과 질화막(108)을 패터닝하기 위한 아몰퍼스 카본막(amorphous carbon layer; 112)을 형성한다. 아몰퍼스 카본막(112) 상에는 노광 공정 중에 포토 레지스트 패턴을 용이하게 형성하기 위한 옥 시나이트라이드막(oxynitride layer; 114)과 난반사 방지막(116)을 형성한다. 이로써, 질화막(108), 산화막(110), 아몰퍼스 카본막(112), 옥시나이트라이드막(114) 및 난반사 방지막(116)을 포함하는 소자 분리 마스크가 형성된다.
이후에, 아몰퍼스 카본막(112)을 패터닝하기 위하여, 난반사 방지막(116) 상에 포토 레지스트(photo resist)를 형성한 뒤 노광 및 현상 공정을 통해 포토 레지스트 패턴(118)을 형성한다. 포토 레지스트 패턴(118)은 반도체 기판(102)의 소자 분리 영역과 대응하는 부분이 오픈되도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 상기 적층막들에 대해 포토 레지스트 패턴(118; 도 1c 참조)을 이용하는 식각 공정을 실시하여, 난반사 방지막(116; 도 1c 참조), 옥시나이트라이드막(114; 도 1c 참조), 아몰퍼스 카본막(112; 도 1c 참조), 산화막(110) 및 질화막(108)을 패터닝한다. 상기 패터닝 공정은 각각의 식각 대상층에 적합한 공지된 식각 방법으로 실시될 수 있으며, 상기 패터닝 중에는 세정 공정이 추가로 실시될 수 있다.
이후에, 애싱(ashing) 공정으로 포토 레지스트 패턴(118; 도 1c 참조), 난반사 방지막(116; 도 1c 참조), 옥시나이트라이드막(114; 도 1c 참조) 및 아몰퍼스 카본막(112; 도 1c 참조)을 제거한다. 이로써, 도전층(106)과 터널 절연막(104) 및 반도체 기판(102)을 식각하여 트렌치를 형성하기 위한 하드 마스크로써 산화막(110) 및 질화막(108) 패턴이 형성된다. 이로써, 패터닝된 질화막(108)과 산화막(110)을 포함하는 소자 분리 마스크 패턴이 형성된다.
도 1d를 참조하면, 산화막(110) 및 질화막(108) 패턴을 이용하여 도전 층(106)을 패터닝한다. 이를 위하여, 먼저 산화막(110) 및 질화막(108) 패턴 사이에 노출된 도전층(106)에 형성된 자연 산화막(도시하지 않음)을 제거한다. 상기 자연 산화막(도시하지 않음)은 플루오린(fluorine) 계열의 가스로 형성하는 플라즈마로 제거할 수 있다. 이어서, 산화막(110) 및 질화막(108) 패턴 사이에 노출된 도전층(106)에 대해 식각 공정을 실시하여 도전층(106)을 패터닝한다. 이때, 터널 절연막(104)의 일부가 노출된다. 이러한 식각 공정은 HBr 가스과 O2를 혼합하거나 HBr 가스와 Cl2 가스 및 O2를 혼합한 가스로 형성되는 플라즈마로 실시할 수 있으며, 특히 수직한 일방향으로 도전층(106)이 패터닝되는 이방성 식각 공정으로 실시하는 것이 바람직하다.
도 1e를 참조하면, 패터닝된 도전층(106)의 측벽에 대해 식각 공정, 바람직하게는 등방성 식각 공정을 실시하여 도전층(106)의 측벽을 리세스시킨다. 이를 위하여, 도전층(106)에 대해 등방성 식각 특성을 가지는 플로오린 계열의 가스, 예를 들면 CF4가스, CF4 가스와 O2의 혼합가스, SF6 가스, NF3 가스 중 하나를 이용하는 식각 공정을 실시한다. 이때 도전층(106)의 측벽은 30∼100Å 두께로 리세스될 수 있다. 이로써, 도전층(106) 패턴은 상부에 형성된 질화막(108) 패턴에 비해 간격이 넓게 형성된다.
도 1f를 참조하면, 도전층(106) 하부에 노출된 터널 절연막(104) 및 반도체 기판(102)에 대해 식각 공정을 실시하여 반도체 기판(102)에 트렌치를 형성한다. 트렌치의 폭은 도전층(106) 사이의 간격과 동일하게 형성된다. 이때, 산화막(110) 상부의 일부가 제거될 수 있다. 한편, 상기 식각 공정 중에 발생될 수 있는 반도체 기판(102) 상의 불순물을 제거하는 세정 공정을 실시할 수 있다.
도 1g를 참조하면, 반도체 기판(102)과 터널 절연막(104) 및 도전층(106)에 대해 열 산화 공정 등을 이용하여 월 산화막(wall oxide; 120)을 형성한다. 월 산화막(120)은 식각 공정중에 손상된 트렌치의 측벽을 보상하기 위하여 형성된다. 월 산화막(120)은 20∼40Å 두께로 형성하되, 특히 도전층(106)에 형성된 월 산화막(120)이 질화막(108) 패턴보다 돌출되어 형성되지 않도록 한다.
도 1h를 참조하면, 트렌치를 포함하는 반도체 기판(102) 상부에 절연층(122)을 형성하여 트렌치를 갭필한다. 즉, 절연층(122)은 반도체 기판(102)에 형성된 트렌치의 저면을 갭필하기 위하여 형성하며, 이때, 절연층(122)은 질화막(108) 패턴의 측벽과 산화막(110) 패턴의 상부에도 형성될 수 있다. 절연층(122)으로 트렌치를 갭필하는 공정은 트렌치의 상부, 즉 질화막(108) 패턴의 측벽에 형성되는 절연층(122)의 두께가 두꺼워져서 질화막(108) 패턴 사이의 공간을 막는 오버행(overhang)이 발생되기 전까지 실시할 수 있다. 절연층(122)은 산화막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성할 수 있다.
도 1i를 참조하면, 전술한 공정에 의해 질화막(108) 패턴의 측벽에 발생된 오버행을 제거하고, 다시 절연층(122)으로 트렌치를 갭필하는 공정을 교차로 반복적으로 실시한다. 이로써, 트렌치를 절연층(122)으로 완전히 갭필한다(도 2 참조).
한편, 도전층(106)의 측벽을 리세스 하는 공정을 실시하지 않고 바로 도전층(106)층 패터닝한 뒤 월 산화막(120)을 형성하면, 월 산화막(120)의 두께로 인하 여 도전층(106)과 질화막(108)의 경계 부분에 단차가 형성된다. 이러한 단차로 인하여, 트렌치를 절연막(120)으로 갭필할 때 질화막(108)의 측벽에 형성되는 절연층(122)의 두께는 빠른 속도로 증가된다. 이에 따라, 트렌치를 절연층(122)으로 개필하는 공정 중에 질화막(108) 패턴 사이에서 오버행이 자주 발생하게 되어 트렌치를 절연층(122)으로 갭필하는 공정이 어려워진다. 하지만, 본 발명에서는 전술한 공정으로 도전층(106)의 측벽을 리세스하고 도전층(106)의 측벽에 대해 월 산화막(120)을 형성하였기 때문에, 월 산화막(120)이 질화막(108) 패턴보다 돌출되어 형성되지 않는다. 따라서, 도전층(106)과 질화막(108)의 경계 부분에 월 산화막(120)으로 인한 단차가 형성되지 않기 때문에, 질화막(108) 부근에서 절연층(122)으로 인한 오버행이 형성되는 시간이 길어진다. 이때 트렌치 내부는 절연층(122)으로 더욱 많이 갭필되어 오버행을 제거하는 식각 공정 단계를 대폭 감소시킬 수 있어 보다 용이하게 트렌치를 절연층(122)으로 갭필할 수 있다.
도 1j를 참조하면, 도전층(106) 상에 형성된 질화막(108), 산화막(110) 및 절연층(122)에 대해 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 절연층(122)으로 형성되는 소자 분리막의 형성을 완료한다.
본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 도전층을 패터닝한 뒤 도전층의 측벽을 리세스시키는 공정을 실시하여 후속하는 공정에서 도전층 측벽에 형성되는 월 산화막의 두께로 인한 단차를 형성하지 않아 트렌치를 절연층 으로 보다 용이하게 갭필할 수 있다. 이에 따라 트렌치를 갭필하는 절연층에 보이드나 심과 같은 결함이 발생되지 않아 소자 분리막의 특성이 향상되기 때문에, 보다 신뢰성있는 반도체 소자의 제조가 가능하다. 또한 트렌치를 갭필하는 공정 시간을 단축시켜 보다 효율적인 반도체 제조 공정이 가능하다.
Claims (10)
- 반도체 기판상에 터널 절연막과 도전층을 형성하는 단계;상기 도전층 상에 상기 반도체 기판의 소자 분리 영역이 오픈되도록 소자 분리 마스크 패턴을 형성하는 단계;상기 소자 분리 마스크 패턴을 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 패터닝하는 식각 공정을 실시하여 상기 반도체 기판에 트렌치를 형성하는 단계;상기 도전층의 측벽을 식각하는 단계;상기 반도체 기판 및 상기 도전층의 측벽에 월 산화막을 형성하는 단계; 및상기 트렌치를 절연물질로 갭필하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층을 패터닝하는 식각 공정은 이방성 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층을 패터닝하는 식각 공정은 HBr 가스와 O2의 혼합가스, HBr 가스와 Cl2 가스 및 O2의 혼합 가스 중 어느 하나로 형성되는 플라즈마로 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층의 측벽은 등방성 식각 공정으로 식각하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층의 측벽은 등방성 식각 특성을 가지는 플로오린 계열의 가스로 식각하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층의 측벽은 CF4가스, CF4 가스와 O2의 혼합가스, SF6 가스, NF3 가스 중 어느 하나를 이용하는 식각 공정으로 식각하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층의 측벽은 30∼100Å 두께로 제거되는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 도전층을 패터닝하는 식각 공정을 실시한 뒤 상기 도전층에 형성된 자연 산화막을 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제8항에 있어서,상기 도전층에 형성된 상기 자연 산화막은 플로오린 계열의 플라즈마로 제거하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 월 산화막은 20∼40Å 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070064365A KR100972691B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070064365A KR100972691B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090000356A true KR20090000356A (ko) | 2009-01-07 |
| KR100972691B1 KR100972691B1 (ko) | 2010-07-27 |
Family
ID=40483553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070064365A KR100972691B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100972691B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020079000A (ko) * | 2001-04-12 | 2002-10-19 | 삼성전자 주식회사 | 자기 정렬 트렌치 소자분리 기술을 사용하는 반도체장치의 제조방법 |
| US7144773B1 (en) | 2005-06-01 | 2006-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing trenching in fabricating split gate flash devices |
| KR100719366B1 (ko) * | 2005-06-15 | 2007-05-17 | 삼성전자주식회사 | 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법 |
-
2007
- 2007-06-28 KR KR1020070064365A patent/KR100972691B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100972691B1 (ko) | 2010-07-27 |
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