KR20080113050A - Ｐｃｂ 설계 신뢰성 시뮬레이션 방법 및 시스템 - Google Patents

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Abstract

본 발명은, a) PCB 조립체의 자연 주파수 및 모드 형상을 결정하게 하는 상기 PCB 조립체의 모델을 생성하는 단계; b) 상기 PCB 조립체의 자연 주파수 및 모드 형상을 결정하도록 자연 주파수 시뮬레이션을 수행하는 단계; 및 c) 상기 결정된 자연 주파수 및 모드 형상을 분석하고 부품의 지역 지배 진동을 식별하는 단계; 를 포함하고, 상기 결정된 모드 형상 중 적어도 하나에서 지역 지배 진동을 갖는 것으로 식별된 부품은 상대적으로 높은 잠재적 필드 고장을 갖는 부품으로 식별되는, 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법에 관한 것이다.

Description

ＰＣＢ 설계 신뢰성 시뮬레이션 방법 및 시스템{PCB DESIGN RELIABLILITY SIMULATION METHOD AND SYSTEM}
본 발명의 기술분야는 인쇄 회로 보드(Printed Circuit Board, PCB) 조립체 및 관련 장비에 대한 신뢰성 테스트를 수행하기 위한 방법 및 시스템에 관한 것이다. 더욱 상세하게는, 본 발명은 초기 장비 설계 단계 동안 또는 임의의 후단계에서 최대한 신속하고 용이하게 수행될 수 있고, 피테스트 장치 또는 그 부품의 물리적 가용성을 요구하지 않는, 시뮬레이션된 HALT 테스트 또는 다른 신뢰도나 검증 테스트를 효율적이고, 간단하고 믿을만한 방법으로 수행하기 위한 방법 및 시스템에 관한 것이다. 바람직한 경우에 있어서, 모든 부품이 조립되어 있는 PCB의 HALT 테스트에 대한 시뮬레이션이 예시되며, 실제의 HALT 테스트의 결과에 대한 매우 높은 상관 관계를 보여주는 결과가 제공된다.
신뢰성과 내구성의 문제는 실패율과 수명의 관점에서 전자 장치의 개발과 관련된 가장 중요한 인자이다. 신뢰성과 내구성의 관점에서 하드웨어 설계를 최적화하기 위한 효율적인 도구를 대한 지속적으로 증가하는 전자 산업계에서의 요구가 있다.
거의 모든 임의의 기계 또는 전자 장비들은 무작위 바이브레이션(random vibration), 흔들림(shakes), 동적 충격(shocks), 온도 변동 등과 같은 가변하는 환경 조건에 노출된다. 이러한 변동하는 조건은 장비의 기능적 고장을 발생시킬 수 있다. 설계자, 제조자, 공급자 및 수요자는 분명한 이유로 이러한 고장을 방지하기 위하여 노력한다.
장비의 내구성과 신뢰성을 판단하기 위한 목적으로, 통상적으로 장래의 고장을 예측하고 제거하기 위하여 장비(equipment, 이하 "제품(product)"라고도 한다)에 대한 다양한 테스트가 설계 및 제조 사이클 동안 수행된다. 이러한 테스트는 피테스트 장비에 고장날 수 있는 취약한 부품을 식별하기 위하여 무작위 바이브레이션, 동적 충격 등과 같은 다양한 동적 및 열적 부하를 가한다.
본 기술분야에서 하나의 중요하고 가장 용인되는 신뢰성 테스트는 HALT(Highly Accelerated Life Testing)라고 알려져 있다. HALT는 무작위 바이브레이션의 형태로 임의의 스트레스를 인가하고 온도 조건을 변경하여 복잡한 양태의 피로(fatugue)를 시뮬레이션하고 자극한다. HALT 테스트 동안 장비에 가해진 스트레스는 가장 극도의 예상되는 필드 조건을 초과하며, 짧은 기간 구간 내에 그리고 고객에게 제품을 선적하기 전에 설계 취약성을 밝혀 내도록 의도된다. 전통적인 패스/페일(pass/fail) 테스트 방법은 적절한 신뢰성 안전 마진을 항상 제공하지 않 는 반면, HALT는 상이한 접근을 제공한다: 그 사상은 고장을 강행하고 테스트를 통과하도록 하지 않는 것이다.
HALT 테스트를 이용하는 것은 제품의 운전 마진을 효율적으로 증가시키며, 특정 한계와 실제 운전 한계 사이의 넓은 간격을 만들어 낸다. HALT 테스트는 바이브레이션과 열적 부하을 인가하는 챔버 내에서 수행된다. 바이브레이션은 대부분의 HALT 절차의 기본이다. HALT에 의해 이용되는 바이브레이션 접근은 특별하다. 주어진 시간에서 단축(single axis) 가속 또는 여기를 이용하는 전통적인 진동 테스트 기술과는 다르게, HALT는 챔버 테이블에 탑재된 제품을 동시에 6개의 자유도(degree of freedom)로, 즉, 3개의 병진 운동 방향과 3개의 회전 운동 방향으로 모두 동시에 무작위 바이브레이션에 노출시킨다. 바이브레이션에 더하여, 일부 HALT 테스트 단계는 고온 - 저온의 열적 전이와 같은 다른 부하 절차를 적용할 수 있다. 전술한 바와 같이, HALT의 목적은 제품을 실제 운전으로 도입하기 전에 잠재적인 설계의 취약점을 탐색하기 위한 것이다. 제품의 노화를 시뮬레이션하고 가속함으로써, HALT 테스트는 제품의 실제 신뢰성을 밝히며, 수 개월 또는 수 년 동안 휴지 상태에 있을 수 있는 시간과 관련된 결함 또는 설계 문제를 식별한다. HALT 테스트가 피테스트 제품에서의 오류를 밝혀낼 때, 설계의 수정이 필요하여 일반적으로 수행되며, HALT 테스트가 수정된 제품에 대하여 반복하여 이어진다. 이러한 반복된 테스트 및 디자인 수정은 만족스러운 결과가 얻어질 때까지 여러 번 발생할 수 있다.
많은 종류의 실험실 테스트가 컴퓨터 소프트웨어를 이용하여 시뮬레이션된다. 고가의 테스트 장비, 스태프, 및 테스트 전의 셋업과 테스트 자체를 위한 상당한 시간을 필요로 하는 물리적 실험실 테스트와 비교하여, 컴퓨터 시뮬레이션의 성능은 상당한 시간과 비용을 절약한다. 또한, 분명하게는, 컴퓨터 시뮬레이션은 프로토타입이 이용될 수 있지 전의 초기 설계 과정 동안 설계 사이클의 초기에 수행될 수 있는 반면, 실험실 테스트는 물리적 프로토타입을 필요로 한다. 이러한 컴퓨터 시뮬레이션을 수행하기 위한 여러 가지 일반적인 절차가 있다. 가장 일반적인 절차들 중의 하나는 바이브레이션과 열적 부하의 다양한 동적 상황(regime) 하에서 피테스트 장비를 분석할 수 있는 유한 요소(finite element) 기술이다. 유한 요소 분석 기술은 (a) 힘 또는 가속이 시간에 따라 가변하는 충격; (b) 모델이 주파수 도메인에서 분석되는 동적 주파수 또는 조화 응답(harmonic response); 및 (c) 모델이 PSD에 의해 정의되는 단축 무작위 바이브레이션에 노출되는 동적 임의 응답;을 포함하는 여러 가지 동적 상황을 다룰 수 있다. PSD라는 용어는 Power Spectral Density를 나타내며, 더욱 상세하게는 주파수 단위당 가속도의 평균 제곱(g2/Hz)으로 나타낸 무작위 바이브레이션 강도(intensity)의 힘(power)를 나타낸다.
전술한 바와 같이, HALT 실험실 테스트는 본 발명의 기술분야에서 장래의 고 장을 예측하기 위한 가장 믿을만한 테스트 중의 하나로서 받아들여져 왔다. 그러나, HALT 테스트에 대한 시뮬레이션은 아직 제공되어 왔지 않다. 앞에서 설명한대로, PSD 유한 요소 분석을 포함하는 모든 종래 기술에 따른 유한 요소 해결방법은 각각의 주어진 시간에서 단축 동적 상황 상에서 동작하는 반면, HALT 테스트는 6개의 자유도로 동시 바이브레이션을 가한다. 본 발명의 기술분야에서는 아직까지 HALT 테스트 또는 전자 또는 기계 장치에서 고장을 예측하기 위한 목적으로 하는 다른 동시-다중-축 부하 테스트를 위한 시뮬레이션을 제공하지 않아 왔다.
따라서, 본 발명의 일 목적은 물리적 테스트 장치에 대한 어떠한 요구 없이 그리고 물리적으로 테스트되는 객체(즉, 피테스트 제품 자체)를 구비할 필요가 없이 수행될 수 있는 신뢰성, 내구성 또는 피로 테스트용 시뮬레이션을 제공하는 것이다.
본 발명의 다른 목적은 물리적 테스트 장치에 대한 어떠한 요구 없이 그리고 물리적으로 테스트되는 객체를 구비할 필요가 없이 수행될 수 있는 HALT 테스트용 시뮬레이션을 제공하는 것이다.
본 발명의 다른 목적은 물리적 테스트 장치에 대한 어떠한 요구 없이 그리고 물리적으로 테스트되는 객체를 구비할 필요가 없이 수행될 수 있는 동시 다중 축 부하 테스트용 시뮬레이션을 제공하는 것이다.
본 발명의 다른 목적은 물리적 테스트 장치에 대한 어떠한 요구 없이 그리고 물리적으로 테스트되는 객체를 구비할 필요가 없이 수행될 수 있는 피테스트 제품의 운전 마진을 탐색하거나, 또는 피테스트 제품의 가장 취약한 부품을 밝히도록 설계된 신뢰성 테스트용 시뮬레이션을 제공하는 것이다.
본 발명의 또 다른 목적은 제품의 초기 개발 단계 동안에, 예를 들어, 레이아웃 또는 초기 설계 단계 동안 또는 피테스트 제품의 물리적 프로토타입이 아직 이용 가능하기 않은 때에 수행될 수 있는 시뮬레이션을 가능한 한 빨리 제공하는 것이다.
본 발명의 다른 목적은 제품 개발의 초기 단계에서 장래의 고장을 제거함으로써 또는 HALT나 임의의 다른 실험실 테스트를 포함하는 물리적 실험실 테스트에 대한 요구를 제거하거나 감소시킴으로써 시간과 비용을 절약하는 것이다.
본 발명의 특별한 목적은 PCB 산업계에서 전자 보드 및 관련 장비의 설계에 대한 신뢰성과 내구성을 분석하기 위한 시뮬레이션을 이용하는 것을 가능하게 하는 것이다.
본 발명의 다른 목적이나 이점은 아래에서 설명되는 바에 따라 자명할 것이 다.
본 발명은 (a) PCB 조립체의 자연 주파수 및 모드 형상을 결정하게 하는 상기 PCB 조립체의 모델을 생성하는 단계; (b) 상기 PCB 조립체의 자연 주파수 및 모드 형상을 결정하도록 자연 주파수 시뮬레이션을 수행하는 단계; 및 (c) 상기 결정된 자연 주파수 및 모드 형상을 분석하고 부품의 지역 지배 진동을 식별하는 단계; 를 포함하고, 상기 결정된 모드 형상 중 적어도 하나에서 지역 지배 진동을 갖는 것으로 식별된 부품은 상대적으로 높은 정도의 잠재적인 필드 고장을 갖는 부품으로 식별되는, 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법에 관한 것이다.
바람직하게는, 본 방법은 모드 형상 타입을 미리 결정하고, 각 모드 형상 타입에 대하여 위협 가중치를 할당하는 단계;를 더 포함하고, 상기 식별하는 단계는, 상기 결정된 모드 형상과 상기 미리 결정된 모드 형상 타입을 매칭시켜, 상기 결정된 모드 형상 중 적어도 하나에서 지역 지배 진동을 갖는 것으로 식별된 각 부품에 대한 대응하는 위협 가중치를 결정하는 단계;를 포함한다.
바람직하게는, 2개 이상의 자연 주파수에서 동일한 부품에 나타나는 지역 지배 진동에 관련된 2 또는 2 이상의 모드 형상 타입은 단일 모드 형상 타입이 1개의 자연 주파수에서 동일한 부품에 나타나는 지역 지배 진동에 관련될 때의 경우와 비교하여 더 높은 위협 가중치를 나타낸다.
바람직하게는, 부품의 지배 순수 지역 진동에 관련된 모드 형상 타입은 순수하지 않은 동일 부품의 지배 지역 진동의 모드 형상 타입과 비교하여 상기 부품에 대한 더 높은 위협 가중치를 나타낸다.
바람직하게는, 본 방법은 (a) 상기 시뮬레이션 내에서 자연 주파수의 주파수 범위를 제한하는 단계; (b) 상기 자연 주파수 시뮬레이션을 기설정된 개수의 처음의 자연 수파수의 범위로 제한하는 단계; 및 (c) 상기 방법의 결과를 상대적으로 높은 정도의 잠재적인 필드 고장을 갖는 기설정된 제1 개수의 부품을 찾는것으로 제한하는 단계;를 포함하는 제한 사항 중 하나 또는 하나 이상을 더 포함한다.
본 발명의 중요한 일 실시예에서, 본 방법은 HALT 실험실 테스트 결과를 예측하기 위한 것이다. 이러한 경우, 본 방법은 특정 제조사의 특정 HALT 기계에 의해 수행되는 HALT 테스트와 더 양호한 양립가능성을 위하여 상기 HALT 기계를 닮도록 캘리브레이션될 수 있다. 바람직하게는, 상기 기계는 특정 PSD 부하 상황 곡선을 가지며, 상기 캘리브레이션은 상기 기계가 관련 주파수 범위 내에서 다른 주파수에 비하여 상대적으로 높은 레벨의 g2/Hz를 제공하는 주파수 범위 내에 있는 지배 지역 진동을 갖는 부품에 더 높은 위협을 고려하고, 반대로 상기 관련 주파수 범위 내에서 다른 주파수에 비하여 상대적으로 낮은 레벨의 g2/Hz를 제공하는 주파수 범위 내에 있는 지배 지역 진동을 갖는 부품에 더 낮은 위협을 고려하여 획득된다.
본 발명의 더욱 일반적인 일 실시예에서, 본 발명은 실험실 테스트의 결과를 예측하고, 설계 취약성을 찾고, PCB 조립체의 잠재적인 필드 고장을 찾기 위한 것이다.
바람직하게는, 본 방법은 상기 PCB 조립체가 사용가능한 단계 이전인 PCB 조립체를 설계하는 초기 단계에서 수행되기 위한 것이다.
본 발명의 일 양태에서, 본 방법은 HALT 실험실 테스트에 대한 보충 과정으로서 이용될 수 있다.
바람직하게는, 상기 생성된 모델은 유한 요소 모델이다.
바람직하게는, 상기 생성된 모델은 상기 PCB 부품의 리드를 모델딩하는 것을 포함한다. 바람직하게는, 상기 모델은 납땜 연결부를 모델링하는 것을 포함한다. 바람직하게는, 상기 모델은 코팅을 모델링하는 것을 포함한다.
본 발명의 일 실시예에서, 상기 모델은 "p 요소" 메시이다. 바람직하게는, 상기 전체 메시는 "p 요소" 메시이다. 다른 실시예에서, 상기 모델은 유한 요소 "h" 모델이다.
선택적으로는, 열적 양태가 고려된다.
일 실시예에서, 상기 유한 요소 모델의 강성 행렬은 사전 열적 스트레스 분석에 따라 갱신된다. 선택적으로, 상기 모델에 적용된 재료 특성은 상기 자연 주파수 시뮬레이션을 수행하는 단계 이전에 온도와 관련된 가정에 따라 갱신된다.
선택적으로, 상기 온도와 관련된 가정은 정상 상태 또는 과도 열적 시뮬레이션으로부터 얻어진 열적 매핑에 바탕을 둔다.
본 발명의 또 다른 실시예에서, 상기 모델은 유한 차분 모델이다.
본 발명의 또 다른 실시예에서, 상기 모델은 유한 체적 모델이다.
본 발명의 또 다른 실시예에서, 상기 모델은 경계 요소 모델이다.
바람직하게는, 일부 부품의 모델링은 상세하며 다른 부품의 모델링은 근사적이다.
바람직하게는, 분석되는 상기 모드 형상 각각은 변위 벡터를 제공한다. 일 실시예에서, 상기 변위 벡터는 공간 변위 벡터이다. 다른 실시예에서, 분석되는 상기 모드 형상 각각은 가능한 6의 자유도 중에서 1의 자유도에만 변위 벡터를 제공한다.
본 발명의 다른 특정 실시예에서, 분석되는 상기 모드 형상 각각은 하나의 평면에서만 변위 벡터를 정의한다.
또 다른 실시예에서, 분석되는 상기 모드 형상 각각은 응력 벡터를 제공한다.
본 발명의 또 다른 실시예에서, 분석되는 상기 모드 형상 각각은 변형 벡터를 제공한다.
본 발명의 또 다른 실시예에서, 분석되는 상기 모드 형상 각각은 변형 에너지 벡터를 제공한다.
본 발명의 또 다른 실시예에서, 분석되는 상기 모드 형상 각각은 자연 주파수 시뮬레이션으로부터 사용가능한 임의의 고유 벡터를 제공한다.
본 발명의 또 다른 실시예에서, 분석되는 상기 모드 형상 각각은 자연 주파수 시뮬레이션으로부터 사용가능한 2 또는 2 이상의 고유 벡터의 임의의 수학적 조합으로 계산되는 벡터를 제공한다.
바람직하게는, 부품의 상대적으로 높은 정도의 잠재적인 필드 고장은 2 또는 2 이상의 상기 벡터를 검사하여 정의된다.
본 발명의 일 실시예에서, 상기 위협 가중치는 2 또는 2 이상의 상기 벡터를 검사하여 정의된다.
본 발명의 일 실시예에서, 상기 모델의 생성은 상기 부품 중 일부의 부품을 무시한다. 바람직하게는, 상기 무시된 부품은, (a) 매우 높은 신뢰성; (b) 매우 작은 크기; (c) 매우 가벼운 중량; 및 (d) 보드 표면에 매우 가까운 무게 중심; 중 하나 이상을 갖는 것으로 알려진 것이다.
본 발명의 일 실시예에서, 상기 모델의 생성은 상기 부품 중 일부의 부품을 근사화한다. 바람직하게는, 상기 무시된 부품은, (a) 매우 높은 신뢰성; (b) 매우 작은 크기; (c) 매우 가벼운 중량; 및 (d) 보드 표면에 매우 가까운 무게 중심; 중 하나 이상을 갖는 것으로 알려진 것이다.
바람직하게는, 상기 부품은 상기 모델의 질량에 대한 기여도만을 고려하여 표현된다.
본 발명의 일 실시예에서, 상기 부품은 상기 모델의 질량 및 상기 모델의 강성 모두에 대한 기여도를 고려하여 표현된다. 선택적으로는, 상기 근사화된 부품은 보드 자체의 모델링의 특성을 가변시켜 표현된다.
선택적으로는, 상기 PCB 조립체의 보드는 다층 적층 복합 플레이트 요소를 이용하여 모델링된다.
선택적으로는, 상기 PCB 조립체의 보드는 체적 요소의 층을 이용하여 모델링된다.
선택적으로는, 상기 PCB 조립체의 보드는 단일 등방성 층을 이용하여 모델링된다.
본 발명의 일 실시예에서, 상기 모델은 상기 PCB 조립체 및 상기 PCB 조립체의 봉입체를 포함한다.
선택적으로는, 상기 모델은 하나 이상의 PCB 조립체 및 상기 PCB 조립체의 케이스를 포함한다.
선택적으로는, 상기 모델은 전자 보드의 전체 조립체 및 하나 또는 하나 이상의 추가 부분을 포함한다.
선택적으로는, 상기 부품 중 일부 부품은 리드와 함께 모델링되며, 상기 부품 중 다른 부품은 근사화된다. 선택적으로는, 상기 근사화는 리드를 모델링하지 않으면서 상기 부품을 모델링함으로써 획득된다.
바람직하게는, 상기 근사화된 부품은 과거의 경험을 바탕으로 낮은 정도의 잠재적인 필드 고장을 갖는 부품이다.
도 1은 HALT 테스트의 가설적 시뮬레이션에 포함된 단계들을 도시한다;
도 2는 본 발명의 방법의 주요 단계를 간단하게 부호로 도시한다;
도 3a 및 3b는 PCB "G"에 대한 상면도 및 사시도이다. 도 3c는 동일 PCB에 대한 사시도이다. 이 PCB는 여러 가지 모드 형상 타입(Mode Shape Type)을 설명하 는데 이용된다;
도 4a 및 4b는 기설정된 모드 형상 타입 1에서의 변위 크기 등표면 및 변위 크기 변형 형상에 대한 도면을 각각 도시한다;
도 5a 및 5b는 2개의 최대 중심 지점(P1, P2)를 갖는 모드 형상 타입 2에서의 변위 크기 등표면 및 변위 크기 변형 형상에 대한 도면을 각각 도시한다;
도 6a 및 6b는 모드 형상 타입 3에서의 변위 크기 등표면 및 변위 크기에 의해 변형 형상에 대한 도면을 각각 도시한다;
도 6c는 모드 형상 타입 3에서의 변위 크기 변형 형상에 대한 확대도이다;
도 7a 및 7b는 PCB "H"에 대한 상면도 및 사시도이다. 도 7c는 동일 PCB에 대한 사시도이다. PCB "H"는 기설정된 여러 가지 모드 형상 타입을 설명하는데 이용된다;
도 8a 및 8b는 기설정된 모드 형상 타입 4에서의 변위 크기 등표면 및 변위 크기 변형 형상에 대한 도면을 각각 도시한다;
도 9a 및 9b는 PCB "C"에 대한 상면도 및 사시도이다. 도 7c는 동일 PCB에 대한 사시도이다. PCB "C"는 기설정된 여러 가지 모드 형상 타입을 설명하는데 이용된다;
도 10a 및 10b는 기설정된 모드 형상 타입 5에서의 변위 크기 등표면 및 변위 크기 변형 형상에 대한 도면을 각각 도시한다;
도 10c는 도 10b에 도시된 변위 크기 변형 형상에 대한 확대도이다;
도 11은 모드 형상 타입 6을 나타내는 변위 크기 변형 형상에 대한 도면이 다;
도 12는 모드 형상 타입 7을 나타내는 변위 크기 등표면에 대한 도면이다;
도 13은 모드 형상 타입 8을 나타내는 변위 크기 등표면에 대한 도면이다;
도 14a 및 14b는 모드 형상 타입 9에서의 변위 크기 등표면 및 변위 크기 변형 형상에 대한 도면을 각각 도시한다;
도 15a 및 15b는 PCB "D"에 대한 상면도 및 사시도이다. 도 15c는 동일 PCB에 대한 사시도이다. PCB "D"는 기설정된 여러 가지 모드 형상 타입을 설명하는데 이용된다;
도 16a 및 16b는 모드 형상 타입 10에서의 변위 크기 등표면에 대한 도면을 각각 도시한다;
도 17a 및 17b는 PCB "E"에 대한 상면도 및 사시도이다. 도 17c는 동일 PCB에 대한 사시도이다. PCB "E"는 기설정된 여러 가지 모드 형상 타입을 설명하는데 이용된다;
도 18a 및 18b는 모드 형상 타입 11에서의 변위 크기 등표면에 대한 도면을 각각 도시한다;
도 19는 실시예 1의 시뮬레이션에서 시뮬레이션된 바와 같이 실험실 HALT 기계에 장착된 PCB "F"를 도시한다;
도 20a 및 20b는 PCB "F"의 상면도와 사시도를 각각 나타낸다. 도 21은 동일한 PCB "F"를 도시하는 도면이다;
도 22a는 실시예 1의 모델의 유한 요소 "p" 메시(mesh)를 도시한다. 도 22b 는 이 모델의 일부에 대한 확대도이다;
도 23a는 변위 크기 등표면에 대한 도면이며, 도 23b 및 23c는 PCB "F"의 1차 자연 주파수의 모드 형상과 관련된 변위 크기 변형 형상에 대한 도면이다;
도 24는 PCB "F"의 2차 자연 주파수의 모드 형상에 관련된 변위 크기 등표면에 관한 도면이다;
도 25a 및 25b는 PCB "F"의 3차 자연 주파수에 관련된 모드 형상에 대한 도면이다;
도 26은 PCB "F"의 4차 자연 주파수에 관련된 모드 형상에 대한 도면이다;
도 27a 및 27b는 PCB "F"의 5차 자연 주파수에 관련된 모드 형상에 대한 도면이다;
도 28a 및 28b는 PCB "F"의 6차 자연 주파수에 관련된 모드 형상에 대한 도면이다;
도 29는 실시예 1의 오류가 발생한 부품 모두를 요약하는 방법으로 PCB "F"를 도시한다;
도 30은 실시예 2의 결과를 요약한 표이다; 그리고,
도 31은 특정 HALT 기계의 특정 PSD 가속 부하 곡선을 도시한다.
전술한 바와 같이, 단축에서의 무작위 바이브레이션(PSD)을 시뮬레이션할 수 있고 단축에서 주파수 응답과 동적 과도 부하를 모두 시뮬레이션 할 수 있는 솔 버(solver)가 있지만, HALT용 유한 요소 솔버 또는 이와 동등한 솔버는 없다. 그러나, 2 이상의 방향으로 6의 자유도까지 동시에 인가되는 바이브레이션 부하를 포함하는 HALT용 또는 임의의 유사한 동적 상황용의 시뮬레이션 방법은 없다.
HALT 시뮬레이션을 다루는데 있어서의 어려움은 명백하다. HALT 테스트는 제품에 6개의 자유도에서 무작위 진동을 동시에 포함하는 매우 복잡한 상황의 부하를 제품에 제공하는 것을 포함한다. 경계 조건 뿐만 아니라 필요한 모든 물리적 재료적 성질을 갖는 노드와 요소의 메시를 포함하는 정밀한 유한 요소 모델이 마련되었다고 가정한다. 도 1에 도시된 바와 같이, 모든 것이 수행되도록 시도되었다면, HALT 테스트의 가설적 시뮬레이션은 유한 요소 모델에 다음의 단계의 수행을 포함하여야만 한다:
a. 모달 분석(Modal analysis): 이 단계는 임의의 시뮬레이션에 대한 기본을 형성하며, 제품의 자연 주파수( Hz 단위)를 찾아야만 한다;
b. 주파수 응답: 이 단계는 단위 사인(sine) 부하에 대한 모델의 주파수 응답 분석을 포함한다. 이 분석은 6개의 자유도 각각에 대하여 한 번 씩 모두 여섯 번 수행되어야만 한다. 이하, 통상에 따라, 6개의 자유도는 다음과 같이 나타낸다: Tx - x 방향으로의 병진 운동; Ty - y 방향으로의 병진 운동; Tz - z 방향으로의 병진 운동; Rx - x 축에 대한 회전 운동; Ry - y 축에 대한 회전 운동;Rz - z 축 에 대한 회전 운동.
c. 유한 요소 모델에 대한 "PSD" 분석 적용: 이 단계에서, 주파수의 함수로서의 [g2/Hz] 단위의 PSD 부하 곡선이 모델에 적용되어야 한다. PSD(무작위 바이브레이션) 분석은 주파수 응답 분석의 후처리 절차의 한 종류이다. 다시 말하면, PSD 단계는 6개의 자유도 각각에 대하여 한 번 씩 모두 여섯 번 수행되어야만 한다.
d. PSD 결과 (1): PSD 분석은 6개의 개별 PSD 분석 각각에 대하여 수직 응력(normal stress) 및 전단 응력(shear stress) RMS 값을 정의하는 RMS 응력 텐서(tensor)를 가져다 준다. 이하, 통상에 따라, 응력 벡터는 다음과 같이 나타낸다: σxx - x 방향으로의 수직 응력; σyy - y 방향으로의 수직 응력; σzz - z 방향으로의 수직 응력; τxy - x-y 평면에서의 전단(접선) 응력;τxz - x-z 평면에서의 전단(접선) 응력 ;τyz - y-z 평면에서의 전단(접선) 응력. 그리고,
e. PSD 결과 (2); PDS 분석을 이용하여, 상기 PSD로부터의 바이브레이션의 부호 변화율([사이클/초] 단위의)을 찾는 것이 필요하다.
f. 등가 응력 텐서 찾기: 이 단계에서, 단계 (d)에서 개별로 얻어진 상기 개별 텐서로부터 등가 응력 텐서를 찾을 필요가 있다. 각 RMS 응력 텐서가 주파수의 함수로서 σ2/Hz 를 이용한 상이한 PSD 값으로부터의 결과이기 때문에 이러한 가설적 단계는 문제이며, 일반적으로 수행될 수 없다. 따라서, 예를 들어, Tx 방향에 서 PSD와 Ty 방향에서의 PSD의 결합 RMS σxx 가
Figure 112008070278613-PCT00001
라고 말할 수 없다(이들이 RMS 값이기 때문이다). 이것은 이 단계가 단지 가설적이라는 주된 이유이다.
g. 등가 응력 스칼라 찾기: 이 응력값은 단계 (f)의 다양한 텐서 성분의 등가 스칼라이다. 이 등가 응력값은, 찾을 수 있다면, 이후 이어지는 피로 계산에 대한 기본을 형성한다. 다시 말하면, 각 RMS 응력값이 주파수의 함수로서 σ2/Hz를 이용한 상이한 PSD 값으로부터 나오기 때문에, 이러한 가설적 단계는 문제이며, 일반적으로 수행될 수 없다. 예를 들어, Von Mises 또는 Treska 가설을 이용한 종래의 계산은 잘못된 결과를 가져다 줄 수 있다. 그러나, 가설적으로는, 이러한 등가 응력값(N/mm2 또는 등가의 단위로)이 어쨌든 찾아질 수 있다면, 절차는 단계 (h)로 계속된다;
h. 수명/피로 계산: 단계 (g)의 등가의 스트레스값이 어쨌든 계산되어질 수 있다면(전술한 바와 같이, 그러한 계산이 어떻게 수행되는지에 대해 알려진 바가 현재 없지만), 단계 (g)의 등가 응력 뿐만 아니라 단계 (e)의 부호 변동율을 고려하면서 수명/피로 계산이 계속된다. 이 단계 (h)는 파괴 역학(fracture mechanics) 계산 또는 피로 S-N 다이어그램 계산을 이용할 수 있다.
i. 수명/피로 계산 상의 열적 효과: 이전의 응력 계산과 포함된 재료의 특성 모두에 대한 열적 부하의 효과가 단계 (h)의 수명/피로 결과를 찾고자 하는 동안 고려되어야 한다.
상기 복잡한 절차 모두는 HALT 테스트를 시뮬레이션하기 위하여, 또는 더욱 상세하게는, HALT 테스트의 결과를 제공하기 위하여 취해져야만 하는 단계를 반영할 수 있다. 그러나, 누적된 분석적, 수치적 및 기타 오류와 부정확성을 가져다 주는 길고 매우 복잡한 단계들(그 일부는 아직 해결되지 않았다)을 포함하고 있기 때문에, 상기 절차 또는 그 등가를 수행하는 것은 거의 불가능하다. 절차가 어쨌든 완료되었다 하더라도, 결과는 거의 극도로 부정확하고 이에 따라 받아들이기 어려울 것이다. 상기 절차는 너무 복잡하여, 이를 어떻게 성공적으로 완료하는가에 대한 지식이 없으며, HALT 테스트의 결과를 (실험실의 물리적 테스트 자체를 실행하지 않으면서) 획득하기 위한 임의의 대체 절차도 없다.
본 발명은 상기 물리적 테스트에 대한 시뮬레이션을 제공함으로써 물리적 HALT 테스트를 수행하기 위한 필요성으로부터 기인하는 단점을 극복한다. 본 발명의 시뮬레이션 결과는 실제의 물리적 HALT 테스트와 매우 높은 상관 관계를 보여준다. 본 발명의 시뮬레이션은 실제의 물리적 HALT 테스트와 비교하여 훨씬 더 저렴하고 신속한 방법으로 수행될 수 있으며, 덜 중요하게는 본 발명의 방법은 임의의 물리적 장비 또는 피테스트 제품 자체를 필요로 하지 않으며, 따라서, 제품 개발의 초기 단계에서 또는 제품 재발 과정의 임의의 다른 단계 동안에 가능한 한 빨리 수행될 수 있다. 다른 말로 하면, 본 발명은 물리적 테스트가 가능하게 하는 신뢰성 질의를 수행하기 위해 사용 가능한 물리적 프로토타입을 기다릴 필요가 없으며, 따라서, 제품 디자인과 개발의 초기 단계에서 고장을 예측하고 이를 보정할 수 있게 한다.
상기 매우 복잡하고 그리고 적어도 부분적으로 가설적인 도 1의 절차는 상당히 간소화된 절차로 대체될 수 있다는 것이 본 발명자에 의해 밝혀졌다. 본 발명은 도 1의 매우 복잡한 가설적 방법의 단계 대부분을 제거한다. 본 발명에 따르면, 모달 분석의 첫 단계 (a)가 먼저 수행된다(도 2 참조). 다음으로, 후처리 동작을 포함하는 상대적으로 간단한 단계 (X)가 모달 분석 결과에 대해 수행되며, 최종 HALT 고장 예측 결과, 즉, 고정난 부품의 예측을 직접적으로 제공한다. 이러한 방법으로, 매우 복잡한 단계이며 일부가 가설적이고 실제로는 수행될 수 없는 (b), (c), (d), (e), (f), (g), (h) 및 (i)는 모두 제거된다.
HALT 테스트 결과를 획득하기 위한 절차에 대한 이러한 단순화는 처음에는 불가능한 것으로 보인다. 그러나, HALT 테스트 절차의 원리를 주의깊게 조사하면, 본 발명의 비약적 발전을 설명하는 이론적인 물리적 기본을 알 수 있다. 이러한 설명은 종래의 (HALT가 아닌) 부하 상황과 HALT의 바이브레이션 상황 사이의 주요 차이에 놓여 있다. 각 정규 (HALT가 아닌) PSD 테스트는 각각 특정 방향, 진폭 및 주파수 범위를 갖는 특정 환경 조건을 시뮬레이션하려고 한다. 예를 들어, z 축 방향으로의 병진 운동으로 적용된 특정 PSD 부하는 울퉁불퉁한 도로에서의 운전으 로 발생하는 z 축으로의 전형적인 무작위 가속도를 나타낼 수 있다. HALT 테스트는 임의의 가능한 방법으로 피테스트 제품을 시뮬레이션하려고 한다. HALT는 6개의 자유도로 동시에 넓은 진폭과 스펙트럼 범위에서 높은 가속 진동을 가하고 일부 단계에서는 소정의 열적 부하를 추가함으로써 제품을 시뮬레이션한다. HALT와 종래의 테스트 상황 사이의 접근 방식에서의 차이는 질과 양적인 측면으로부터 다음과 같이 중요하다.
종래의 (HALT가 아닌) 동적 시뮬레이션을 다루는 동안, [k]{u}+[m]{u''}=0의 방적식에 바탕을 둔 모델의 자연 주파수와 고유 벡터(eigenvector)를 찾게 해주는 모달 분석 해법과 [k]{u}+[c]{u'}+[m]{u''}={f}t의 방정식에 바탕을 둔 임의의 종류의 동적 여기(excitation)에 노출된 주어진 모델에 대한 완전한 동적 해결법 사이의 도입(일대일) 관계가 없다. 여기서, [k]는 강성(stiffness) 행렬이며, [c]는 제동(damping) 행렬이며, [m]은 질량(mass) 행렬이며, {f}t는 부하 벡터이며, {u}는 변위 벡터이며, {u'}는 속도 벡터이며, {u''}는 가속도 벡터이다.
종래의 PSD 시뮬레이션을 포함하는 종래의 동적 시뮬레이션의 경우의 직접 관계의 부족에 대한 이유는 종래의 동적 시뮬레이션에서 부하가 스펙트럼과 진폭의 기설정된 제한된 범위에서 단축으로 모델에 가해지기 때문이다. 이는 PSD, 주파수 응답 및 과도 응답을 포함하는 종래의 모든 종류의 동적 분석에 대하여 참이다. 이러한 모든 경우에, 모드 형상이 외부 여기의 방향과 일치하고 진동 주파수가 외부 여기의 주파수와 일치하는 자연 주파수 및 관련 고유벡터 만이 시뮬레이션된 제품의 동적 여기에 관여하며, 이러한 관여는 궁극적으로는 피로 스트레스을 가져다 줄 것이다. 그러나, HALT 테스트와 같은 동적 자극은 모든 방향(자유도)으로 넓은 범위의 주파수 스펙트럼에서 동시에 동적 여기를 시작하며, 높은 레벨까지 점진적으로 증가하는 부하 진폭을 이용한다. 이것은 제품의 모든 지배적인 자연 주파수가 관여하는 동적 여기를 가져다 준다. 따라서, HALT 또는 유사한 절차의 경우에, 자연 주파수 문제(모달 분석, 때로는 고유값 문제라고도 함)에 대한 해법과 완전한 동적 문제에 대한 해법 사이의 도입(일대일) 상관 관계가 있다. 따라서, 본 발명의 기본 원리는 아래에서 더 깊게 설명되는 방법에서 HALT 테스트에서 고장난 PCB 부품은 고유값 해법에서의 "활성(active)"인 부품이라는, 즉, PCB 보드에 비교하여 그리고 다른 부품에 비교하여 검사된 모델의 자연 주파수의 다양한 모드 형상을 (3D 진폭 또는 특정 방항 진폭에 관계 없이) 검사하는 경우에 관찰될 수 있는 바와 같이 상대적으로 중요한 변위 크기을 가진다는 것이 본 발명자에 의해 밝혀졌다. 다른 말로 하면, PCB 조립체 모델의 자연 주파수에 대응하는 다양한 모드 형상을 검사할 때 관찰될 수 있는 바와 같이 상기 부품은 지배적 진동을 갖는다. 따라서, 짧은 계산의 후처리 절차(도 2에서 (X)로 표시한)를 이용함으로써, 상대적으로 간단한 문제인 자연 주파수 문제는 극히 복잡한 HALT 문제의 결과를 거의 직접적으로 제공한다..
본 발명은 본질적으로 예를 들어 PCB 조립체와 PCB 조립체가 장착되는 플라스틱 하우징 또는 금속 새시나 브라켓과 같은 그 봉입체 또는 케이스 및 기타 부품과 같은 다양한 제품에 적용될 수 있다. 그러나, HALT 테스트가 대부분 PCB 조립체에 적용되기 때문에, 다음의 예는 문제의 제품이 PCB 제품이라고 가정한다. 본 발명에서 PCB 조립체(Printed Circuit Board assembly, PCBA)라는 용어는 부품이 조립된 인쇄 회로 보드, 부품을 구비한 전자 보드, 또는 임의의 다른 종류의 전자 회로를 말한다. 가끔 본 기술분야에서 PCB란 용어가 인쇄 회로 베어 보드(bare-board)를 지칭하기도 하지만, 본원에서 PCB라는 용어는 전술한 바와 같이 넓은 정의에서의 PCB 조립체를 말한다(즉, 조립된 부품을 포함하는 인쇄 회로 보드, 부품을 구비한 임의의 다른 종류의 전자 보드, 또는 임의의 다른 종류의 전자 회로). 부품은 일반적으로 보드의 상부 및/또는 하부에 배치될 수 있다. 보드에 조립된 상기 부품은 수동 및 능동 전자 부품, 전자기계 부품, 기계 부품(예를 들어, 스티프너) 및 다른 종류의 부품을 포함할 수 있다. 부품은 일반적으로 보드에 부착된다. 특정 경우에, 부품은 보드에 부착되는 다른 부품에 부착될 수 있다. 다른 특정 경우에, 조립된 부품을 갖는 2차 보드가 스페이서를 통해 주 보드에 부착될 수 있다. 따라서, 본 발명은 종래의 인쇄 회로 보드에 대한 것과 유사한 방법으로 많은 종류의 전자 회로 및 전자 보드에 적용될 수 있다. 본 발명이 하나보다 많은 PCB 및 상기 PCB가 조립되는그 대응하는 구조나 새시 또는 브라켓의 조립체에 적용될 수 있으며, 그 모두가 함께 분석된다는 점에 유의하여야 한다.
본 발명의 방법은 다음의 단계들을 포함한다:
a. 모드 형상 타입 사전 정의: 본원의 목적을 위하여, "모드 형상 타입(Mode Shape Type)"이 정의된다. 모드 형상 타입 사전 정의 단계는 가능한 모드 형상 타임, 즉, 모드 형상의 종류 - 각각은 이하에서 설명되는 바와 같은 특정 성질을 갖는다 - 를 사전 정의하는 것을 포함한다. 또한, 본 단계는 각 모드 형상 타입에 대한 위협 가중치(Threat Weight)의 지정을 포함한다. 위협 가중치는 부품 고장의 가능성에 대한 표시이다: 부품에 관계될 때 더 높은 위협 가중치는 더 높은 고장 가능성을 표시하며, 이는 더 높은 잠재적 신뢰성 문제의 표시이다. 더욱 상세하게는, 이 단계는 각각의 가능한 모드 형상 타입에 대하여 이 타입과 하나 또는 그 이상의 PCB 부품에 대한 가능한 신뢰도 위협(즉, 설계 취약성)의 존재 사이의 관계를 나타낸다. 이 단계는 일반적이며 한번에 정의된다. 이 정의가 이루어지면, 임의의 설계에 대한 모든 PCB에 대하여 이용될 수 있다.
b. 모델 생성: 이 단계에서, 분석된 PCB 제품에 대한 상세한 유한 요소 메시 모델이 생성된다. 모델은 PCB 부품뿐만 아니라 보드 그 자체를 포함한다. 일반적으로, 메시 모델은 부품의 리드(lead)를 포함하고 고려해야만 한다.
c. 자연 주파수 시뮬레이션 수행: 이 단계에서, PCB 의 모달 분석이 수행되며, 그 결과로 모델의 자연 주파수와 대응하는 모드 형상을 찾게 한다. "모드 형상(mode shape)"이라는 용어는 본 기술분야에서 객체의 변형 형상을 말하며, 특정 자연 주파수(고유값)에 상관된다. 본원의 대부분에서 "모드 형상"이라는 용어는 방향성 병진 운동 고유 벡터로부터 얻어지는 상기 종래의 변위 크기 벡터(즉, 변형 형상)에 관한 것이지만, 이 용어는 이하에서 설명되는 바와 같이 가끔 본 출원에서 다른 고유 벡터도 포함하도록 확장된다. 이 단계는 일반적이고 관련된 기설정 주파수 범위에 대하여 수행된다. 이 범위는 일반적으로 특정 HALT 테스트에서 이용된 범위를 포함할 수 있으며, 그 외에 이하에서 논의되는 바와 같이 정의될 수 있다.
d. 분석 및 결론 유도: 이 단계에서, 찾아진 각 자연 주파수 및 대응하는 모드 형상에 대하여, 취약한 부품을 결정하기 위하여 상기 시뮬레이션에서 찾아진 모드 형상을 상기 기설정된 모드 형상 타입과 비교함으로써 분석이 이루어진다
상기 단계 (a) 및 (d)는 본 발명에 특유한 것이며, 단계 (b) 및 (c)는 공지의 유한 요소 기술을 이용하여 바람직하게 수행되는 자연 주파수에 대한 모델 생성과 시뮬레이션을 나타낸다. 자연 주파수 및 대응하는 모드 형상 방법이 얻어지는 한, 유한 차분 방법, 유한 체적 방법 및 경계 요소 방법을 포함하지만 이에 한정되지 않는 다른 기술이 단계 (b) 및 (c)에 대하여 이용되는 것으로 고려될 수 있다.
본 발명의 방법이 더욱 상세하게 설명된다.
a. 모드 형상 타입 사전 정의
전술한 바와 같이, 본원의 목적을 위하여, "모드 형상 타입(Mode Shape Type)"이 정의된다. 다양한 모드 형상 타입이 정의되며, 각각은 이하 논의되는 바 와 같이 특정 성질을 갖는다. "모드 형상"의 용어 자체에 대하여는, 다음의 논의에서 그리고 별도로 명백하게 언급되지 않는다면, "모드 형상"은 특정 자연 주파수에 관련된 공간 변위(즉, 변형 형상)을 말한다. 전술한 바와 같이, 본 발명의 방법은 일반적으로 주어진 범위 내에서의 각 자연 주파수에 대한 모드 형상의 분석과 각각의 분석된 모드 형상에 바탕을 두며, 본 방법은 하나 또는 그 이상의 부품의 취약한 정도를 나타내는 위협 가중치를 제공한다. 더욱 상세하게는, 방법은 모드 형상을 정의하는 고유 벡터 해결책과 필드 고장 또는 HALT와 같은 신뢰성 테스트 동안의 고장을 발생시킬 수 있는 특정 PCB 부품의 설계 취약성 사이에 상관한다. 이러한 목적을 달성하기 위하여, 자연 주파수 진동의 모드 형상의 상대적 진폭이 검사된다. 일부 모드 형상 타입이 다른 것들 보다 PCB 부품의 고장에 더 많은 책임이 있다는 것이 본 발명자에 의해 밝혀졌다. 더하여, 찾아진 모드 형상을 분석하고 이들을 모드 형상 타입에 비교함으로써, PCB 부품 중 어느 것이 필드 또는 HALT 테스트 동안 실제로 고장날 지를 밝혀주는 것이 가능하다. 따라서, 이 단계에서, 모드 형상의 타입과 대응하는 위협 가중치가 사전 정의된다.
다음은 여러 가지 특정 모드 형상 타입 및 대응하는 위협 가중치이다. 도 3a 및 3b는 각각 PCB "G"에 대한 상면도 및 사시도이다. 도 3c는 동일한 PCB의 사시도를 도시한 도면이다. 이 PCB "G"는 다음의 모드 형상 타입 1, 2 및 3을 설명하기 위하여 예로서 사용된다. PCB "G"는 다양한 부품을 수용하는 PCB의 일례이다. 이하 설명된 바와 같은 모드 형상 타입의 이름과 순서는 임의적인 것라는 것 에 유의하여여 한다.
1. 모드 형상 타입 1: 모드 형상 타입 1은 일반적으로 벤딩(bending)하거나 트위스팅(twisting)하는 영역에 위치한 부품이 보드와 함께 움직이는 동안 소정 종류의 벤딩 또는 트위스팅 운동으로 바이브레이션는 진동 보드의 변위에 의해 특정된다. 모드 형상 타입 1은 하나의 최대 진폭 중점을 가진다. 보드와 함께 움직이는 부품은 진동 영역의 크기에 따라 보드 부품의 일부 또는 전부이다. 타입 1 진동은 낮은 위협 가중치를 갖는 것이 본 발명자에 의해 밝혀졌다. 더욱 상세하게는, 타입 1 위협은 일반적으로 특정 부품의 고장을 나타내지 않는다. 예를 들어, 도 4a 및 4b는 등표면 등고선에 대한 도면과 및 변형 형상에 대한 도면을 각각 나타낸다. 도 4a는 등표면 등고선을 이용하여 변위 크기를 도시한다. 등표면 등고선은 동일한 파라미터 값, 즉 이 경우에서의 동일한 진폭 레벨(변위 크기) 를 갖는 보드 내의 모든 지점의 집합이다. 모달 분석에서, 본 발명의 기술분야에서 공지된 바와 같이, 모든 고유 벡터는 정규화된다는 것에 유의하여야 한다. 유일한 절대 출력값은 자연 주파수 그 자체이다. 고유 벡터는 상대값을 나타낸다. 따라서, 진폭 범위는 0(변형이 없음)에서 1(최대 변형)의 범위로 정규화된다. 이 예에서, 보드는 384.6 Hz로 진동하며, 이는 본 예에서 1차 자연 주파수에 존재할 수 있다. 도 4a에서, 진동의 가장 높은 진폭은 중심 지점 P에 위치하고, 진폭 레벨의 66.6% 경계와 33.3% 경계는 각각 등표면 등고선을 나타내는 등고선 A 및 B로 표시된다는 것을 알 수 있다. 도 4a(변위 크기 등표면 등고선을 나타내는 다음의 모든 도면뿐만 아니라)는 본래 컬러로 생성되었고 제공된 도면은 컬러판에서 변환된 것이다. 컬러판의 등고선 A는 적색을 이용하여 표시되고, 등고선 B는 청색을 이용하여 표시된다. 등고선 A 내의 모든 영역은 0.66 내지 1.0의 범위의 변위 크기를 갖는다. 등고선 A와 등고선 B 사이의 모든 영역은 0.33 내지 0.66의 범위의 변위 크기를 가지며, 등고선 B 외부의 모든 영역은 0.0 내지 0.33의 범위의 변위 크기를 갖는다. 도 4b는 변형 형상을 도시함으로써 보드의 1차 자연 주파수의 동일한 변위 크기를 도시한다. 변형이 눈에 보일 수 있도록 PCB의 변형이 확대된 배율로 도시되었다는 점에 유의하여야 한다. 또한, 이 모델에 이용된 유한 요소 메시가 도 4b에서는 도시되지 않으며 도 4a에서는 도시된다는 점에 유의하여야 한다.
2. 모드 형상 타입 2: 모드 형상 타입 2는 모드 형상 타입 1과 유사한 방법으로 진동하지만 이 경우에 있어서는 2개 이상의 중점, 즉, 동일한 진폭 레벨을 가질 필요가 없는 2개 이상의 지역 최대 지점을 갖는 보드의 변위에 의해 특정된다. 도 5a는 2개의 최대 중점 P1과 P2를 갖는 모드 형상 타입 2를 도시하는 변위 크기 등표면에 대한 도면이다. 이 경우에, 보드는 보드의 3차 자연 주파수인 555.8 Hz에서 진동한다. 도 5b는 동일한 3차 자연 주파수에서의 변형 형상을 도시한다. 타입 2 진동도 낮은 위협 가중치를 가진다는 것이 본 발명자에 의해 밝혀졌다. 더욱 상세하게는, 타입 2 위협 가중치는 일반적으로 특정 부품의 고장을 나타내지 않는다. 사실, 모드 형상 타입 2는 상대적으로 더 복잡한 모드 형상으로 보드를 여기할 실제 외부 부하를 찾는 것이 더 어렵기 때문에, 모드 형상 타입 1에 비하여 일반적으로 휠씬 덜 심각하다.
3. 모드 형상 타입 3: 모드 형상 타입 3은 특정 부품의 순수 지배 지역 진 동(pure dominant local oscillation)("지역(local)"이라는 용어는 본원에서 단일 부품의 진동을 말하며, "순수(pure)"는 본원에서 그 부품만 진동한다는 것을 나타낸다)에 의해 특정된다. 보드의 나머지 및 다른 부품 모두는 전혀 진동하지 않고 고정된다. 보드의 나머지 또는 다른 부품들의 상대적으로 작은 바이브레이션이 있는 경우에도 상기 부품의 지역 진동이 순수한 것으로 간주되어야 한다는 것에 유의하여야 한다. 보드의 다른 부분 및 다른 부품의 상기 작은 진동은 다음의 사항 때문에 발생할 수 있다: (a) 0/1의 이진 작용이 아닌 아날로그 물리적 현상이 있고, (b) 시뮬레이션에 수치적 부정확이 있다. 따라서, 본 발명과 연계하여 PCB의 임의의 다른 부분(모든 다른 부품을 포함하여)의 진폭 변위가 부품의 진폭 변위의 작은 퍼센티지(미리 설정될 수 있는)이라면, 부품 진동은 순수하다. 다른 말로 하면, 모드 형상 타입 3은 단일 부품의 진동에 관계된다. 모드 형상 타입 3 진동은 진동하는 부품에 관하여 매우 높은 위협 가중치를 갖는다는 것이 본 발명자에 의해 밝혀졌다. 이것은 다음의 사실을 포함하지만 이에 한정되지 않는 여러 가지 이유와 관계된다: (a) 부품에서 수직 응력 및/또는 전단 응력과 관계되기 때문에, 이러한 지역 모드는 상당한 피로를 유발한다; (b) 보드에 대한 부품의 변형이 크다; (c) 부품의 질량 참여 인자(mass paticipation factor)가 상대하다. 즉, 모든 부품 질량이 이 모드 형상 진동에 관여한다; 그리고, (d) 모드 형상은 오히려 간단하며 따라서 실제로 여기하기 어려운 복잡한 모드 형상과는 다르게 매우 쉽게 극적으로 여기된다. 다른 말로하면, 예를 들어 HALT에서 수행되는 바와 같이 오히려 큰 주파수 범위에서 6 DOF 여기를 이용할 때, 이 모드 형상 타입 3 진동은 반드시 여기될 것이며 대응하는 부품에 상당한 피로를 가져다 주고, 이에 따라 상기 부품의 예상되는 고장을 야기한다. 따라서, 타입 3 모드 형상의 출현은 (특정한 종래의 단축 한정 범위 부하 상황을 이용한 설계 취약성일 필요는 없지만) 실험실 HALT 테스트에서 밝혀질 것으로 높게 예상되는 설계 취약성에 대한 강력한 표시이다. 도 6a는 모드 형상 타입 3의 변위 크기 등표면 등고선에 대한 도면이며, 이 경우에 세라믹 디스크 커패시터(44)이며 보드의 2차 자연주파수인 488.7 Hz에서 진동하는 단일 부품을 도시한다. 등표면 등고선 A가 부품(44)과 경계를 가지며, 이는 높은 변위 크기를 나타낸다는 것에 유의하여야 한다. 등고선 A 및 B(B는 이 도면에서는 도시되지 않는다)는 부품(44)에 한정된다. 도 6b는 동일한 자연 주파수에서의 변형 형상을 도시한다. 부품(44)이 자신의 원래 위치에 비하여 변형된 것을 알 수 있다(즉, 원래 보드에 비하여 수직으로 있었지만, 이 도면에서는 경사졌다는 것을 알 수 있다). 도 6b는(변위 크기 변형 형상을 나타내는 다음의 도면 모두와 함께) 본래 컬러로 생성되지만 제공된 도면은 컬러판으로부터 변환된 것이다. 컬러판에서, 색상에서의 차이는 이 도면에서는 포함되지 않은 색상 설명에 따르면 본원에서는 크레이스케일로 나타낸 바와 같이 진동의 진폭을 나타낸다(즉, 적색은 0.66 내지 1.0 범위 등). 도 6c는 동일한 부품(44)의 영역에 대한 확대도이다. 유한 요소 메시가 도 6a 및 6c에는 도시되었지만 도 6b에서는 도시되지 않았다는 것에 유의하여야 한다.
4. 모드 형상 타입 4: 모드 형상 타입 4는 모드 형상 타입 3과 유사하다. 그러나, 타입 4에서, 동일한 부품이 2 이상의 상이한 자연 주파수에서 진동한다. 상기 진동 각각은 개별적으로 예를 들어 벤딩 x 병진 운동과 같은 동일한 진동 방향을 갖는 동일한 부품의 타입 3 진동이다. 타입 3에서와 같이, 보드의 나머지 및 다른 모든 부품은 전혀 진동하지 않으며, 고정적이다. 다른 말로 하면, 모드 형상 타입 4는 타입 3과 유사한 단일 부품 진동에 관한 것이다. 타입 4 진동도 매우 높은 위협 가중치를 갖는다는 것이 본 발명자에 의해 밝혀졌다. 모드 형상 타입 4의 위협 가중치는 모드 형상 타입 3보다 휠씬 더 높다. 훨씬 더 높은 상기 위협 가중치에 대한 이론적 설명은, 6 DOF의 넓은 주파수 범위 진동(HALT와 같은)에 노출될 때, 상기 부품은 2개의 상이한 여기 주파수에서 여기될 기회를 갖는다는 것이다. 도 7a 및 7b는 PCB "H"의 상면도 및 사시도를 도시한다. 도 7c는 동일한 PCB의 사시도이다. 도 8a 및 8b는 각각 PCB "H"의 10차 자연 주파수(1081.2 Hz) 및 11차 자연 주파수(1113.8 Hz)에 관한 2개 모드의 변위 크기 등표면 등고선을 나타내는 도면이다. 이 도면들은 이 경우에 2개 모드 형상의 각각에서 순수 지역 진동으로 동일 방향에서 진동하는 필름 커패시터(70)인 동일 부품을 도시한다.
5. 모드 형상 타입 5: 모드 형상 타입 5는 모드 형상 타입 4와 유사하다. 모드 형상 타입 4에 유사하게, 동일 부품은 2 이상의 상이한 자연 주파수로 진동한다. 상기 진동 각각은 개별적으로 동일 부품의 타입 3 진동이다. 그러나, 진동 방향은 각 모드 형상에서 상이하며, 따라서, 각각은 부품 내의 상이한 지역에서 스트레스를 유발하며, 가끔 그 스트레스 종류는 상이하다. 예를 들어, 상기 부품 리드가 진동의 결과로서 벤딩된다고 가정하라. 한 모드 형상은 x 축 방향으로 벤딩을 유발하며, 다른 모드 형상은 y 축 방향(또는 임의의 방향)으로 벤딩을 유발할 수 있다. 일반적으로, 부품의 벤딩 리드의 단면도의 외부 섬유에서의 최대 수직 응력은 리드의 단면 외주부를 따라 상이한 위치로 전개된다. 다른 예에서, 하나의 모드 형상은 소정의 방향으로 벤딩을 유발하고, 다른 모드 형상은 소정의 축으로 트위스팅을 유발할 수 있다. 분명하게, 상기 모드 형상 중 하나에서의 주요 응력은 (전단 응력도 있지만) 벤딩 대상의 단면의 외부 섬유에서의 수직 응력(텐션 및 압축)이며, 상기 모드 형상 중 다른 하나에서의 주요 응력은 전단(접선) 응력이다. 따라서, 모드 형상 타입 5는 동일 부품에서의 그러나 상이한 방향으로 진동하는 순수 지역 진동의 2 이상의 모드 형상(각각은 타입 3 모드 형상이다)에 의해 특정된다. 타입 3에서와 같이, 보드의 나머지 및 모든 다른 부품은 전혀 진동하지 않으며 고정적이다. 다른 말로 하면, 모드 형상 타입 6는 타입 3 및 4 와 유사하게 단일 부품 진동에 관련된다. 타입 5 진동도 아마도 모드 형상 타입 3보다 더 높은 매우 높은 위협 가중치를 갖는 것이 본 발명자에 의해 밝혀졌다. 도 9a 및 9b는 PCB "C"의 상면도 및 사시도를 도시한다. 도 9c는 동일한 PCB의 사시도이다. 도 10a 및 10b는 각각 PCB의 1차 자연 주파수(258.7 Hz) 및 5차 자연 주파수(722.4 Hz)에 관한 2개 모드의 변위 크기 등표면 등고선을 나타내는 도면이다. 이 도면들은 이 경우에 상기 2개 모드 형상의 각각에서 순수 지역 진동으로 동일 방향에서 진동하는 크리스탈(75)인 동일 부품을 도시하며, 2개의 모드 형상 중에서 상기 첫번째에서는 크리스탈이 벤딩하며 2개의 모드 형상 중에서 상기 첫번째에서는 크리스탈이 벤딩한다. 도 10c는 상기 5차 자연 주파수에서 진동하는 동일 부품(75)의 영역에 대한 확대도이다. 유한 요소 메시가 도 10c에는 도시되었지만 도 10a 및 10b에서는 도시되지 않았다는 것에 유의하여야 한다.
6. 모드 형상 타입 6: 모드 형상 타입 6은 모드 형상 타입 3에 유사한 특정 자연 주파수의 단일 모드 형상이며, 특정 부품의 지배 지역 진동에 의해 특정되지만, 순수하지는 않다. 다른 말로 하면, 상기 부품이 명백한 지역 성질로 진동하는 반면, 보드의 나머지 중의 일부는 타입 1과 유사한 진동으로 진동한다. 보드의 상기 타입 1 진동이 타입 3으로 진동하는 상기 부품의 동일 영역에서 발생하는 경우 (부품의 그리고 보드의 나머지의) 상기 2개의 진동은 진폭 레벨 또는 진동 방향에 의해 서로에 대하여 구분된다는 것에 유의하여야 한다. 또한, 타입 1 및 타입 3 진동이 모두 PCB의 동일 영역에 있고 유사한 진동 진복 레벨 및 방향을 모두 갖는다면, 타입 1 모드 형상으로 병합된다는 것에 유의하여야 한다. 상황이 상기 병합된 상황으로 더 가까이 갈수록, 타입 1 위협이 더 지배적이게 되어, 전체 위협 가중치를 더 낮은 가중치로 줄이게 된다. 따라서, 모드 형상 타입 6은 순수하지는 않지만 단일 부품 진동, 즉 지역 진동에 관계된다. 타입 6 진동도 매우 높은 위협 가중치(상기 병합된 상황이 발생하는 경우를 제외하고는)를 갖는다는 것이 밝혀졌다. 도 11은 PCB "C"의 변위 크기 변형 형성에 대한 도면이며, 이 경우에는 보드의 11차 자연 주파수인 1399.9 Hz에서 진동하는 알루미늄 전해 커패시터(80)인 단일 부품을 도시한다. 동시에, PCB의 다른 영역(81)은 모드 형상 타입 1에서 진동한다. 부품(80)이 원래 위치에 비해 변형된 것을 알 수 있다. 영역(81)이 부품(80)으로부터 떨어진 전체적으로 상이한 위치에 있기 때문에, 부품(80)에 대한 위협 가중치는 타입 1 모드 형상이었던 것처럼 매우 높거나, 동일하거나 가깝다.
7. 모드 형상 타입 7: 모드 형상 타입 7은 모드 형상 타입 3과 유사하다. 이것은 동일 모드 형상에서(즉, 동일 자연 주파수에서)의 2 이상의 특정 부품의 순수 지역 진동에 의해 특정된다. 타입 3과 유사하게 보드의 나머지 및 모든 다른 부품은 전혀 진동하지 않고 고정적이다. 타입 7 진동도 모드 형상 타입 3과 유사하게 상기 진동하는 부품 각각에 대하여 매우 높은 위협 가중치를 갖는다. 더 많은 부품이 상기 모드 형상 타입 7에 관여되고, 위협 가중치는 상기 부품의 상이한 진동 방향이 관여될 때 감소한다는 것에 유의하여야 한다. 이러한 관찰에 대한 이유는 더 많은 부품과 진동 방향이 관여될수록 이러한 복잡한 여기를 유발할 실제 외부 부하를 찾는 것이 더 어려워진다는 사실 때문이다. 도 12는 PCB "G"의 모드 형상에 대한 변위 크기 등표면에 대한 도면이며, 이 경우 보드의 8차 자연 주파수인 775.7 Hz에서 진동하는 세라믹 디스크 커패시터인 2개의 진동하는 부품(85, 90)을 도시한다. 상기 부품(85, 90)에 대한 위협 가중치는 매우 높다. 그러나, 상기 부품(85, 90)은 (도 12에는 도시되지 않았지만) 2개의 수직 방향으로 진동한다는 것에 유의하여야 한다. 따라서, 위협 가중치는 타입 3 위협 가중치보다 약간 더 낮다. 더 많은 부품과 더 많은 진동 방향이 관여된다면, 위협 가중치는 소정의 정도까지 훨씬 덜 높은 것으로 간주된다.
8. 모드 형상 타입 8: 모드 형상 타입 8은 모드 형상 타입 7과 유사하다. 이것은 동일 모드 형상에서(즉, 동일 자연 주파수에서)의 2 이상의 특정 부품의 순수 지역 진동에 의해 특정된다. 보드의 나머지 및 모든 다른 부품은 전혀 진동하지 않고 고정적이다. 그러나, 부품 중 하나의 진동 진폭은 다른 것보다 더 높다. 타입 8 진동도 모드 형상 타입 7과 유사하게 상기 진동 부품의 각각에 대하여 매우 높은 위협 가중치를 갖는다는 것이 밝혀졌다. 그러나, 위협 가중치는 더 높은 레벨의 변형을 나타내는 진폭 레벨의 부품보다 다소 더 높다는 것에 유의하여야 한다. 도 13은 PCB "H"의 모드 형상에 대한 변위 크기 등표면에 대한 도면이며, 이 경우 보드의 13차 자연 주파수인 1239.9 Hz의 주파수에서에서 모두 진동하는 알루미늄 전해 커패시터인 2개의 진동하는 부품(95, 100)을 도시한다. 그러나, 부품(95)의 진동 진폭은 부품(100)의 진폭보다 상당히 더 높다. 도 13에서 부품(95)은 변형 형상이 0 내지 1의 변형 범위의 상부 1/3(즉, 0.66 - 1.0 범위) 내에 있는 것을 나타내는 마크 A와 경계를 가지며, 부품(100)은 부품의 경계 내에서 진동이 0.33 내지 0.66의 범위 내에 있다는 것을 의미하는 마크 B와 경계를 갖는다는 것을 알 수 있다. 진폭 레벨 비교는 주의깊게 검사되어야만 한다는 것에 유의하여야 한다: 상기 예에서, 부품(95, 100) 모두는 동일한 기하학적 기계적 특성을 갖는다(즉, 동일한 패키지를 갖는다). 상기 특성이 동일하다면, 진동 진폭이 더 큰 변형(이 예에서 부품 리드의 더 큰 벤딩 각도를 의미하는)을 포함하는 부품은 고장날 가능성이 더 많을 것이며, 제일 먼저 실패할 가능성이 가장 많다.
9. 모드 형상 타입 9: 모드 형상 타입 9는 모드 형상 타입 4와 유사하다. 모드 형상 타입 4에서와 같이 동일한 부품은 2 이상의 상이한 자연 주파수에서 진동한다. 상기 진동 중 적어도 하나는 부품의 타입 3 진동이며, 적어도 하나의 다른 모드 형상은 동일 부품의 타입 6 진동이다. 다른 말로 하면, 모드 형상 타입 4는 단일 부품 진동에 관계된다. 타입 9 진동도 모드 형상 타입 4보다는 다소 작을 수 있지만, 모드 형상 타입 3보다는 훨씬 더 높은 매우 높은 위협 가중치를 갖는다. 도 14a는 PCB "C"의 11차 자연 주파수(1399.9 Hz)에 관한 변위 크기 변형 형상에 대한 도면이다. 도 14b는 PCB "C"의 12차 자연 주파수(1430.0 Hz)에 관한 변위 크기 등표면 등고성에 대한 도면이다. 이 도면들은 이 경우에서는 12차 자연 주파수에서 순수 지역 진동 타입 3으로 진동하고, 11차 자연 주파수에서 순수하지는 않지만 지역 진동 타입 6로 진동하는(상기 타입 6 진동에 관여된 영역은 도 14a에서 영역(106)으로 표시된다) 알루미늄 전해 커패시터(105)인 동일 부품을 도시한다.
10. 모드 형상 타입 10: 모드 형상 타입 10도 모드 형상 타입 4와 유사하다. 모드 형상 타입 4에서와 같이 동일한 부품은 2 이상의 상이한 자연 주파수에서 진동한다. 상기 진동중 적어도 하나는 부품의 타입 3 진동이며, 적어도 하나의 다른 모드 형상은 동일 부품 및 추가 부품의 타입 7 또는 타입 8 진동이다. 2 이상의 상기 자연 주파수에서 진동하는 부품에 관하여, 타입 10 진동은 모드 형상 타입 3보다 더 높은 매우 높은 위협 가중치를 것으로 밝혀졌다. 15a 및 15b는 PCB "D"의 상면도 및 사시도를 도시한다. 도 15c는 동일한 PCB의 사시도이다. 도 16a 및 16b는 각각 PCB "D"의 6차 자연 주파수(741.3 Hz) 및 7차 자연 주파수(774.4 Hz)에 관한 2개 모드의 변위 크기 등표면 등고선을 나타내는 도면이다. 이 도면들은 이 경우에 상기 7차 자연 주파수에서 순수 지역 진동 타입 3으로 진동하고 6차 자연 주파수에서 모드 형상 타입 8로 (이 경우에는 알루미늄 전해 커패시터(115)와 함께) 진동하는 크리스탈(110)인 동일 부품을 도시한다.
11. 모드 형상 타입 11: 모드 형상 타입 11은 타입 4 및 타입 7의 결합이다. 모드 형상 타입 7에서와 같이 2 이상의 부품이 소정의 자연 주파수에서 순수 지역 진동으로 진동한다. 그러나, 모드 형상 타입 4에서와 같이, 동일한 상기 부품은 추가 자연 주파수에서 순수 지역 진동으로 진동한다. 타입 11 진동도 관여된 부품에 대하여 매우 높은 위협 가중치를 갖는 것으로 밝혀졌다. 17a 및 17b는 PCB "E"의 상면도 및 사시도를 도시한다. 도 17c는 동일한 PCB의 사시도이다. 도 18a 및 186b는 각각 PCB "E"의 7차 자연 주파수(1032.9 Hz) 및 8차 자연 주파수(1096.5 Hz)에 관한 2개 모드의 변위 크기 등표면 등고선을 나타내는 도면이다. 이 도면들은 이 경우에 상기 2개의 자연 주파수에서 순수 지역 진동 타입 7로 진동하는 세라믹 디스크 커패시터(120, 125)인 2개의 부품을 도시한다.
물론 상기 리스트에 대한 다른 또는 추가의 모드 형상 타입을 찾거나 정의하는 것이 가능하다. 이러한 추가 모드 형상 타입은, 예를 들어, 상기 모드 형상 타입의 하나 또는 그 이상의 조합일 수 있다. 물론, 이러한 모드 형상 타입을 정의할 때, 추가 타입에 대하여도 위협 가중치를 제공하는 것이 권고된다.
모든 상기 모드 형상 타입과 도면들은 본 발명에 따라 시뮬레이션되고 실험실 HALT 기계에 의해 테스트된 실제의 PCB로부터 취해졌다는 것에 유의하여야 한다. 상기 시뮬레이션과 상기 HALT 실험실 테스트 사이의 상관 관계는 극도로 높다는 것에 유의하여야 한다. 이하, 추가의 예가 제공된다.
b. 모델 생성
모드 형상 타입이 정의된 후에, 그리고 전술한 바와 같이, 다음 단계는 피테스트 제품, 즉 PCB 조립체의 유한 요소 모델을 생성하는 것이다. 더욱 상세하게는, 정확하고, 상세하고 정밀한 PCB의 유한 요소 모델이 생성되며, 상기 모델은 보드 및 그 부품을 포함한다. 일반적으로, 부품 리드도 정확하게 표현되어야 한다. 리드의 모델링의 중요성은 많은 경우에 리드들이 부품의 가장 취약한 부분이며 리드 탄성은 가끔 부품이 진동하는 원인이 되고, 리드가 가끔 피로때문에 파손된다는 사실에 기인한다. 부품과 보드의 정확한 표현을 획득하기 위한 목적으로 유한 요소 모델에서는 요소의 정확한 종류를 사용하는 것이 중요하다. 요소는, 예를 들어, 선 요소(예를 들어, 매우 일반적인 상용 유한 요소 소프트웨어인 MSC.NASTRAN에서의 Bar나 Beam과 같은), 면 요소(삼각형 또는 사분원), 체적 요소, 또는 동일한 PCB 모델에서의 다양한 종류의 요소 결합일 수 있다. 노드당 DOF(degree of freedom, 자유도) 수가 일치하지 않는 상이한 종류의 요소를 결합하는(예를 들어, 도드당 3 DOF의 체적 요소를 노드당 6 DOF의 선 요소 또는 노드당 5 DOF의 면 요소와 결합하는) 경우에, 본 기술분야에서 공지(예를 들어, MSC.NSTSTRAN에서의 Multipoint Constraint Equation)된 바와 같이 상이한 요소 노드의 상이한 DOF 사이에 필요한 수학적 관계를 정의하거나 또는 상기 DOF 불일치 문제를 보상할 수 있는 본 기술분야에서 공지된 다른 것을 이용하는 것이 필요할 수 있다. 메시 전략을 선택하는 경우에, "h" 요소(직선 또는 포물선) 또는 "p" 요소 중 어느 것이 사 용될 지를 결정하는 것이 필요하다. ("p" 방법의 접근은 요소 형상 함수 및 유한 요소해를 정의하는 다항식 차수을 증가함으로써 메시 세분(mesh refinement)이 달성될 수 있다는 것이다. "p" 방법에서, 더 작은 크기의 요소로 요소를 나누는 대신에 메시는 비정밀하게 남아있지만, 각 요소는 더 많은 내부 노드를 갖는다. "h" 방법의 접근은 더 정밀한 메시, 즉 더 낮은 다항식 차수를 갖는 더 큰 개수의 더 작은 크기의 요소를 이용하여 메시 세분이 달성될 수 있다는 것이다. "p"라는 부호는 본 기술분야에서 요소의 다항식 차수를 말하며, "h"라는 부호는 본 기술분야에서 요소의 일반적인 크기를 말한다.) 메시화 이전에 기하학적 모델의 준비 전략과 메시화 전략 그 자체는 자연 주파수와 모드 형상/고유 벡터 분석의 정밀한 해를 가져다 주여야만 한다. 부품 리드의 잘못된 표현은 이러한 부품의 지역 모드 형상을 찾고 추출하는 것을 방해할 수 있다. 일반적으로 PCB의 잘못된 표현은 모달 분석의 필요한 정밀하고 상세한 해를 가져다 줄 수 없을 것이다. 적합한 요소에 대한 예는 "p" 타입의 4면체(피라미드 요소, 4개의 꼭지점, 노드당 3 DOF)이다. 이 요소는 정밀한 해를 가져다 주는 체적 유한 요소 메시의 생성을 허용한다. 한편, 필요한 정밀도를 고려하여, "h" 타입의 선형 4면체는 추천되지 않는다. "h" 타입 선형 4 노드 사면체 요소는 시장의 많은 유한 요소 전처리기에서 매우 일반적이나, "h" 타입 선형 8 꼭지점(박스) 및 6 꼭지점 요소(메시화가 상당히 복잡하더라도 이용될 수 있는)와는 다르게, 이 요소는 "일정 변형(constant strain)" 요소로 고려된다. 그 이유는 노드로부터 전체 요소 공간으로 해를 확장하는 이 요소의 형상 함수가 평면 함수라는 것, 즉 변위 해가 요소 도메인 내에서 선형으로 변한다는 것 때문이다(변위 해는 형상 함수의 선형 조합으로 정의된다). 변형이 축방향으로의 변위의 경사이기 때문에 이것은 요소 도메인에서 일정 변형 해를 가져다 준다. 변형 해(변형 텐서에 탄성 모듈의 행렬을 곱해서 얻어지는)에 비례하는 응력 해도 요소 공간 내에서 일정하다. 상기 "h" 타입 선형 4 노드 사면체 요소는 일반적으로 양호한 정적 분석 변위 해를 제공하지만, 정밀한 응력 해는 아니다. 상기 요소도 일정한 열 플럭스 요소로 기능하는 열적 문제에 대하여 양호한 온도 해를 제공하지만, 자연 주파수 동적 해에 대하여는 이 요소는 메시가 메우 정밀하다 하더라도 시뮬레이션에 의해 얻어진 자연 주파수가 실제보다 훨씬 더 높은 값을 가질 것이라는 "과 강성(over stiffness)"의 문제를 갖는다. 이것은 일반적으로 이용되는 선형 4 노드 사면체 요소가 왜 기피되어야 하는지를 예시하는 예이다. 그러나, 더 높은 다항식 차수(포물선 및 그 이상)를 갖는 것으로 정의된 사면체 요소는 이러한 "과 강성" 및 선형 형상 함수의 문제를 가지지 않는다. 따라서, 포물선 형상의 "h" 타입 사면체는 정밀하고 상세한 모달 분석 해를 획득하기 위한 적절한 접근이다. "p" 타입 사면체 요소는 추가 이점을 일부 가지고 있기 때문에 원하는 해를 얻는데 있어서 훨씬 더 양호하다. 먼저, "p" 요소를 이용할 때, "h" 요소를 이용할 때 일반적으로 추천되는 5:1의 종횡비에 비하여 30:1의 최대 종횡비가 일반적으로 해의 품질을 손상시키지 않으면서 허용될 수 있다. 이것은 "p" 방법의 이용이 더 작은 DOF 수를 갖는 더 편리한 메시화를 가져다 준다는 것을 의미한다. 이러한 상세한 PCB 유한 요소 모델을 생성하려고 시도하는 동안 더 큰 개수의 노드를 갖는 대형 모델이 예상되기 때문에 이것은 중요하다. "p" 방법을 이용하는 것의 다른 이점은 물론 기설정된 수렴 기준에 따라 수렴할 때 까지 반복적인 자동화 처리를 이용하여 요소 다항식 차수를 증가시키는 공지된 능력이다. 이것은 원하는 정밀도 레벨의 획득을 보장하는 것을 더욱 용이하게 한다. "p"를 이용하는 것의 또 다른 이점은 "p" 요소는 일반적으로 난해한 기하학적 종횡비 문제를 다루기 위한 더 나은 도구를 제공한다는 것이다. 이것은 일반적인 PCB 구조를 다룰 때 중요하다. 예를 들어, "p"를 이용한다면, 더 작은 반지름의 부품 리드가 그 단면을 따라 단일 요소를 이용하여 요소의 일측이 단면의 한 외부측 섬유에 접하고, 같은 요소의 타측이 단면의 반대의 외부측 섬유에 접하는 방식으로 표현될 수 있다. 분명하게, 일반적인 요소들이 오히려 크기 때문에 이러한 방법으로 메시화하는 것이 더 용이하다. 요소의 다항식 차수를 증가시키는 반복 과정 동안 그 부분에 걸쳐 9 노드 까지(솔버가 8까지의 다항식 차수를 이용한다고 가정한다) 또는 그 부분에 걸쳐 9 노드 까지(솔버가 7까지의 다항식 차수를 이용한다고 가정한다) 등으로 추가의 중간 노드가 더해지기 때문에, 이것은 "p" 요소를 이용할 때 허용된다. 이것은 극도로 정밀한 "h" 요소 메시화와 동등하다. 이러한 "p" 요소를 이용하여 얻어진 해는 단면을 따라, 예를 들어, 일측에서의 수직 변형의 양의 최대값으로부터 타측에서의 수직 변형의 음의 최대값 까지 변형의 높은 경사를 따라간다. 이것은 "p"의 메시화 과정이 더 용이하며, 해의 품질은 여전히 유지된다는 것을 의미한다. 이러한 모든 것은 본 발명의 특정 목적을 위하여 최적 요소 종류와 메시화 기술을 선택하기 위한 소정의 고려사항이다.
전술한 바와 같이, 부품 리드를 포함하는 부품의 상세한 메시를 제공하는 것이 바람직하다. 그러나, 일반적인 PCB는 매우 신뢰성있는 것으로 알려진 부품을 포함할 수 있다. 이러한 매우 신뢰성있는 부품은 일반적으로, 예를 들어, 소형의 SMT(surface mounting, 표면 실장) 저항과 같은 작은 크기와 가벼운 중량을 가지며 보드 표면에 매우 가까운 무게 중심을 갖는 부품일 수 있다. 이러한 부품이 고장날 것이라는 것과 같은 매우 높은 가능성이 있는 경우, 이러한 것에 대한 상세한 메시를 제공하는 것은 필수 사항이 아니다. 이러한 경우에, 예를 들어, 근사 표현이 시뮬레이션되는 PCB에 대한 상기 부품의 강성 기여, 질량 기여 또는 강성 기여와 질량 기여 모두를 제공하는데 이용될 수 있다. 예를 들어, 부품이 근사적인 박스 형상(부품 리드 없이)을 정의하는 구조적 요소를 이용하여 표현될 수 있다. 다른 예에서, 부품은 보드 메시에 속하는 노드에 부착된 스칼라 질량 요소를 이용하여 표현될 수 있다. 또 다른 예에서, 부품은 부품의 무게 중심에 위치한 노드에 부착된 스칼라 중량 요소를 이용하여 표현될 수 있으며, 이 노드는 강체(rigid body) 요소를 이용한 보드 메시에 연결된다. 여전히 또 다른 예에서, 보드 자체의 메시 특성(예를 들어, 탄성 계수, 질량 밀도)는 이러한 하나 또는 그 이상의 부품을 설명하기 위하여 지역적으로 가변될 수 있다(또는 지역적이지는 않지만 전체 보드는 아니다). 또 다른 예에서, 부품은 리드를 모델링하지 않고서 모델링함으로써 근사화될 수 있으며, 따라서, 모델의 부품과 보드 사이의 접촉 표면은 매우 근사화되며 심지어 실제 접촉 표면과는 완전이 다르게 될 수 있고(예를 들어, 하나의 직사각형 접촉 표면이 부품 리드와 보드 사이의 접촉 표면에 대한 정밀한 표현 대신 에 모델링될 수 있다), 이러한 근사는 종래의 경험을 바탕으로 필드 고장에 대한 매우 낮은 가능성을 가지는 것으로 알려진 부품에 적용될 수 있다.
보드의 다층 구조는 예를 들어 적층 표면(플레이트) 요소, 또는 체적 요소의 층을 이용하여 표현될 수 있다. 일반적으로 상이한 재료 특성, 등방성이 심지어 동일한 부품에서도 메시의 상이한 부분에 대하여 이용될 수 있다.
납땜 연결부와 대응하는 재료 특성의 적합한 유한 요소 메시화를 이용하거나 또는 보드 및/또는 부품의 특성을 지역적으로 가변시켜서 납땜 연결부를 표현하는 것이 가능하며 소정의 경우에는 그러한 것이 바람직하다는 것이 여전히 유의되어야 한다. 동일한 논의가 유사하게 하나 이상의 부품, 부품 리드 및 보드의 코팅에 적용된다.
모델에 적용된 경계 조건(제한)은 원하는 바에 따라 HALT 테스트 제한 또는 른 다른 제한을 나타내어야만 한다. 본 기술분야에서 공지된 바와 같이, "경계 조건(boundary condition)" 또는 "제한(constraint)이라는 용어는 본 명세서에서 보드가 지지 구조체에 부착되는 방법을 나타낸다. 분명하게, 제한은 보드의 특정 위치에 적용된다. 제한 고려가 제한 위치의 경계 내에서 노드의 존재를 보장하기 위하여 메시 자체를 생성하는 동안 고려되어야 한다는 것에 유의하여야 한다. 시뮬레이션되는 PCB의 실제 장착을 정확하게 나타내기 위하여 제한은 이러한 노드의 일 부 또는 모든 자유도에 적용될 수 있다. 일부 목적을 위하여, 제한되지 않은 모델의 자유체(free body) 모달 분석이 역시 수행될 수 있다는 것에 유의하여야 한다.
c. 자연 주파수 시뮬레이션 수행
PCB 모델링의 완료 후에, 절차는 자연 주파수 시뮬레이션을 수행하는 단계로 이어진다. 전술한 바와 같이, 이 단계에서, PCB의 모달 분석이 유한 요소 솔버를 이용하여 수행되며, 모델의 자연 주파수와 이에 대응하는 모드 형상을 찾을 수 있게 된다. 절차의 이러한 단계는 본 기술분야에서 잘 공지되어 있다는 것에 유의하여야 한다. 본 단계는 일반적으로 통상의 관련된 기설정 주파수 범위에 대하여 수행된다. 이 범위는 반드시 필요하지는 않지만 일반적으로 특정 HALT 테스트에서 이용되는 범위를 포함한다. 예를 들어, 0 Hz 내지 2000 Hz의 범위가 일부 HALT 실험실에서의 대부분의 테스트에 대하여 일반적이다. 따라서, 시뮬레이션은 0 Hz 내지 2000 Hz의 범위 내에서 모든 자연 주파수와 모델 형상을 추출하도록 설정될 수 있다. 다른 접근은 기설정된 수의 처음의 자연 주파수들, 예를 들어, 처음의 8개 자연 주파수와 대응하는 모드 형상을 추출하기 위하여 추출하기 위하여 유한 요소 솔버를 설정하는 것이다. 또 다른 접근은 상기 접근들을 결합하는 것, 예를 들어, 20개보다 적지 않은 처음의 자연 주파수와 0 Hz 내지 2000 Hz의 범위 내에서 모든 주파수들의 개수보다 적지 않은 주파수를 추출하는 것이다. 또한, "p" 솔버가 이용되는 경우에 이 단계에서 수렴 기준을 설정함으로써 원하는 해 정밀도를 정의하는 것도 가능하다는 것에 유의하여야 한다.
자연 주파수 시뮬레이션의 상기 절차의 결과는 설정 단계에서 미리 설정된 바와 같은 범위 내에서 Hz 단위의 모든 자연 주파수를 포함한다. 각 자연 주파수에 대하여, 상기 절차의 결과는 변형 에너지, 변형, 응력 등을 포함하는 다른 고유값 벡터뿐만 아니라 각 노드의 DOF에서의 변위에 대한 고유값 해를 정의하는 고유 벡터의 대응하는 집합을 포함한다. 벡터의 영문자/숫자 출력의 큰 집합을 그래프로 표현하는 것은 관행이다. 이러한 표현은 본 발명과 연계하여 아래에서 나타낸다.
d. 분석 및 결론 유도
자연 주파수와 모드 형상이 기설정된 스펙트럼 내에서 찾아지면, 절차는 분석 및 결론 유도의 최종 단계를 수행할 준비가 되어진다. 전술한 바와 같이, 시뮬레이션에서 찾아진 각 자연 주파수 및 대응하는 모드 형상에 대한 이 단계에서, 상기 찾아진 각각의 모드 형상과 모드 형상 타입 사이에서 일치점을 찾기 위하여 기설정된 모드 형상 타입의 집합과의 비교가 이루어진다. 이러한 일치를 찾음으로써, 대응하는 위협 가중치가 찾아진다. 시뮬레이션에서 발견된 모든 모드 형상에 대응하는 모든 모드 형상 타입의 집합은 모든 취약한 부품을 지시한다. "취약한 부품(vulnerable component)"은 예를 들어 필드 고장, 또는 HALT 테스트 동안의 고장과 같은 PCB의 설계 취약성 때문에 실패할 수 있는 부품을 의미한다.
요약하면, 분석 및 결론 유도 단계는 다음과 같은 2개의 부단계를 포함한다: (a) 일치되는 모드 형상 타입과 상당한 위협 가중치를 갖는 대응하는 부품 또는 부품들의 비교 및 찾기; 및 (b) 있다면, 찾은 결과에 따라 상당한 위협 가중치를 갖는 모든 부품을 요약하는 전체 리스트 또는 그래프적 표현의 생성. 이러한 부단계 (a) 및 (b) 모두는 관련 고유 벡터를 검사하는 소프트웨어에 의해 자동적으로 또는 모드 형상의 그래프적 표현을 시각적으로 검사하는 것에 의해 수행될 수 있다.
분석 및 결론 유도를 필드 고장의 상대적으로 높은 잠재성을 갖는 부품의 제1 기설정 개수를 찾는 것, 예를 들어, 모드 형상 타입 3 (전술한 바와 같이, 매우 높은 위협 가중치를 갖는) 또는 훨씬 더 높은 위협 가중치(모드 형상 타입 4와 같이)와 일치되는 모드 형상을 갖는 처음의 4개 부품을 찾는 것에 한정하는 것이 가능하다는 것에 유의하여야 한다. 이 예에서, 타입 3과 같은 위협 가중치나 더 높은 위협 가중치를 갖는 처음의 4개 부품이 처음의 7개 자연 주파수의 모드 형상을 검사한 후에 찾아진다고 가정한다. 이 경우에, 8차 및 그 이후의 자연 주파수의 모드 형상은 검사되지 않을 것이다. 또 다른 예에서, 타입 4의 위협 가중치 또는 더 높은 위협 가중치를 갖는 처음 2개의 부품을 찾는다.
요약하면, 부품의 개수는 본 발명을 이용하여 식별될 부품의 개수는 다음과 같은 하나의 제한 사항 또는 2개 이상의 제한사항의 조합을 이용하여 제한될 수 있다.
a. 자연 주파수 시뮬레이션의 주파수 범위를 한정하는 것;
b. 자연 주파수 시뮬레이션을 처음의 자연 주파수의 기설정된 개수로 한정하는 것; 그리고,
c. 방법의 결과를 상대적으로 높은 필드 고장의 잠재성을 갖는 처음의 기설정 개수의 부품을 찾는 것에 한정하는 것.
지금까지, 본 발명을 상세하게 설명하는 동안, 모드 형상 및 모드 형상 타입이 변위와 관련되어 언급되었다. 더욱 특별한 방법에서는, 이러한 용어들은 공간 변위, 즉, 변위 크기 변형 형상과 관련되어 언급되었다. 그러나, 다음의 사항들에 유의되어야 한다.
a. 하나의 특정 자유도에서의 변위 벡터, 예를 들어, Tx - x축만을 따른 병진 운동 -를 말하는 모드 형상과 대응하는 모드 형상 타입을 검사하는 것이 가능하며 소정의 경우에는 유용하다.
b. 예를 들어, xy 평면인 선택된 평면 내에서의 변위인 변위 또는 회전 벡터의 조합을 말하는 모드 형상 및 대응하는 모드 형상 타입을 검사하는 것이 가능하며 소정의 경우에는 유용하다. 이 예에서, 각 노드에 대하여 검사될 변위는
Figure 112008070278613-PCT00002
로 계산될 수 있으며, 여기에서, dx는 x 방향으로의 노드 변위를 나타내며, dy는 y 방향으로의 노드 변위를 나타낸다. 이 예에서 z 축을 따른 변위는 무 시된다. 각 기술의 이용은 소정의 경우에 관찰의 민감도를 증가시킬 수 있으며, 다른 경우에는 관찰될 수 없는 일부 취약한 부품을 밝힐 수 있다.
c. 전술한 바와 같이, 지금 까지 "모드 형상" 및 "모드 형상 타입"이라는 용어는 변위와 관련된 것으로 언급되었다. 그러나, 유사한 방법으로 이러한 용어들은 본 발명과 연계하여 자연 주파수 시뮬레이션으로부터 나오는 다른 고유 벡터에 유사하게 관련될 수 있다. 이러한 벡터는, 예를 들어 변형 또는 응력 고유벡터일 수 있으나 이에 한정되지 않는다. 이러한 경우에, 다양한 응력 벡터, 변형, 변형 에너지 등을 일컫는 모드 형상 타입의 대응하는 집합이 정의된다. 그 후, 분석은 관찰된 모드 형상(예를 들어, 응력 "모드 형상")을 대응하는 모드 형상 타입에 매칭시킬 것이다. 이러한 응력 "모드 형상"은 상이한 색상이 상이한 응력값 범위를 나타내는 등표면 또는 가변하는 색상의 도면을 사용하는 본 발명의 기술분야에서 공지된 소프트웨어 툴을 이용하여 변형 모드 형상으로 유사한 방법으로 그래프적으로 제공될 수 있다. 응력 레벨값(0과 1 사이에서 정규화되고 변형 형상을 도시하기 위하여 스케일 인자를 곱한)을 특정 방향(예를 들어, 보드의 원래 표면에 수직인)에서의 등가 변형값으로 표현함으로써 "변형 형상(deformed shape)"을 그래프적으로 제공하는 것도 가능하다. 이러한 등가 "변형 형상"을 사이클 - 변위 사이클이 아니라 이 예에서 응력과 같은 다른 물리적 파라미터의 사이클인 - 변화를 나타내는 가상적인 진동으로 간주하는 것이 가능하다. 따라서, "진동(oscillation)"이라는 용어는 본 발명과 연계하여 변위 진동 뿐만아니라, 응력 진동, 변형 진동 등을 말한다. 일부 경우에 그리고 소정의 종류의 부품에 대하여 본 발명의 방법을 상기 응력 "모드 형상", 변형 "모드 형상"과 함께 구현하는 것이 유용하다는 것이 밝혀졌다. 절차는 본질적으로 동일하다. 즉, HALT 테스트 시뮬레이션이나 더욱 일반적인 부품 고장 예측 시뮬레이션이 상대적으로 간단한 자연 주파수 및 고유 벡터 시뮬레이션의 후처리 분석에 의해 이루어진다. 예를 들어, 응력 진동(또는 응력 "모드 형상")을 이용하는 모드 형상 타입 3은 모델 내에서의 모든 다른 지점에서의 변형값은 0 또는 상대적으로 작을 경우에 단일 부품의 리드나 리드들에서, 또는 상기 리드와 보드의 연결부에서 매우 높은 변형을 의미할 수 있다. 따라서, 본원 전체에 걸쳐서, "모드 형상" 또는 "모드 형상 타입"이라는 용어들은 이러한 넓은 의미로 해석될 수 있다(즉, 이러한 용어들은 예를 들어, 변형, 응력 등이며 변위에 한정되지 않는 같은 임의의 또는 모든 고유 벡터 및 고유 벡터에 대한 본 발명에 따른 분석에 관련된다).
d. 본 발명의 방법은 상기 형태, 즉 전술한 바와 같은 기본 형태, 상기 (a), (b), (c)의 선택적인 형태 중 임의의 것, 또는 상기 4가지 형태의 임의의 조합으로 수행될 수 있다.
바이브레이션이 실험실 HALT 절차에 대한 기본이며, 바이브레이션은 부품 고장의 주요 원인이다는 것에 유의하여야 한다. 그러나, HALT 는 정상 상태 저온 및 고온 단계 및 신속한 열적 전이뿐만 아니라 열적 부하를 포함한다. 본 발명의 방법은 전술한 바와 같이 HALT 시뮬레이션과 연계하여도 그리고 HALT로서 알려진 실험실 절차와 관련없는 심지어 열적 양태를 고려하지 않은 신뢰성 시뮬레이션과 더 욱 일반적으로 연계하서서도 우수한 결과를 제공한다. 그러나, 열적 양태는 본 발명의 방법에 용이하게 더해질 수 있다. 열팽창 계수가 각 모델 재료에 대하여 정의된 것으로 가정되면, 본 발명에 대하여 이용된 유한 요소 모델은 전술한 바와 같이 열적 스트레스 시뮬레이션에 적합하다. 실제로, 자연 주파수 시뮬레이션에 대한 메시 요구 사항이 더 높기 때문에 상기 모델은 열적 스트레스 시뮬레이션에 대하여 "과대평가(overqualified)"된다. 따라서, 열적 양태는 본 발명의 방법에 추가될 수 있다. 이것은 여러 양태에서 수행될 수 있다. 예를 들어, 열적 문제점을 고려하는 일 양태에서, 열적 스트레스를 계산하기 위하여 사전 스트레스 분석이 수행될 수 있다. 그 다음 자연 주파수 시뮬레이션이 사전에 스트레스를 받은 모델을 이용하여 갱신된 강성 행성로 수행될 수 있다. 다른 열적 양태는 자연 주파수 시뮬레이션을 실행하기 전에 재료 특성의 직접 갱신을 포함할 수 있다. 예를 들어, 온도에 따라 가변하는 소정 재료의 탄성 계수가 모델이 자연 주파수를 찾기 위하여 시뮬레이션되는 온도를 나타내도록 갱신될 수 있다. 또한, 열적 스트레스 양태를 고려하는 것에 대한 추가 세분화가 모델의 각 노드의 실제 온도를 매핑하는 목적을 위하여 먼저 정밀한 분석을 수행함으로써 달성될 수 있다는 것에 유의하여야 한다. 이것은 모델에 적용된 열적 특성, 열적 경계 조건 및 열적 부하를 가지면서 수행될 수 있다. 요약하면: HALT의 열적 양태는 본 발명의 방법에 적용될 수 있지만, 가끔은 불필요하다. 실험실 HALT 테스트에 대한 열적 부하의 주요 기여 중 하나는 고장까지의 시간을 줄인다는 것, 즉 열적 부하가 없을 때 25분의 진동 후 대신에 열적 부하가 인가되는 경우에 20분 후에 부품이 고장날 수 있다는 것에 유의하여야 한다. 이것은 상기 열적 양태가 왜 가끔씩 본 발명에 따른 분석에서 불필요한 것으로 고려될 수 있는가에 대한 주요 이유를 설명한다: 본 발명에 따른 분석은 (시간에 관련된 여기를 통하지 않고) 직접적으로 특정 부품의 높은 위협 가중치를 갖는 관련된 모드 형상 및 대응하는 모드 형상 타입을 인식한다. 시간은 본 발명에 따른 분석에 있어서 파라미터가 아니다. 따라서, 열적 부하를 포함하여 HALT의 실험실 동안 얻어지는 시간 절약은 본 발명과는 관계없다. HALT 실험실 테스트는 부품의 고장의 더 이른 식별을 이용하여 테스트 민감도를 높일 목적으로 열적 부하를 가끔 이용한다. 따라서, 본 발명의 이점은 상대적으로 길게 지속하는 HALT 테스트 또는 열적 부하와 결합된 GRMS(g 단위에서의 제곱 평균 제곱근(Root Mean Square) 값) 진동을 포함하는 열악한 조건의 HALT 테스트를 표현할 수 있다는 것이며, 따라서, 본 발명의 이점은 열적 영향을 반드시 포함할 필요 없이 부품 고장 식별을 이용하여 민감해질 수 있다는 것이다.
제동(damping)이 고유값 해에서는 표현될 수 없으며 따라서 본 발명의 방법에 따른 부품 고장 예측이 본 발명과 연계하여 문제가 아닌 동안에는 이것이 고려되니 않는다는 것에 유의하여야 한다. 왜나하면: (a) 제동은 무작위 바이브레이션에서 중요하지 않으며, 따라서 HALT에서는 중요하지 않다(이것이 매우 중요한 주파수 응답 문제와는 다르게); 그리고 (b) 제동 고려의 부족은 어쨌든 설계 취약성을 식별하기 위한 해의 민감도를 증가시킨다.
본 발명은 모드 형상 타입 3 계열의 존재로 일컬어지는 높은 위협 가중치의 단일 레벨만이 정의되는 단순화된 버젼에 적용될 수 있다는 것에 유의하여야 한다. 모드 형상 타입 3 계열은 여기에서 PCB의 특정 부품 또는 부품들의 바이브레이션 또는 진동의 지역 지배 모드를 갖는 것으로 식별될 수 있는 모드 형상을 말한다. 따라서, 모드 형상 타입 3 계열은 앞에서 정의된 바와 같은 모드 형상 타입 3 내지 11의 그룹(또는 본 발명에 따라 정의될 수 있는 등가의 다른 모드 형상 타입)을 포함한다. 타입 3 계열을 갖는 것으로 식별된 모든 부품은 필드 고장 문제를 갖는 것으로 예측되는 부품으로 고려될 수 있다.
실시예 1
"F"로 표시된 인쇄 회로 보드 조립체(PCBA)에 대한 HALT 테스트가 실험실에서 실시되었으며, 또한 본 발명에 따라 시뮬레이션되었다. 도 9는 PCB "F"가 시뮬레이션된 방법으로 Screening System Inc.에 의해 제조된 HALT 테스트 기계의 HALT 테이블 위에 장착된 PCB "F"의 사진을 도시한다.
본 발명에 따라 HALT에 대하여 PCB "F"를 시뮬레이션하기 위하여, 보드 및 관련 부품의 3D 솔리드(solid) 모델이 생성되었다. 그 다음, 전체 조립체의 솔리드 모델이 생성되었다. 도 20a 및 20b는 PCB "F"의 솔리드 모델에 대한 상면도 및 사시도를 각각 나타낸다. 도 21은 PCB "F"의 동일한 솔리드 모델을 도시한다.
다음으로, 전체 조립체(PCB "F"의)에 대한 정밀 요소 메시가 생성되었다. 본 실시예에서, 보드 자체뿐만 아니라 모든 부품이 노드당 3의 병진 운동 자유도를 갖는 체적 사면체 "p" 요소를 이용하여 메시화되었다. 메시 다항식 차수는 수렴 기준에 따라 3으로부터 시작하여 필요에 따라 9까지 증가하도록 설정되었다. 또한, 보드 및 각 부품의 정확한 영 계수(Young Modulus), 푸아송비(Poisson's ratio), 질량 밀도 등을 나타내며 부품 리드에 대한 정확한 특성을 포함하는 모델의 특성도 추가되었다.
다음 단계에서, 경계 조건이 모델에 적용되었다. 상기 경계 조건은 HALT 실험실 테스트 동안 PCBA에 기계 테이블 지그에 의해 가해진 제한을 나타낸다. 지그는 도 19에 도시된 것이며, C1 내지 C6로 표시된다.
모델에서 제한이 가해진 보드의 6개의 영역이 도 20a 및 20b의 PCBA 도면에서 사선으로 빗금이 쳐진 것으로 표시되며, 역시 C1 내지 C6로 표시된다. 상기 영역 각각은 직사각형이다. 메시는 상기 직사각형 영역의 각 꼭지점에 있는 노드를 포함하였다. 3의 자유도 제한(모든 병진 운동 자유도)이 각 노드(24 노드, 즉, 6개의 영역과 각 영역에서 4개의 꼭지점)에 가해졌다.
상기 모델의 전체 메시는 18259개의 요소와 334875의 자유도를 말하는 334875개 초기량의 방정식으로 이루어졌다(초기에는 모든 요소의 다항식 차수는 3이었다).
Pro/Mechanical 솔버(Parametric Technology Corporation의)는 필요한 0 [Hz] 내지 1500 [Hz]의 기설정된 주파수 스펙트럼 범위에서 모든 자연 주파수를 추출하도록 설정되었다. 수렴 기준은 상기 범위 내에서 모든 자연 주파수에 대하여 1%가 되도록 설정되었다, 수렴은 최대 5의 다항식 차수 및 335867개의 전체 방정식에서 획득되었다. 도 22a는 모델의 유한 요소 "p" 메시를 도시한다. 도 22b는 이 모델의 일부에 대한 확대도이다.
다음으로, 자연 주파수 각각에 대한 모델의 전체 3D 병진 운동의 모델 형상에 대한 도면이 획득되었다. 1차 자연 주파수인 561.9 [Hz]가 부품(125)-스피커(도 23a 참조)-으로 표시된 부품의 타입 3의 순수 지역 모드로 밝혀졌다. 도 23a는 상기 PCB "F"의 상기 1차 주파수의 변위 크기 등표면 모드 형상을 도시한다. 경계 A는 최대 변위 크기의 66.6%를 갖는 등표면 등고선을 나타낸다. 도 23b는 동일한 1차 자연 주파수의 변위 크기 변형형상에 대한 도면이고, 도 23c는 부품(125)의 영역 상에 촛점을 맞춘 확대도이다.
도 24에 도시된 바와 같이, 2차 자연 주파수인 796.4 [Hz]에서, 알루미늄 전해 커패시터인 부품(131)의 덜 지배적이지만 순수 지역 변위와 함께 세라믹 디스크 커패시터인 부품(130)의 순소 지역 변위를 갖는 모드 형상 타입 8을 찾았다. 부품(130)의 외곽선 상에 위치한 경계 A는 이 부품의 변위 크기가 상기 자연 주파수 모드 형상의 최대 변위 크기의 66.6% 내지 100%의 범위에 있는 것을 나타낸다. 유사하게, 부품(131)의 외곽선 상에 위치한 경계 B는 이 부품의 변위 크기가 상기 자연 주파수 모드 형상의 최대 변위 크기의 33.3% 내지 66.6%의 범위에 있는 것을 나타낸다
도 25a 및 25b에 도시된 바와 같이, 3차 자연 주파수인 814.1 [Hz]에서, 부품(130)의 모드 형상 타입 3의 순수 지역 바이브레이션을 찾았다. 부품(130) 및 이전에 논의된 2차 자연 주파수 모드 형상에 관하여, 이것은 모드 형상 타입 10의 정의에 의한 것이다.
도 26에 도시된 바와 같이, 4차 자연 주파수인 845.7 [Hz]에서, 부품(131)의 모드 형상 타입 3의 순수 지역 바이브레이션을 찾았다. 부품(131) 및 이전에 논의된 2차 자연 주파수 모드 형상에 관하여, 이것은 다시 모드 형상 타입 10의 정의에 의한 것이다.
도 27a 및 27b에 도시된 바와 같이, 5차 자연 주파수인 1291.7 [Hz]에서, 모드 형상 타입 6의 바이브레이션을 찾았다. 도시된 바와 같이, 트랜지스터인 부품9135)는 지배 지역 바이브레이션(혼자 있는, 즉, 분리될 경우에 타입 3 모드 형상 으로 간주될 수 있는)에서 바이브레이션하며, PCB "F"의 영역(136)은 일반적인(지역적이지 않은) 바이브레이션(혼자 있는, 즉, 분리될 경우에 타입 1 모드 형상)으로 바이브레이션 한다.
도 28a 및 28b에 도시된 바와 같이, 6차 자연 주파수인 1347.9 [Hz]에서, 부품(135)의 모드 형상 타입 3의 순수 지역 바이브레이션을 찾았다. 부품(135) 및 이전에 논의된 5차 자연 주파수 모드 형상에 관하여, 이것은 모드 형상 타입 9의 정의에 의한 것이다.
이것은 스캐닝된 주파수 범위에서의 최종 모드 형상(즉, 최종 자연 주파수 및 대응하는 모드 형상)이다. 본 발명에 따른 시뮬레이션 결과는 표 1에서 요약된다.
PCB "F"
고장이 식별된 자연 주파수 모드 형상 타입 시뮬레이션에 의해 식별된 부품
[Hz] 주파수 번호
561.8 1차 3 125
796.4 814.1 2차 3차 8 3 130
796.4 845.7 2차 4차 8 3 131
1291.7 1347.9 5차 6차 6 3 135
요약하면:
부품(125) : 위협 가중치 타입 3
부품(130) : 위협 가중치 타입 10 (모드 형상 타입 8 및 모드 형상 타입 3으로 정의)
부품(131) : 위협 가중치 타입 10 (모드 형상 타입 8 및 모드 형상 타입 3으로 정의)
부품(135) : 위협 가중치 타입 9 (모드 형상 타입 6 및 모드 형상 타입 3으로 정의)
도 29는 본 발명에 따른 시뮬레이션에 의해 검출된 모든 고장난 부품을 요약하여 도시한다. 이 도면은 높은 위협 가중치를 갖는 것으로 검출된 부품과 관련된 상기 결과의 중첩을 도시한다.
전술한 바와 같이, HALT 실험실 테스트는 동일한 PCB상에서 수행되었다. 실험실 HALT 테스트가 정확하게 동일한 4개의 부품(125, 130, 131, 135)의 고장을 검출하였다. 이 예는 시뮬레이션 결과와 HALT 실험실 테스트 결과 사이의 100% 상관 관계를 나타낸다.
실시예 2
이 실시예는 10개의 상이한 PCB 조립체 상에 수행된 실제의 HALT 테스트의 결과를 동일한 PCB 상에서 수행된 본 발명에 따른 대응하는 시뮬레이션 결과에 비교한다. 상기 PCB는 이스라엘에 있으며 이스라엘에서 가장 크며 A2LA(American Association for LAboratories Accreditation)에 의해 인가된 유일한 이스라엘 HALT 실험실인 ECL Ltd.의 HALT 실험실에서 테스트되었다, 피테스트 PCB는 다양한 부품들을 갖는 다양한 보드 종류로 이루어졌다. 10개 모두의 PCB에서 부품의 전체 개수는 1488개이었다. HALT 챔버의 6 DOF 바이브레이션에 대한 주파수 범위는 0 Hz 내지 2000 Hz로 설정되었다. HALT 실험실 테스트의 보고서는 보드당 한 부품으로부터 보드당 9 부품까지 변동하는 고장을 나타내었다. 10개의 보드 모두의 HALT 테스트에서 고장난 부품의 전체 개수는 54개이다(1488 부품 중).
시뮬레이션은 본 발명의 방법에 따라 동일한 PCB에 대하여 이루어졌다. 시뮬레이션 범위는 0 Hz 내지 2000 Hz가 되도록 설정되었다. 본 발명에 따른 분석 결과는 HALT 실험실 테스트에서 고장난 상기 54개 부품 중 50개의 고장을 나타내었다. 즉, 테스트에서 고장난 부품의 전체 개수의 92.6%가 본 발명의 시뮬레이션에 의해 검출되었다. 상기 50개 부품에 더하여, 시뮬레이션은 19개의 전체 부품(10개 PCB 모두에서)을 검출하였다. 다른 말로 하면, HALT 테스트가 54개의 고장난 부품(전체 1588개 부품 중 3.6%)을 검출한 반면, 시뮬레이션은 69개 부품(즉, 전체 1588개 부품 중 4.6%)을 검출하였다. 시뮬레이션에 의해 검출된 상기 50개 부품 중에서 11개가 0 내지 500 Hz의 주파수 범위 내에서 검출되었으며(즉, 높은 위협 가중치를 갖는 모드 형상 타입에 매칭한 모드 형상의 자연 주파수가 이 범위에 있다), 23개 부품이 500 Hz 내지1000 Hz의 주파수 범위 내에서 검출되었으며, 12개의 부품이 1000 Hz 내지 1500 Hz의 주파수 범위 내에서 검출되었으며, 4개의 부품이 1500 Hz 내지 2000 Hz의 주파수 범위내에서 검출되었다. 도 30의 표는 시뮬레이션 결과 및 HALT 테스트에 대한 비교를 요약한다.
알수 있는 바와 같이, 시뮬레이션 결과에 따라, 시뮬레이션을 0 Hz 내지 1500 Hzd의 주파수 범위 내로 시뮬레이션을 한정하는 것을 고려하는 것이 가능하다. 50개의 부품 중에서, 단지 4개만이 1500 Hz 내지 2000 Hz의 주파수 범위 내에서 검출되었다. 0 Hz 내지 2000 Hz의 범위를 이용하는 것은 이경우에 검출된 부품의 개수의 관점에서 분석의 민감도에 대한 상대적으로 덜 중요한 증가를 제공한다. 범위를 0 Hz 내지 1200 Hz로 감소시키는 것은 해의 민감도를 더 감소시켜며, 이 범위에서 50개 부품 중 42개가 시뮬레이션에 의해 식별되기 때문에 여전히 유효한 범위로 고려될 수 있다. 또한, 처음의 15개 자연 주파수보다 더 적은 것이 10개의 PCB 중에서 9개에서 고장난 부품을 밝기기 위한 목적으로 필요하였다는 것에 유의하여야 한다. 1개의 PCB는 처음 17개의 자연 주파수를 필요로 하였다. 따라서, 주파수 범위를 정의하는 대신에 처음의 X개 자연 주파수를 정의함으로써 시뮬레이션을 설정하는 것이 적합하다는 것을 알 수 있다. 그러나, 초기설정되는 시뮬레이션의 적절한 주파수 범위는 0 Hz 내지 2000 Hz이며, 이는 HALT 실험실에서 이용되는 주파수 범위와 일치한다.
전술한 바와 같이, 본 발명에 따른 분석은 10개의 PCB 상에 수행된 HALT 실험실 테스트에서 고장난 54개 부품(10개 PCB 내에서 합쳐서) 중 50개를 밝혀냈다. 실험실 테스트에서의 상기 추가의 4개 부품에 대한 고장은 상기 4개의 부품이 대응하는 PCB를 제조하는 동안에 손상되었거나 제조 후에 발생한 이벤트(즉, 선적이나 사용 등) 동안에 손상되었다는 사실로부터 기인하였다는 가능성이 있다는 것에 유의하여야 한다. 정의에 의해, HALT의 목적은 설계의 흠만을 검출하는 것이다. 제조 오류 또는 제조 후의 손상이 실험실 테스트 동안에 부품 고장을 야기할 수 있다는 것은 HALT 실험실 테스트의 단점이다. 이러한 잘못된 경고가 발생할 수 없으며 제거될 수 있다는 것은 본 발명의 이점이다.
전술한 바와 같이, 본 발명에 따른 분석은 추가의 19개(10개의 PCB 모두를 합쳐)의 고장난 부품(즉, 높은 위협 가중치를 갖는 것으로 검출된 부품)을 밝혔다. 이러한 19개의 부품은 상기 10개의 PCB의 HALT 실험실 테스트 동안에 검출되지 않았다. 사실, 이것은 본 발명의 방법이, 일부 경우에 있어서, HALT 실험실 테스트에 비교하여 더 많은 부품의 설계 취약성을 밝힌다는 관점에서 더 민감할 수 있다는 것이 예측된다. 이 관찰의 이유는 다음과 같다: (a) HALT 테스트는 누적된 피로 때문에 부품 고장을 유발한다, 이와 연계하여, HALT 테스트 기간이 더 길수록 더 많은 부품이 고장날 것이다. 그러나, HALT 절차는 일반적으로 느슨하게 정해진다. 이것은 실험실에서 HALT를 수행하는 "올바른" 방법이 없다는 것을 의미한다(무엇보다도, 테스트의 목적은 기설정된 사양에 도달하는 것이 아니라 부품의 고장을 자극하고 강제하는 것이다). 그 본질에 의해, 실험실 HALT는 정의된 사양을 가질 수 없다. HALT 기계에 의해 가해진 PSD 여기의 GRMS 레벨 뿐만 아니라 테스트 기간은 실험실에 따라 그리고 심지어 동일한 실험실 내에서도 테스트에 따라 달라질 수 있다. 종종, 물리적 테스트를 언제 종료할것인가(예를 들어, 얼마나 오랫동안 지속하고 어떠한 레벨의 GRMS이 가해져야만 하는가)에 대한 결정은 시간과 비용의 고려에 의해 구해진다. 테스트가 더 많이 계속되면, 더 많은 고장난 부품이 밝혀지는 것으로 예상되며, 개선되고 더 강력한 설계를 가져다 준다. 따라서, 예를 들어 상기 10개 PCB에 대한 실시예 2에서 논의된 실험실 테스트가 더 오랫동안 지속된다면, 더 많은 부품이 아마도 고장날 것이다. 물리적 테스트에서 밝혀질 것으로 예상되는 더 많은 부풍과 본 발명에 따른 분석을 이용하여 식별된 추가의 19 부품 사이에 일치점이 있을 수 있다. 따라서, 본 발명은 HALT 실험실 테스트 동안 고장날 가능성이 많은 임계 부품을 밝힐 수 있기 때문에 유익하다. 실험실 테스트는 본 발명의 시뮬레이션에서 밝혀진 이러한 부품들을 놓칠 것이다. 정말, HALT 실험실 테스트는 많은 예상되는 필드 고장을 예측할 수 있지만, 그 모두는 아니다. 본 발명은 일반적으로 더욱 민감하며, HALT 테스트 결과와 비교하여 더 많은 설계 취약성을 밝힐 수 있다.
또한, 2개의 상이한 제조사의 2개의 상이한 HALT 기계가 상이한 실험실 테스트 결과를 가져다 준다는 것에 유의하여야 한다. 다른 말로 하면, 상이한 HALT 기계 상에서 HALT 실험실 테스트를 실행하고, 동일한 테스트 시간과 PSD 가속의 레벨의 GRMS (예를 들어, 15 GRMS에서 30분, 그 후의 20 GRMS에서 30분 그리고 그 후에 25 GRMS에서 30분)에 대하여 동일한 설계의 PCB(즉, 동일한 쌍둥이 PCB)를 각각 테스트 하는 경우에 2개의 기계의 테스트 결과는 상이할 수 있다. 한 제조사의 HALT 기계는 다른 것보다 더 많은 고장난 부품을 가져다 줄 수 있다. 이러한 차이에 대한 한가지 이유는 두 개의 기계에서의 PSD 가속의 GRMS 레벨이 동일하다 하더라도 PSD 값(g2/Hz 단위로)은 2개의 상이한 제조사의 HALT 기계에서 상이한 주파수 레벨에 대한 상이한 값을 가질 수 있기 때문이다. 이것은 다른 제조사의 HALT 기계를 이용하여 실시예 2의 상기 10개의 PCB를 테스트하는 것은 더 많은 고장난 부품을 가져다 줄 수 있다는 것을 의미한다. 다시, 이것은 상기 더 많은 부품과 본 발명에 따른 분석을 이용하여 식별된 추가의 19개 부품 사이에 일치가 있을 수 있다는 것이다.
실험실 테스트가 결과에 영향을 주는 "노이즈(noise)"(즉, 부정확 및 미지)를 포함하지만 본 발명은 고장을 밝히기 위한 객관적인 측정을 이용한다는 것은 본 발명의 부수적인 중요한 이점이다. HALT 실험실 테스트의 목적은 설계 취약성을 식별하는 것이다. HALT 실험실 테스트는 특정한 환경적 조건에서 설계 작용을 관찰하는 것으로 의도되지 않는다. HALT 테스트는 일반적으로 설계, 즉 피테스트 PCB 자체의 특성의 건강함을 찾는 것이 의도된다. 그러나, HALT 실험실 테스트는 간접적 방법을 사용한다: 이것은 외부 부하를 가한다. 이것은 테스트 조건, 예를 들어, 2개의 상이한 기계 사이의 차이와 같은 부하 여기에서의 변동에 대한 "노이즈"를 가하며, 이는 테스트 결과에서의 변동을 가져다 준다. 한편, 본 발명에 따른 시뮬레이션은 이것이 피테스트 제품만의 자기 특성을 관찰하고 테스트 기기 특성으로부터 전개되는 것과 같은 다른 객관적이지 못한 인자들을 피하는 것에 바탕을 두기 때문에 객관적이다.
본 발명은 다음과 같은 관련 문의점에 주목하고 답을 준다:
(a) 부품이 주어진 스펙트럼 내에서 바이브레이션의 지역 지배 모드(예를 들어 본 발명에서 정의된 바와 같은 모드 형상 타입 3)를 갖는가?
(b) 있다면, 부품이 주어진 스펙트럼 내에서 얼마나 많은 바이브레이션의 지역 지배 모드(즉, 높은 위협 가중치를 나타내는 모드 형상)를 갖는가?
(c) 부품이 보드의 낮은 지수 그룹의 자연 주파수에 속하는 바이브레이션의 지역 지배 모드를 갖는가? (즉, 예를 들어, 많은 경우에 용이하게 여기될 수 있고 더욱 지배적인 처음의 10개의 자연 주파수와 같은 처음의 기설정된 개수의 자연 주파수의 그룹)
실험실 테스트는 이러한 문의점에 주목하지 않으며 답하지 않는다. 실험실 테스트는 결과를 제공한다; 그러나, "노이즈" 관련 결과로부터 관련된 결과를 분리시킬 수 없다. 하나의 예는, 전술한 바와 같이, HALT 실험실 테스트는 취약성이 설계 오류가 아닌 제조상의 오류와 관련된 부품의 고장을 나타낸다는 것이다. 본 발명의 소정의 이점을 강조하는 다른 예는 다음과 같다:
실시예 3
도 31은 이스라엘의 특정 HALT 실험실에 의해 이용된 특정 HALT 기계의 일반적인 PSD 가속 부하 곡선을 도시한다. 이 곡선은 특정 GRMS 레벨에 관련되기 때문에 "일반적(typical)"이다. 가설적 PCB 조립체가 실험실에서 테스트되고 본 발명의 방법을 이용하여 분석된다고 가정한다. 상기 PCB 조립체는 2개의 상이한 부품 A 및 B를 포함하며, 각각은 PCB에서 상이한 위치를 갖는다. 0 Hz 내지 2000 Hz의 스펙트럼에서 본 발명의 방법을 이용하여 PCB를 분석함으로써, 분석이 부품 A가 A1 = 803 Hz 및 A2 = 1391 Hz에서의 순수 지역 진동의 자연 주파수를 의미하는 타입 4 모드 형상을 가지는 것을 나타낸다고 가정한다. 또한, 분석은 부품 B가 B1 = 1112 Hz의 순수 지역 진동의 자연 주파수를 의미하는 타입 3 모드 형상을 갖는 것을 나타낸다고 가정한다. 따라서, 본 발명에 따르면, 양 부품은 설계 취약성을 나타내는 높은 위협 가중치를 갖는다. 그러나, 본 발명에 따라, 모드 형상 타입 4를 갖는 부품 A에 대한 위협 가중치는 모드 형상 타입 3을 갖는 부품 B의 위협 가중치보다 훨씬 더 높다고 결론지어진다. 공진 주파수가 특정 기계에서 얻어진 PSD 일반 부하의 피크 값에서 발생할 수 있기 때문에, 상기 일반적인 PSD 부하를 이용한 상기 HALT 기계에서의 0 Hz 내지 2000 Hz의 스펙트럼 범위에 대한 HALT 실험실 테스트 동안 부품 B는 부품 A 전에 고장날 것으로 보인다. 실험실 팀은 부품 B가 부품 A보다 더 취약할 것으로 가정될 것이나, 그렇지 않다. 본 발명의 시뮬레이션이 밝힌 바와 같이, 부품 B는 더욱 취약하다. HALT 기계의 기계적 구조는 불가피하기 일치하지 않는 PSD 가속을 가져다 주지만 오히려 일정하지 않으면서 상이한 주파수에서 상이한 가속 PSD 레벨을 제공한다. 더하여, 도 31에 도시된 곡선을 갖는 HALT 기계 및 다른 일반적인 많은 HALT 기계의 PSD 레벨의 g2/Hz는 0 Hz 내지 대략 400 Hz의 낮은 주파수 범위에서 일반적으로 극도로 낮다. 따라서, 본 발명에 따라 상대적으로 낮은 자연 주파수에서 관찰되는 모드 형상 타입 또는 이와 유사한 것 때문에 높은 위협 가중치를 갖기 때문에 높은 위험에 처해있는 부품은 HALT 테스트에서 추적되기 어렵거나 또는 심지어 놓쳐지기까지 할 수 있다. 따라서, 본 발명의 분석은 부품 고장에 더욱 객관적인 기준을 제공하며, "노이즈" 인자를 제거한다. 그러나, 일부 업계의 요구 또는 상업적 고려사항을 위하여 본 발명의 분석을 특정 제조사의 특정 HALT 기계와 더 높은 양립가능성을 갖도록(즉, 특정 PSD 곡선을 갖는 특정 기계와 양립가능하도록) 캘리브레이션하는 것이 가능하다. 상기 캘리브레이션은, 특정 모드 형상 타입에 관여된 주파수가 관련 주파수 범위 내에서 다른 주파수에 비교하여 상기 기계가 상대적으로 높은 PSD 레벨의 g2/Hz를 제공하는 주파수인 경우에 위협 가중치를 다소 증가시킴으로써, 또는 반대로 특정 모드 형상 타입에 관여된 주파수가 관련 주파수 범위 내에서 다른 주파수에 비교하여 상기 기계가 상대적으로 낮은 PSD 레벨의 g2/Hz를 제공하는 주파수인 경우에 위협 가중치를 다소 감소시킴으로써 수행될 수 있다. 상기 부품이 고장나는 GRMS 레벨을 갖는 부품과 관련될 때, 위협 가중치 레벨을 상관시켜 상기 캘리브레이션을 더 강화하는것이 가능하다. 이 대신에, 상기 부품이 고장날 때 까지 바이브레이션하는 지속 시간을 갖는 부품과 관련될 때, 위협 가중치 레벨을 상관시킴으로써 상기 캘리브레이션이 강화될 수 있다. 다른 선택 사항에서, 상기 캘리브레이션은 GRMS 레벨 및 바이브레이션 지속 시간 모두에 상관될 수 있다. 부품과 관련된 위협 가중치가 더 높을수록 부품의 고장이 있을 때 까지의 지속 시간이 더 짧아진다. 한편, 이러한 캘리브페이션이 회피된다면, 분석 결과가 더욱 객관적, 즉, 특정 HALT 기계에 목적을 두는것 대신에 PCB의 객관적인 신뢰성 특성에 관계되는 것으로 생각되어 질 수 있다. 무엇보다도, HALT 또는 다른 테스트를 시뮬레이션하는 것과 연계하여 또는 테스트 절차와 간계가 있을 수 있거나 또는 없을 수 있는 신뢰성과 더욱 일반적으로 연계하여 것에 상관 없이 필드 고장을 예측하는 것이 본 발명의 일반적인 목적이다.
본 발명의 다른 실시예에서, 부품과 관련될 때, 위협 가중치 레벨은 특정 HALT 기계와 관계가 있던지 없던지 상관 없이 고장날때까지의 지속시간과 상관될 수 있거나, 또는 고장을 야기할 수 있는 바이브레이션 가속 레벨과 상관될 수 있다.
본 발명의 일부 실시예는 예시로서 설명되었으며, 본 발명이 본 발명의 기술적 사상을 벗어나지 않고 청구범위의 범위를 초과하지 않으면서 본 발명의 기술분야에서 통상의 지식을 가진 자의 범위 내에 있는 많은 수정물, 변형물, 개조물, 및 다양한 균등물이나 대체적인 해결법으로 실시될 수 있다는 것은 자명하다.

Claims (60)

  1. a) PCB 조립체의 자연 주파수 및 모드 형상을 결정하게 하는 상기 PCB 조립체의 모델을 생성하는 단계;
    b) 상기 PCB 조립체의 자연 주파수 및 모드 형상을 결정하도록 자연 주파수 시뮬레이션을 수행하는 단계; 및
    c) 상기 결정된 자연 주파수 및 모드 형상을 분석하고 부품의 지역 지배 진동을 식별하는 단계;
    를 포함하고,
    상기 결정된 모드 형상 중 적어도 하나에서 지역 지배 진동을 갖는 것으로 식별된 부품은 상대적으로 높은 정도의 잠재적인 필드 고장을 갖는 부품으로 식별되는,
    부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  2. 제1항에 있어서,
    모드 형상 타입을 미리 결정하고, 각 모드 형상 타입에 대하여 위협 가중치를 할당하는 단계;
    를 더 포함하고,
    상기 식별하는 단계는,
    상기 결정된 모드 형상과 상기 미리 결정된 모드 형상 타입을 매칭시켜, 상기 결정된 모드 형상 중 적어도 하나에서 지역 지배 진동을 갖는 것으로 식별된 각 부품에 대한 대응하는 위협 가중치를 결정하는 단계;
    를 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  3. 제2항에 있어서,
    2개 이상의 자연 주파수에서 동일한 부품에 나타나는 지역 지배 진동에 관련된 2 또는 2 이상의 모드 형상 타입은 단일 모드 형상 타입이 1개의 자연 주파수에서 동일한 부품에 나타나는 지역 지배 진동에 관련될 때의 경우와 비교하여 더 높은 위협 가중치를 나타내는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  4. 제2항에 있어서,
    부품의 지배 순수 지역 진동에 관련된 모드 형상 타입은 순수하지 않은 동일 부품의 지배 지역 진동의 모드 형상 타입과 비교하여 상기 부품에 대한 더 높은 위협 가중치를 나타내는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취 약성과 잠재적 필드 고장을 찾는 방법.
  5. 제1항에 있어서,
    a) 상기 시뮬레이션 내에서 자연 주파수의 주파수 범위를 제한하는 단계;
    b) 상기 자연 주파수 시뮬레이션을 기설정된 개수의 처음의 자연 수파수의 범위로 제한하는 단계; 및
    c) 상기 방법의 결과를 상대적으로 높은 정도의 잠재적인 필드 고장을 갖는 기설정된 제1 개수의 부품을 찾는 것으로 제한하는 단계;
    를 포함하는 제한 사항 중 하나 또는 하나 이상을 더 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  6. 제1항에 있어서,
    HALT 실험실 테스트 결과를 예측하기 위한 것임을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  7. 제6항에 있어서,
    특정 제조사의 특정 HALT 기계에 의해 수행되는 HALT 테스트와 더 양호한 양립가능성을 위하여 상기 HALT 기계를 닮도록 캘리브레이션되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  8. 제7항에 있어서,
    상기 기계는 특정 PSD 부하 상황 곡선을 가지며,
    상기 캘리브레이션은 상기 기계가 관련 주파수 범위 내에서 다른 주파수에 비하여 상대적으로 높은 레벨의 g2/Hz를 제공하는 주파수 범위 내에 있는 지배 지역 진동을 갖는 부품에 더 높은 위협을 고려하고, 반대로 상기 관련 주파수 범위 내에서 다른 주파수에 비하여 상대적으로 낮은 레벨의 g2/Hz를 제공하는 주파수 범위 내에 있는 지배 지역 진동을 갖는 부품에 더 낮은 위협을 고려하여 획득되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  9. 제1항에 있어서,
    실험실 테스트의 결과를 예측하고, 설계 취약성을 찾고, PCB 조립체의 잠재적인 필드 고장을 찾기 위한 것임을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  10. 제1항에 있어서,
    상기 PCB 조립체가 사용가능한 단계 이전인 PCB 조립체를 설계하는 초기 단계에서 수행되기 위한 것임을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  11. 제1항에 있어서,
    HALT 실험실 테스트에 대한 보충 과정으로서 수행되기 위한 것임을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  12. 제1항에 있어서,
    상기 생성된 모델은 유한 요소 모델인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  13. 제1항에 있어서,
    상기 생성된 모델은 상기 PCB 부품의 리드를 모델딩하는 것을 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  14. 제13항에 있어서,
    상기 모델은 납땜 연결부를 모델링하는 것을 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  15. 제1항에 있어서,
    상기 모델은 코팅을 모델링하는 것을 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  16. 제12항에 있어서,
    상기 모델은 "p 요소" 메시인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  17. 제16항에 있어서,
    상기 전체 메시는 "p 요소" 메시인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  18. 제1항에 있어서,
    상기 모델은 유한 요소 "h" 모델인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  19. 제1항에 있어서,
    상기 모델은 유한 차분 모델인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  20. 제1항에 있어서,
    상기 모델은 유한 체적 모델인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  21. 제1항에 있어서,
    상기 모델은 경계 요소 모델인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  22. 제1항에 있어서,
    일부 부품의 모델링은 상세하며 다른 부품의 모델링은 근사적인 것을 특징으로 하느 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  23. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 변위 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  24. 제23항에 있어서,
    상기 변위 벡터는 공간 변위 벡터인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  25. 제23항에 있어서,
    분석되는 상기 모드 형상 각각은 가능한 6의 자유도 중에서 1의 자유도에만 변위 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  26. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 하나의 평면에서만 변위 벡터를 정의하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  27. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 응력 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  28. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 변형 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  29. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 변형 에너지 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  30. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 자연 주파수 시뮬레이션으로부터 사용가능한 임의의 고유 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  31. 제1항에 있어서,
    분석되는 상기 모드 형상 각각은 자연 주파수 시뮬레이션으로부터 사용가능한 2 또는 2 이상의 고유 벡터의 임의의 수학적 조합으로 계산되는 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  32. 제2항에 있어서,
    분석되는 상기 모드 형상 각각은 자연 주파수 시뮬레이션으로부터 사용가능한 2 또는 2 이상의 고유 벡터의 임의의 수학적 조합으로 계산되는 벡터를 제공하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  33. 제31항에 있어서,
    부품의 상대적으로 높은 정도의 잠재적인 필드 고장은 2 또는 2 이상의 상기 벡터를 검사하여 정의되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  34. 제32항에 있어서,
    상기 위협 가중치는 2 또는 2 이상의 상기 벡터를 검사하여 정의되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  35. 제1항에 있어서,
    상기 모델의 생성은 상기 부품 중 일부의 부품을 무시하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  36. 제35항에 있어서,
    상기 무시된 부품은,
    a) 매우 높은 신뢰성;
    b) 매우 작은 크기;
    c) 매우 가벼운 중량; 및
    d) 보드 표면에 매우 가까운 무게 중심
    중 하나 이상을 갖는 것으로 알려진 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  37. 제1항에 있어서,
    상기 모델의 생성은 상기 부품 중 일부의 부품을 근사화하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  38. 제37항에 있어서,
    상기 무시된 부품은,
    a) 매우 높은 신뢰성;
    b) 매우 작은 크기;
    c) 매우 가벼운 중량; 및
    d) 보드 표면에 매우 가까운 무게 중심
    중 하나 이상을 갖는 것으로 알려진 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  39. 제37항에 있어서,
    상기 부품은 상기 모델의 질량에 대한 기여도만을 고려하여 표현되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  40. 제37항에 있어서,
    상기 부품은 상기 모델의 질량 및 상기 모델의 강성 모두에 대한 기여도를 고려하여 표현되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성 과 잠재적 필드 고장을 찾는 방법.
  41. 제37항에 있어서,
    상기 근사화된 부품은 보드 자체의 모델링의 특성을 가변시켜 표현되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  42. 제1항에 있어서,
    상기 PCB 조립체의 보드는 다층 적층 복합 플레이트 요소를 이용하여 모델링되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  43. 제1항에 있어서,
    상기 PCB 조립체의 보드는 체적 요소의 층을 이용하여 모델링되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  44. 제1항에 있어서,
    상기 PCB 조립체의 보드는 단일 등방성 층을 이용하여 모델링되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  45. 제1항에 있어서,
    열적 양태가 고려되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  46. 제12항에 있어서,
    상기 유한 요소 모델의 강성 행렬은 사전 열적 스트레스 분석에 따라 갱신되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  47. 제1항에 있어서,
    상기 모델에 적용된 재료 특성은 상기 자연 주파수 시뮬레이션을 수행하는 단계 이전에 온도와 관련된 가정에 따라 갱신되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  48. 제47항에 있어서,
    상기 온도와 관련된 가정은 정상 상태 또는 과도 열적 시뮬레이션으로부터 얻어진 열적 매핑에 바탕을 두는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  49. 제1항에 있어서,
    상기 모델은 상기 PCB 조립체 및 상기 PCB 조립체의 봉입체를 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  50. 제1항에 있어서,
    상기 모델은 하나 이상의 PCB 조립체 및 상기 PCB 조립체의 케이스를 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  51. 제1항에 있어서,
    상기 모델은 전자 보드의 전체 조립체 및 하나 또는 하나 이상의 추가 부분을 포함하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  52. 제1항에 있어서,
    상기 부품 중 일부 부품은 리드와 함께 모델링되며, 상기 부품 중 다른 부품은 근사화되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  53. 제52항에 있어서,
    상기 근사화는 리드를 모델링하지 않으면서 상기 부품을 모델링함으로써 획득되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  54. 제52항에 있어서,
    상기 근사화된 부품은 과거의 경험을 바탕으로 낮은 정도의 잠재적인 필드 고장을 갖는 부품인 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  55. 제8항에 있어서,
    부품과 관련될 때의 상기 위협 가중치 레벨을 상기 부품이 고장나는 GRMS 레벨에 상관시킴으로써 상기 캘리브레이션을 더 강화하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  56. 제8항에 있어서,
    부품과 관련될 때의 상기 위협 가중치 레벨을 상기 부품이 고장날 때 까지의 바이브레이션 지속 시간에 상관시킴으로써 상기 캘리브레이션을 더 강화하는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  57. 제8항에 있어서,
    상기 캘리브레이션은 GRMS 레벨 및 바이브레이션 지속 시간 모두와 상관되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  58. 제2항에 있어서,
    부품과 관련될 때의 상기 위협 가중치 레벨은 특정 HALT 기계에 관계 없이 고장까지의 지속시간과 상관되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  59. 제2항에 있어서,
    부품과 관련될 때의 상기 위협 가중치 레벨은 특정 HALT 기계에 관계 없이 고장을 유발하는 바이브레이션 가속 레벨과 상관되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
  60. 제2항에 있어서,
    부품과 관련될 때의 상기 위협 가중치 레벨은 특정 HALT 기계에 관계 없이 고장까지의 지속시간 및 고장을 유발하는 바이브레이션 가속 레벨 모두에 상관되는 것을 특징으로 하는 부품을 포함하는 PCB 조립체의 설계 취약성과 잠재적 필드 고장을 찾는 방법.
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