KR20080112803A - 비정상 동작을 감시하기 위한 반도체 장치 및 방법 - Google Patents

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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 제어신호에 응답하여 출력 노드의 전압을 제1전압으로 풀-업하기 위한 풀-업 유닛, 입사광에 응답하여 상기 출력 노드의 전압을 제2전압으로 풀-다운하기 위한 광 감지 유닛, 및 상기 입사광에 응답하여 발생한 상기 출력 노드의 전압에 응답하여 리셋되는 CPU를 포함한다.
광 감지 셀, 광 감지 소자, 메모리 카드

Description

비정상 동작을 감시하기 위한 반도체 장치 및 방법{Semiconductor device and method for detecting abnormal operation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 광 감지 셀의 회로이다.
도 2는 도 1에 도시된 광 감지 셀과 주변회로를 포함하는 시스템 블록도이다.
도 3은 도 1에 도시된 광 감지 셀과 주변회로를 포함하는 시스템 블록도이다.
도 4는 도 1에 도시된 광 감지 셀과 주변회로를 포함하는 시스템 블록도이다.
도 5는 본 발명의 실시예에 따른 메모리 카드의 개략적인 기능을 나타내는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 광 감지 셀의 회로이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 비정상 동작을 감시하기 위한 반도체 장치 및 방법에 관한 것이다.
메모리 카드는 데이터를 저장할 수 있는 장치로써, 디지털 카메라, PDA, 또는 이동 통신 장치 등과 같은 소형 전자 장치에 많이 이용되고 있다. 상기 메모리 카드는 플레시 EEPROM과 같은 비휘발성 메모리를 포함한다.
상기 메모리 카드는 스마트 카드, 멀티미디어 카드(Multi Media Card; MMC), 시큐어 디지털(Secure Digital; SD) 카드, 또는 xD-픽쳐 카드와 같이 다양한 모양과 사이즈를 갖으며, 사진, 문서, 음악, 또는 프로그램 등 광범위한 종류의 데이터를 저장할 수 있다. 그러나 이러한 다수의 메모리 카드는 본질적으로 데이터 저장이라는 동일한 기능을 갖는다.
상기 메모리 카드는 종류가 다양하며 간편하게 휴대할 수 있으므로 일반 데이터뿐만이 아니라 저장하는 데이터에 따라 신용카드, 이동 통신, 및 금융 결재 수단등에서도 적용이 가능하다. 상기 메모리 카드에 저장되어있는 보안이 필요한 데이터가 해킹과 같은 방법으로 인해 외부로 유출, 파괴, 및 변조될 경우, 사용자 또는 시스템 운영자에게도 큰 위험이 되므로 데이터 보안의 중요성이 강조되고 있다.
메모리 카드에 저장되어있는 데이터를 알아낼 수 있는 하나의 방법으로, 상기 메모리 카드의 칩의 표면을 덮고 있는 보호막, 예컨대 실리콘 산화막(SiO2)을 제거하고 칩의 표면에 노출된 메탈라인을 오실로스코프를 이용하여 모니터링 하는 방법이 있다.
통상적으로 비정상 동작을 감지하는 하나의 방법으로, 상기 메모리 카드는 칩 내에 다수의 광 감지 소자를 포함할 수 있다. 상기 칩 내부의 보호막이 부정한 목적으로 제거되는 경우, 상기 다수의 광 감지 소자는 입사광에 응답하여 제어신호를 출력함으로써 비정상 동작을 감지할 수 있다. 중앙 처리 장치(Central Processing Unit; 이하, CPU)는 상기 제어신호에 응답하여 리셋 될 수 있다. 따라서, 메모리에 저장된 데이터는 보호될 수 있다.
종래에는 광 감지 셀의 사이즈가 크기때문에, 메모리 카드는 다수의 광 감지 셀들을 포함할 수 없으며, 상기 광 감지 셀은 메모리 카드의 칩 내의 좁은 공간에는 배치될 수 없으므로 상당히 제한적이다. 이에 따라, 상기 메모리 카드는 광 감지 셀의 위치가 파악되거나, 칩의 사이즈가 크면 특정 영역에서만 비정상 동작을 감지할 수 있으므로 데이터를 안정적으로 보호할 수 없다.
또한, 입사광의 세기가 상기 광 감지 셀이 감지할 수 있는 광량보다 작은 경우, 상기 광 감지 셀은 비정상 동작을 감지할 수 없는 문제점이 있었다. 이에 따라, 상기 메모리 카드는 상기 메모리 카드의 칩 내의 모든 영역을 보호하기 위해서는 보안이 필요한 상기 칩을 포함하는 모든 영역을 메탈로 덮어줘야만 한다.
즉, 상기 메모리 카드는 보안 레벨을 높이기 위해서 칩의 거의 모든 영역을 감지 영역으로 포함해야하며, 어떤 동작시에도 비정상 동작을 감지할 수 있어야한다.
따라서, 어떤 동작 환경과 어떤 동작시에도 비정상 동작을 감지할 수 데이터를 보호하는 방법이 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 메모리 카드의 모든 동작시 비정상 동작을 감시함으로써 보안이 필요한 데이터를 보호할 수 있는 반도체 장치 및 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적인 과제는 다수의 광 감지 소자를 사용하여 일정량 이하의 작은 입사광에서도 비정상 동작을 감지할 수 있는 반도체 장치 및 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 제1전압을 수신하기 위한 제1노드와 출력 노드 사이에 접속되고, 제어신호에 응답하여 상기 출력 노드의 전압을 상기 제1전압으로 풀-업하기 위한 풀-업 유닛; 및 상기 출력 노드와 제2전압을 수신하기 위한 제2노드 사이에 접속되고, 입사광에 응답하여 상기 출력 노드의 전압을 상기 제2전압으로 풀-다운하기 위한 광 감지 유닛을 포함할 수 있다.
상기 반도체 장치는 상기 입사광에 응답하여 발생한 상기 출력 노드의 전압에 응답하여 리셋되는 CPU를 더 포함할 수 있다.
또한, 상기 반도체 장치는 상기 입사광에 응답하여 발생한 상기 출력 노드의 전압에 응답하여 리셋되고, 클락 신호에 응답하여 상기 제1전압을 래치하기 위한 래치; 및 상기 래치로부터 출력된 전압에 응답하여 리셋되는 CPU를 더 포함할 수 있다.
상기 반도체 장치는 보안이 필요한 데이터를 저장하기 위한 메모리; 및 상기 메모리의 동작을 제어하기 위한 컨트롤러를 더 포함하며, 상기 제어신호는 상기 컨 트롤러로부터 출력되고 상기 메모리를 액세스하기 위한 메모리 액세스 신호일 수 있다.
상기 반도체 장치는 주기적인 펄스인 상기 제어 신호를 발생하기 위한 펄스 발생기를 더 포함할 수 있다.
상기 풀-업 유닛은 상기 제1노드와 상기 출력 노드 사이에 접속된 MOS트랜지스터를 포함하며, 상기 제어 신호를 수신하기 위한 MOS트랜지스터의 게이트는 상기 제1노드와 상기 제2노드 중에서 어느 하나에 접속될 수 있다.
상기 광 감지 유닛은 각각이 다수의 스위치들 중에서 대응되는 스위치를 통하여, 상기 출력 노드와 상기 제2노드 사이에 접속되고 상기 입사광을 감지하는 다수의 광 감지 소자들을 더 포함하며, 상기 다수의 스위치들 각각은 다수의 스위치 제어 신호들 중에서 대응되는 스위치 제어신호에 응답하여 온/오프될 수 있다.
상기 기술적 과제를 달성하기 위한 CPU 리셋 방법은 제어 신호에 응답하여 광 감지 신호의 레벨을 제1전압 레벨로 풀-업하는 단계; 입사광에 응답하여 광 감지 신호의 레벨을 상기 제1전압 레벨보다 낮은 제2전압 레벨로 풀-다운하는 단계; 및 CPU가 상기 제2전압 레벨을 갖는 상기 광 감지 신호에 응답하여 리셋되는 단계를 포함할 수 있다.
상기 제어 신호는 상기 메모리를 액세스하기 위한 메모리 액세스 신호일 수 있다.
또한, 상기 제어 신호는 주기적인 펄스 신호일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 광 감지 셀(30)의 회로이다. 도 1을 참조하면, 광 감지 셀(30)은 풀-업 유닛(33)과 광 감지 유닛(35)을 포함한다.
풀-업 유닛(33)은 스위치 기능을 수행하는 트랜지스터(MP1)을 포함하며, 상기 트랜지스터(MP1)는 제1전압(VDD)을 수신하기 위한 제1노드(N1)와 출력노드(N2) 사이에 접속된다. 풀-업 유닛(33)은 제어신호(AS1)에 응답하여 상기 제1노드(N1)와 상기 출력 노드(N2) 사이에 전류 경로를 형성함으로써 상기 출력 노드(N2)의 전압을 상기 제1전압(VDD)으로 풀-업(또는 프리차지(precharge))한다.
광 감지 셀(30)의 출력노드(N2)가 제1전압(VDD)으로 풀-업된 경우, 광 감지 유닛(35)는 비정상 동작, 예컨대 불법적인 공격 또는 해킹의 감시를 시작할 수 있다.
상기 트랜지스터(MP1)는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구현될 수 있다.
광 감지 유닛(35)은 포토다이오드 또는 포토트랜지스터와 같은 광전 변환을 수행 할 수 있는 광 감지 소자(OPS1)를 포함하며, 상기 광 감지 소자(OPS1)는 상기 출력 노드(N2)와 제2전압(VSS), 예컨대, 접지전압을 수신하기 위한 제2노드(N3) 사 이에 접속된다. 상기 광 감지 소자(OPS1)는 입사광에 응답하여 턴온되어, 상기 출력 노드(N2)와 상기 제2 노드(N3) 사이에 전류 경로를 형성함으로써 상기 출력 노드(N2)의 전압을 상기 제2전압(VSS)으로 풀-다운한다. 즉, 상기 광 감지 소자(OPS1)가 비정상 동작시 예컨대, 해킹을 위하여 외부로부터 입사되는 입사광을 감지했을 때, 제1전압(VDD)으로 풀-업된 상기 출력 노드(N2)의 전압(AS2)은 광 감지 소자(OPS1)에 의하여 제2전압(VSS)으로 풀-다운된다.
광 감지 셀(30)은 출력노드(N2)의 전압(AS2)을 반전하는 인버터(37)를 더 포함할 수 있다. 즉, 상기 출력노드(N2)의 전압(AS2) 또는 인버터(37)의 출력전압(/AS2)은 광 감지 신호의 기능을 수행한다.
광 감지 셀(30)이 메모리 카드의 일부에 구현되는 경우, 출력 노드(N2)의 전압(AS2) 또는 인버터(37)의 전압(/AS2)은 상기 메모리 카드의 동작을 제어하는 CPU(미도시)로 공급될 수 있다. 상기 CPU는 광 감지 신호(AS2 또는 /AS2)에 응답하여 리셋될 수 있다. 따라서, 메모리 카드의 메모리(미도시)에 저장된 보안이 필요한 데이터는 보호될 수 있다.
도 2는 도 1에 도시된 광 감지 셀(30)과 주변회로를 포함하는 시스템 블록도이다. 도 2를 참조하면, 메모리 카드와 같이 보안이 필요한 시스템은 컨트롤러(11), 다수의 메모리들(13, 15, 및 17), 논리회로(19), 및 광 감지 셀(30)을 포함한다.
컨트롤러(11)와 다수의 메모리들(13, 15, 및 17) 중에서 적어도 하나와 데이터를 주고받는 동작, 예컨대 쓰기(write) 동작 또는 읽기(read) 동작을 수행할 때 마다, 컨트롤러(11)는 쓰기 동작 또는 읽기 동작이 수행될 메모리를 선택하기 위한 메모리 액세스 신호(CS_EEP, CS_PROM, 또는 CS_RAM)를 다수의 메모리들(13, 15, 및 17)로 출력한다.
상기 다수의 메모리들은 EEPROM(13)과 ROM(15)과 같은 불휘발성 메모리, 또는 RAM(17)과 같은 휘발성 메모리를 포함한다.
논리 회로(19)는 다수의 메모리 액세스 신호들(CS_EEP, CS_PROM, 및 CS_RAM)를 수신하고, 다수의 메모리 액세스 신호들(CS_EEP, CS_PROM, 및 CS_RAM)중 적어도 하나가 인에이블될 때 제1레벨(예컨대, "로우 레벨")을 갖는 제어신호(AS1)를 출력한다.
제1레벨을 갖는 제어신호(AS1)에 응답하여 턴온된 트랜지스터(MP1)는 출력노드(N2)의 전압을 제1전압(VDD)으로 풀-업한다. 이에 따라, 본 발명의 실시예에 따른 광 감지 셀(30)은 EEPROM(13), ROM(15), 또는 RAM(17) 중에서 적어도 하나의 동작시 예컨대, 쓰기 동작 또는 읽기 동작시에 발생할 수 있는 비정상 동작 예컨대, 해킹과 같은 공격을 감지를 시작한다. 논리 회로(19)는 NOR 게이트로 구현될 수 있으며, 이에 한정되는 것은 아니다.
상기 시스템은 출력노드(N2)의 전압을 반전시키기위한 인버터(미도시)를 더 포함할 수 있다.
도 3는 도 1에 도시된 광 감지 셀(30)과 주변회로를 포함하는 시스템 블록도이다.
도 3을 참조하면, 메모리 카드와 같은 시스템은 광 감지 셀(30), 및 펄스 발 생기(20)를 포함한다. 펄스 발생기(20)는 소정의 시간 간격으로 주기적인 펄스 신호를 발생한다. 상기 펄스 신호는 특정 동작 예컨대, 읽기 동작 또는 쓰기 동작시 발생하는 펄스 신호일 수 있으며, 제어신호(AS1)로서 사용된다.
상기 트랜지스터(MP1)는 주기적으로 제1레벨을 갖는 제어신호(AS1)에 응답하여 상기 출력 노드(N2)의 전압을 제1전압(VDD)으로 주기적으로 풀-업할 수 있다.
이에 따라, 본 발명의 실시예에 따른 광 감지 셀(30)은 상기 제어신호(AS1)에 응답하여 상기 출력 노드(N2)의 전압을 제1전압(VDD)으로 주기적으로 풀-업함으로써 비정상 동작 예컨대, 해킹을 위한 공격을 감지할 수 있다.
예컨대, 비정상 동작시 제1전압(VDD)으로 풀업된 출력노드(N2)의 전압(AS2)은 광 감지 소자(OPS1)에 의하여 제2전압(VSS)으로 풀-다운된다. 이 경우 출력노드(N2)의 전압은 CPU(미도시)를 리셋시키기 위한 리셋신호로서 상기 CPU로 공급될 수 있다.
상기 시스템은 출력노드(N2)의 전압을 반전시키기 위한 인버터(미도시)를 더 포함할 수 있다. 이 경우, 상기 인버터의 출력 전압은 CPU(미도시)를 리셋시키기 위한 리셋신호로서 CPU로 공급될 수 있다.
도 4는 도 1에 도시된 광 감지 셀(30)과 주변회로를 포함하는 시스템 블록도이다.
도 4를 참조하면, 풀-업 유닛(33)이 PMOS 트랜지스터로 구현되는 경우, 상기 PMOS 트랜지스터(MP1)의 게이트는 제2전압(VSS) 예컨대, 접지전압이 공급되는 제2노드(N3)에 접속된다. 그러나 상기 풀-업 유닛(33)이 NMOS 트랜지스터로 구현되는 경우, 상기 NMOS 트랜지스터(MP1)의 게이트는 제1전압(VDD)이 공급되는 제1노드(N1)에 접속될 수 있다. 이 경우, PMOS 트랜지스터 또는 NMOS 트랜지스터는 항상 턴온 상태를 유지한다.
본 발명의 실시예에 따른 광 감지 셀(30)은 제어신호(AS1)가 제1레벨(예컨대, "로우 레벨")을 갖는 경우, 정상 동작시 출력노드(N2)의 전압은 항상 제1전압(VDD)을 유지한다. 그러나, 광 감지 소자(OPS1)가 외부로부터 입사되는 입사광에 응답하여 턴온되는 경우 제1전압(VDD)을 갖는 출력노드(N2)의 전압은 제2전압(VSS)으로 변한다.
예컨대, 출력 노드(N2)가 제1전압(VDD)을 유지하고 있는 경우, 정상 동작시 광 감지 셀(30)은 광 감지 신호(AS2)로서 제1전압(VDD)을 출력한다. 출력 노드(N2)가 제2전압(VSS)을 유지하고 있는 경우, 광 감지 셀(30)은 광 감지 신호(AS2)로서 비정상 동작 감지시 출력되는 제2전압(VSS)을 출력한다.
즉, 제어신호(AS1)가 제2레벨(예컨대, "하이 레벨")을 갖는 경우, 출력노드(N2)로부터 출력되는 감지신호(A2)는 이전의 비정상 동작 감지시 상기 출력노드(N2)가 가지고 있는 전압에 따라 출력 값이 달라질 수 있다.
이 경우, 도 4에 도시된 바와 같이, 광 감지 셀(30)은 트랜지스터(MP1)의 게이트를 제2전압(VSS)에 접속함으로써 특정 동작 예컨대, 읽기 또는 쓰기와 같은 메모리 액세스 동작과 상관없이 항상 비정상 동작의 감지를 수행할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 광 감지 셀(30)은 제어 신호(AS1)에 응답하여 메모리 액세스시, 특정 동작시, 또는 특정 동작과 상관없이 항 상 비정상 동작을 감지할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 카드의 개략적인 기능을 나타내는 블록도이다. 메모리 카드(100)는 다수의 광 감지 셀들(30), 래치(40), 및 보안이 필요한 데이터를 저장하는 메모리(미도시)의 동작을 제어하는 CPU(45)를 포함한다.
다수의 광 감지 셀들(30) 각각은, 도 1 내지 도 4 각각에 도시된 바와 같이 제어신호(AS1)에 응답하여 비정상 동작의 감지를 수행한다.
래치(40)는 비정상 동작시 다수의 광 감지 셀들(30)중에서 적어도 하나에 의하여 발생하는 광 감지 신호(AS2)에 응답하여 리셋되고, 클락 신호(CLK)에 응답하여 제1전압(VDD)을 래치할 수 있다. 래치(40)는 클락신호(CLK)에 응답하여 제1전압(VDD)을 CPU(45)를 리셋하기 위한 리셋 신호(RS1)로서 출력한다. 래치(40)는 플립플롭으로 구현될 수 있다.
CPU(45)는 리셋 신호(RS1)에 응답하여 리셋된다. CPU(45)는 리셋된 후 정상 동작시 리셋이 해지될 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 카드(100)는 도 2 내지 도 4 각각에 도시된 광 감지 셀(30)을 포함함으로써, 광 감지 셀(30)이 비정상 동작을 감지하면 보안이 필요한 데이터를 저장하는 메모리(미도시)의 동작을 제어하는 CPU(45)를 리셋하여 상기 메모리에 저장된 데이터를 보호할 수 있는 효과가 있다.
도 6은 본 발명의 다른 실시예에 따른 광 감지 셀의 회로이다.
상기 광 감지 셀(50)은 풀-업 유닛(33)과 광 감지 유닛(55)을 포함한다. 상기 풀-업 유닛(33)은 트랜지스터(MP1)을 포함하며, 트랜지스터(MP1)는 제1전 압(VDD)을 수신하기 위한 제1노드(N1)와 출력노드(N2) 사이에 접속된다. 풀-업 유닛(33)은 제어신호(AS1)에 응답하여 트랜지스터(MP1)를 턴온하고, 제1노드(N1)와 출력 노드(N2) 사이에 전류 경로를 형성함으로써 출력 노드(N2)의 전압을 상기 제1 전압(VDD)으로 풀-업한다.
제어신호(AS1)는 도 2의 논리회로(19)의 출력신호, 도 3의 펄스 발생기(20)에 의하여 발생되는 펄스 신호, 또는 제2 전압(VSS)일 수 있다. 광 감지 유닛(55)은 다수의 광 감지 소자들(OPS1, OPS2, OPS3, 및 OPS4), 및 다수의 스위치들(SW1, SW2, 및 SW3)을 포함한다.
제1광 감지 소자(OPS1)는 출력 노드(N2)와 제2전압(VSS)을 수신하기 위한 제2노드(N3) 사이에 접속된다. 비정상 동작시, 제1광 감지 소자(OPS1)는 외부로부터 입사된 입사광에 응답하여 상기 출력 노드(N2)의 전압을 제2전압(VSS)으로 풀-다운한다.
다수의 광 감지 소자들(OPS2, OPS3, 및 OPS4) 각각은 다수의 스위치들(SW1, SW2, 및 SW3) 중에서 대응되는 스위치를 통하여 출력 노드(N2)와 제2노드(N3) 사이에 접속된다.
다수의 스위치들(SW1, SW2, 및 SW3) 각각은 다수의 스위치 제어 신호들(con0, con1, 및 con2)들 중에서 대응되는 스위치 제어신호에 응답하여 온/오프된다. 다수의 스위치들(SW1, SW2, 및 SW3) 각각은 항상 오픈되어 있다가, 각각의 스위치 제어신호(con0, con1, 및 con2)에 응답하여 단락되도록 할 수 있다.
각각의 스위치 제어신호들(con0, con1, 및 con2)은 신호 발생기(미도시)로부 터 순차적으로 출력된다. 상기 신호 발생기는 다수의 스위치들(SW1, SW2, 및 SW3) 을 제어하기 위해 스위칭 신호들(con0, con1, 및 con2)을 발생하는 수행 프로그램, 명령어, 및 데이터들을 저장하고 있다.
광 감지 소자(OPS1)가 외부로부터 입사되는 입사광을 감지했을 때, 제1전압(VDD)으로 풀-업된 출력 노드(N2)의 전압(AS2)은 광 감지 소자(OPS1)에 의하여 제2전압(VSS)으로 풀-다운된다.
예컨대, 입사광의 세기가 작은 경우, 상기 광 감지 소자(OPS1)는 출력노드(N2)의 전압(AS2)을 제2전압(VSS)으로 풀-다운하기 위해서는 많은 시간을 필요로한다. 따라서, 상기 출력 노드(N2)의 전압을 빠르게 제2전압(VSS)으로 풀-다운하기 위하여 광 감지 유닛(55)은 다수의 광 감지 소자들(OPS2, OPS3, 및 OPS4)을 사용한다.
예컨대, 비정상 동작 감지시 입사광의 세기가 작은 경우, 상기 신호 발생기는 순차적으로 또는 동시에 스위치 제어 신호들(con0, con1, 및 con2)을 발생한다. 다수의 스위치들(SW1, SW2, 및 SW3) 각각은 대응하는 스위치 제어신호(con0, con1, 또는 및 con2)에 응답하여 턴온된다. 이에 따라, 상기 출력노드(N2)의 전압(AS2)은 상기 다수의 광 감지 소자(OPS1, OPS2, OPS3, 및 OPS4)를 통하여 제2전압(VSS)으로 빠르게 풀-다운할 수 있다.
광 감지 소자(OPS2, OPS3, 및 OPS3), 및 다수의 스위치(SW1, SW2, 및 SW3)의 개수는 디바이스에 따라 임의적으로 달라질 수 있으며, 광 감지 소자들의 개수가 증가함에 따라 입사광의 세기가 작은 경우라도 광 감지 셀(50)은 빠르게 비정상 동 작을 감지할 수 있다.
또한, 광 감지 셀(50) 또는 광 감지 소자(OPS1)는 사이즈가 작고, 사이즈의 변형이 가능하므로 메모리 카드 내의 좁은 공간에도 배치될 수 있다. 따라서, 광 감지 셀(50) 또는 광 감지 소자(OPS1)는 메모리 카드의 칩내의 모든 영역에서 비정상 동작을 검출할 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 다양한 동작 상황에서 비정상 동작을 검출함으로써 메모리 카드의 오동작으로부터 데이터를 보호할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 다수의 광 감지 소자를 이용함으로써 입사광의 세기가 작더라도 빠른 동작속도로 비정상 동작을 검출함으로써 데이터를 보호할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 회로 구성이 간단하고 사이즈가 작기때문에 메모리 카드의 칩내의 좁은 공간에도 배치가 가능하므로 메모리 카드의 모든 영역에서 비정상 동작을 검출할 수 있는 효과가 있다.

Claims (11)

  1. 제1전압을 수신하기 위한 제1노드와 출력 노드 사이에 접속되고, 제어신호에 응답하여 상기 출력 노드의 전압을 상기 제1전압으로 풀-업하기 위한 풀-업 유닛; 및
    상기 출력 노드와 제2전압을 수신하기 위한 제2노드 사이에 접속되고, 입사광에 응답하여 상기 출력 노드의 전압을 상기 제2전압으로 풀-다운하기 위한 광 감지 유닛을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는,
    상기 입사광에 응답하여 발생한 상기 출력 노드의 전압에 응답하여 리셋되는 CPU를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 장치는,
    상기 입사광에 응답하여 발생한 상기 출력 노드의 전압에 응답하여 리셋되고, 클락 신호에 응답하여 상기 제1전압을 래치하기 위한 래치; 및
    상기 래치로부터 출력된 전압에 응답하여 리셋되는 CPU를 더 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 장치는,
    보안이 필요한 데이터를 저장하기 위한 메모리; 및
    상기 메모리의 동작을 제어하기 위한 컨트롤러를 더 포함하며,
    상기 제어신호는 상기 컨트롤러로부터 출력되고 상기 메모리를 액세스하기 위한 메모리 액세스 신호인 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 장치는,
    주기적인 펄스인 상기 제어 신호를 발생하기 위한 펄스 발생기를 더 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 풀-업 유닛은,
    상기 제1노드와 상기 출력 노드 사이에 접속된 MOS트랜지스터를 포함하며, 상기 제어 신호를 수신하기 위한 상기 MOS트랜지스터의 게이트는 상기 제1노드와 상기 제2노드 중에서 어느 하나에 접속된 반도체 장치.
  7. 제1항에 있어서, 상기 광 감지 유닛은,
    각각이, 다수의 스위치들 중에서 대응되는 스위치를 통하여, 상기 출력 노드와 상기 제2노드 사이에 접속되고 상기 입사광을 감지하는 다수의 광 감지 소자들을 더 포함하고,
    상기 다수의 스위치들 각각은 다수의 스위치 제어 신호들 중에서 대응되는 스위치 제어신호에 응답하여 온/오프되는 반도체 장치.
  8. 제1항에 있어서, 상기 반도체 장치는 메모리 카드인 반도체 장치.
  9. 제어 신호에 응답하여 광 감지 신호의 레벨을 제1전압 레벨로 풀-업하는 단계;
    입사광에 응답하여 상기 광 감지 신호의 레벨을 상기 제1전압 레벨보다 낮은 제2전압 레벨로 풀-다운하는 단계; 및
    CPU가 상기 제2전압 레벨을 갖는 상기 광 감지 신호에 응답하여 리셋되는 단계를 포함하는 보안이 필요한 데이터를 저장하는 메모리의 동작을 제어하는 CPU 리셋 방법.
  10. 제9항에 있어서, 상기 제어 신호는 상기 메모리를 액세스하기 위한 메모리 액세스 신호인 보안이 필요한 데이터를 저장하는 메모리의 동작을 제어하는 CPU리셋 방법.
  11. 제9항에 있어서, 상기 제어 신호는 주기적인 펄스 신호인 보안이 필요한 데이터를 저장하는 메모리의 동작을 제어하는 CPU리셋 방법.
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