KR20080108367A - 무선 통신 시스템용 지연 로크 루프 - Google Patents

무선 통신 시스템용 지연 로크 루프 Download PDF

Info

Publication number
KR20080108367A
KR20080108367A KR1020087028853A KR20087028853A KR20080108367A KR 20080108367 A KR20080108367 A KR 20080108367A KR 1020087028853 A KR1020087028853 A KR 1020087028853A KR 20087028853 A KR20087028853 A KR 20087028853A KR 20080108367 A KR20080108367 A KR 20080108367A
Authority
KR
South Korea
Prior art keywords
signal
instance
error metric
instances
loop filter
Prior art date
Application number
KR1020087028853A
Other languages
English (en)
Other versions
KR100924247B1 (ko
Inventor
피터 제이 블랙
나가브후샤나 티 신드후샤야나
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20080108367A publication Critical patent/KR20080108367A/ko
Application granted granted Critical
Publication of KR100924247B1 publication Critical patent/KR100924247B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
    • H04B7/08—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station
    • H04B7/0802—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection
    • H04B7/0817—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection with multiple receivers and antenna path selection
    • H04B7/082—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection with multiple receivers and antenna path selection selecting best antenna path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Radio Transmission System (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Communication Control (AREA)

Abstract

소정 전파 경로에 대한 복수개 안테나에서 수신된 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하는 기술. 일 방식에서는, 각각의 경로에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 경로에 대한 최선 신호 인스턴스의 타이밍을 트래킹한다. 다른 방식에서는, 각각의 경로에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 경로에 대한 복수개 신호 인스턴스의 평균 타이밍을 트래킹한다. 타이밍 지터를 감소시키기 위해, 다수의 상이한 타임 오프셋에 대해 신호 인스턴스의 SINR 을 추정할 수 있다. DLL 용 루프 필터는 처음에 정상 방식으로 업데이트된다. 샘플 타이밍에 이용된 타임 오프셋의 변화가 검출되면, 신규의 오프셋과 이전의 오프셋에 대한 SINR 을 비교한다. 관련된 SINR 이 보다 양호하면, 신규의 타임 오프셋이 이용된다. 그렇지 않으면, 이전의 타임 오프셋이 유지되고 이용된다.
Figure P1020087028853
샘플 타이밍, 타임 오프셋, SINR, DLL

Description

무선 통신 시스템용 지연 로크 루프 {DELAY LOCK LOOPS FOR WIRELESS COMMUNICATION SYSTEMS}
본 출원은, "RX 다이버시티 및 DLL 구현에 대한 변경 (Changes to RX Diversity and DLL Implementation)" 의 명칭으로 2001년 1월 19일자로 출원된 미국 가출원 제 60/263,118 호를 우선권 주장하고, 여기에 참조로서 전부 모든 목적으로 포함된다.
본 발명은 일반적으로 데이터 통신에 관한 것으로, 보다 상세하게는, 무선 통신 시스템에 이용하기 위한 지연 로크 루프 (delay lock loop ; DLL) 에 관한 것이다.
무선 통신 시스템에서, 송신기로부터의 RF 변조 신호는 다수의 전파 경로 (예를 들어, 가시선 경로 (line-of-sight path) 및/또는 반사 경로 (reflected paths)) 를 통해 수신기에 도달할 수도 있다. 통상적으로, 전파 경로의 특성은 페이딩 및 다중 경로와 같은 다수의 팩터로 인해 시간에 따라 변한다. 해로운 경로 효과에 대한 다이버시티 (diversity) 를 제공하고 성능을 향상시키기 위해, 복수개 안테나를 이용하여 송신 신호를 수신할 수도 있다. 송신 안테나와 복수 개 수신 안테나 사이의 전파 경로가 어느 정도 선형적으로 독립적이면, 추가적인 수신 안테나의 이용으로, 데이터 송신을 정확하게 수신할 가능성이 증가한다.
다중 경로 환경에서, 각 안테나상의 수신 신호는 송신 신호의 다수 인스턴스 (instance) 를 포함할 수도 있다. 수신 다이버시티를 제공하는데 복수개 수신 안테나를 이용하면, 그 후 각각의 전파 경로로 인해 복수개 수신 안테나 각각에 신호 인스턴스가 나타나게 된다. 이들 안테나가 서로 근접하게 위치하면, 그 후 임의의 소정 전파 경로에 대해 이들 안테나상에 수신된 복수개 신호 인스턴스는 시간적으로 근접하게 배열되지만 수신 안테나에 대한 특정 채널 이득에 따라 상이한 (그리고 넓은 범위가 될 수도 있는) 진폭과 위상을 가질 수도 있다.
수신기에서, 각각의 수신 신호는 조절되고 디지털화되어 데이터 샘플의 개별적인 스트림을 제공한다. 그 후, 레이크 수신기를 이용하여 각 수신 신호의 하나 이상의 신호 인스턴스를 프로세싱할 수도 있다. 소정의 데이터 송신을 위해 보다 많은 신호 에너지가 수집될 수 있는 방식으로, 복수개 수신 신호의 다양한 신호 인스턴스를 프로세싱하여 조합할 수 있다면, 성능의 향상을 실현할 수 있다.
고성능을 실현하기 위한 한가지 중요한 시도는 최고의 신호-대-잡음-및-간섭비 (SINR) 와 관련된 특정한 타임 인스턴스에서 각각의 신호 인스턴스를 적절히 샘플링하는 것이다. 수신 다이버시티를 이용하지 않으면 (즉, 하나의 수신 안테나만을 이용하면), 그 후 지연 로크 루프는 수신 신호가 최적 타임 인스턴스에서 또는 최적 타임 인스턴스 부근에서 효과적으로 샘플링될 수 있도록, 각각의 신호 인스턴스에 대한 샘플링 타이밍을 조절하도록 이용될 수도 있다. 그러나, 수신 다이버시티가 이용되면, 각각의 전파 경로에 대한 복수개 안테나상에서 수신된 복수개 신호 인스턴스에 대해 적절한 샘플링 타이밍을 얻어내는데 있어 몇 가지 난제에 직면하게 된다.
또한, 어떤 동작 조건에 대해 적절한 샘플링 타이밍을 얻어내는데 추가의 난제에 직면한다. IS-95 CDMA 시스템과 같이, 낮은 SINR 에서 동작하도록 설계된 통신 시스템의 경우, 신호 인스턴스의 SINR 은 샘플링 타이밍에서의 에러 또는 지터 (jitter) 에 그다지 민감하지 않다. 그러나, IS-856 CDMA 시스템과 같이, 높은 SINR 에서 동작하도록 설계된 시스템의 경우, 샘플링 타이밍에서의 에러 또는 지터가 신호 인스턴스의 SINR 에 보다 현저한 열화를 초래할 수도 있고, 그 후, 성능이 열화될 수도 있다.
상술한 바에 따르면, 수신 다이버시티 및/또는 높은 SINR 동작 환경을 위해 적절한 샘플링 타이밍을 제공할 수 있는 기술이 당업계에 필요하다.
여기에서는, 수신기에서 수신 다이버시티가 이용될 경우, 소정 전파 경로에 대한 복수개 안테나상에서 수신된 복수개 신호 인스턴스에 이용되는 샘플링 타이밍을 유도하기 위한 기술이 제공된다. 하나의 수신 다이버시티 지연 로크 루프 (DLL) 방식에 있어서, 각각의 전파 경로에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 전파 경로에 대해 최선의 신호 인스턴스 타이밍을 트래킹한다. 최선의 신호 인스턴스 (best signal instance) 는 전파 경로에 대해 수신된 복수개 신호 인스턴스들 중에서 최고의 신호-대-잡음-및-간섭비 (SINR) 를 실현하는 신호 인스턴스일 수 있다. 다른 수신 다이버시티 DLL 방식에 있어서, 각각의 전파 경로에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 전파 경로에 대한 복수개 신호 인스턴스의 평균 타이밍을 트래킹한다. (1) 각각의 신호 인스턴스에 대한 샘플링 타이밍에서의 에러를 나타내는 에러 메트릭 (error metric) 을 유도하고, (2) 이러한 에러 메트릭을 복수개 신호 인스턴스에 대해 가중하고, (3) 가중된 에러 메트릭을 각각의 루프 업데이트 주기 동안 조합하여 복합 에러 메트릭을 유도하고, (4) 복합 에러 메트릭으로 DLL 용 루프 필터를 업데이트하는 것에 의해, 소정의 전파 경로에 대한 평균 타이밍이 유도될 수 있다. 2 가지 DLL 방식의 경 우, 각각의 전파 경로에 대한 복수개 신호 인스턴스용 샘플링 타이밍은 전파 경로에 대해 보유된 DLL 에 의해 유도된다. 이들 DLL 방식 및 다른 DLL 방식을 보다 상세히 설명한다.
또한, 높은 SINR 동작 환경에 대해 감소된 지터를 갖는 샘플링 타이밍을 제공하는 기술이 여기에 제공된다. 각각의 타임 오프셋이 신호 인스턴스에 대한 상이한 샘플링 타이밍에 대응하는 다수의 상이한 타임 오프셋에 대해, 수신 신호 인스턴스의 SINR 이 추정될 수도 있다. 우선, 신호 인스턴스에 대해 보유된 DLL 용 루프 필터는 신호 인스턴스에 대해 유도된 에러 메트릭에 기초하여 통상적인 방법으로 업데이트될 수 있다. 샘플링 타이밍에 이용될 타임 오프셋에서 변화 (예를 들어, 하나 이상의 칩 ×8 타임 유닛) 가 검출되면, 그 후 신규의 타임 오프셋에 대한 SINR 을 이전의 타임 오프셋에 대한 SINR 과 비교한다. 신규의 타임 오프셋에 대한 SINR 이 이전의 타임 오프셋에 대한 SINR 보다 양호하면 (예를 들어, y dB 만큼), 그 후, 샘플링 타이밍에 대해 신규의 타임 오프셋이 이용된다. 그와 달리, 신규의 타임 오프셋에 대한 SINR 이 양호하지 않으면, 그 후, 이전의 타임 오프셋이 유지되어 샘플링 타이밍에 이용된다. 새로이, 이들 기술에 대한 다양한 세부사항을 후술한다.
이하, 본 발명의 다양한 태양 및 실시형태들을 더욱 상세히 설명한다. 이하에서 더욱 상세히 설명하는 바와 같이, 본 발명은, 본 발명의 다양한 태양, 실시형태 및 특징들을 구현하는 방법, 프로그램 코드, 디지털 신호 프로세서 (DSP), 수신기 유닛, 터미널, 기지국, 시스템 및, 다른 장치와 소자들을 더 제공한다.
본 발명에 의하면 수신 다이버시티 및/또는 높은 SINR 동작 환경을 위해 적절한 샘플링 타이밍을 제공할 수 있다.
유사한 참조 부호가 전체적으로 대응하여 식별되는 도면에 관련하여, 본 발명의 특징, 본질, 및 이점들을 후술하는 상세한 설명으로부터 보다 자명해질 것이다.
도 1 은 본 발명의 다양한 태양 및 실시형태를 구현할 수 있는 수신기 유닛 (100) 의 일실시형태의 블록도이다. 수신기 유닛 (100) 은 터미널 (예를 들어, 셀룰러 폰) 또는 기지국 내에 구현될 수도 있다. 또한, 터미널을 이동국, 원격 터미널, 액세스 터미널, 또는 몇 가지 다른 용어로 지칭될 수도 있으며, 또한, 기지국 또한, 액세스 포인트, UTRAN, 또는 몇 가지 다른 용어로 지칭될 수도 있다. 또한, 수신기 유닛 (100) 은, 예를 들어, IS-95, cdma2000, IS-856, 및 W-CDMA 시스템과 같은 다양한 무선 통신 시스템에 이용될 수도 있다. 명확화를 위해, 이하에서는, 본원에서 참조하는 "cdma2000 High Rate Data Air Interface Specification" 의 명칭으로 문서 3GPP2 C.S0024 에 개시되어 있는 IS-856 시스템에서의 포워드 링크에 대해, 다양한 태양 및 실시형태들을 설명한다.
도 1 에서는, 하나 이상의 송신기 (예를 들어, 기지국) 로부터 송신된 하나 이상의 RF 변조 신호가 다수개 (N) 안테나 (112a 내지 112n) 각각에 의해 수신된다. 일반적으로, N 은 1 이상의 임의의 정수일 수 있고 (즉, N ≥1), 수신 다 이버시티가 이용되면 2 이상이다 (즉, N ≥2). 각각의 안테나 (112) 로부터 수신된 신호가 각각의 수신기 (114) 에 제공된다. 각각의 수신기 (114) 는 각각의 수신 신호를 하나 이상의 LNA (low noise amplifier) 단으로 증폭하고, 증폭된 RF 신호를 필터링하여 잡음과 불요 신호 (spurious signal) 를 제거하고, 필터링된 RF 신호를 직교 하향변환 (quadrature downconverting) 하여 수신 신호에 대한 동위상 (I) 및 직교 위상 (Q) 기저대역 성분을 제공한다.
그 후, 각 수신기 (114) 로부터의 I 및 Q 기저대역 성분은 한 쌍의 ADC (anlaog-to-digital converter ; 116) 에 의해 디지털화되어 (복소) I 및 Q 샘플의 스트림을 제공한다. 특정한 일실시형태에서, ADC (116) 는 2 배의 칩 속도 (즉, 칩 ×2) 에서 I 및 Q 샘플을 제공하고, 몇몇 CDMA 시스템에 대한 칩 속도는 1.2288 Mcps 이다. 각각의 칩 ×2 샘플 주기 동안의 I 및 Q 샘플의 쌍을 여기에서는 ADC 샘플 또는 데이터 샘플로 언급한다. 각 쌍의 ADC (116) 로부터의 ADC 샘플 스트림은 각각의 샘플 버퍼 (118) 에 제공되어 저장된다.
디지털 신호 프로세서 (DSP; 120) 는 샘플 버퍼 (118a 내지 118n) 에 저장된 ADC 샘플들을 수신하고 이 샘플들을 추가로 프로세싱한다. DSP (120) 는 필터링, 리샘플링, 복조, 디코딩 등과 같은 다수의 기능을 수행할 수도 있다. 또한, DSP (120) 는, 이하에서 더욱 상세히 설명하는 바와 같이, 각각의 수신 신호에 적절한 샘플링 타이밍을 제공하는데 이용되는 다양한 제어 루프를 구현할 수도 있다. DSP (120) 에 의해 이용되는 데이터 및/또는 코드에 대한 저장을 제공하기 위해 메모리 (122) 가 이용될 수도 있다.
클록 회로 (124) 는 수신기 유닛 (100) 의 다양한 소자에 의해 이용되는 클록 신호를 제공한다. 예를 들어, 클록 회로 (124) 는 수신기 (114a 내지 114n) 용 국부 발진 (LO ; local oscillator) 신호 및 ADC (116a 내지 116n) 용 샘플링 클록을 제공하도록 설계될 수 있다. 이들 다양한 클록 신호의 주파수 및/또는 위상은 DSP (120) 로부터의 하나 이상의 루프 제어에 의해 조절될 수도 있다.
도 2 는 IS-856 에 의해 포워드 링크용으로 정의된 송신 (또는 슬롯) 포맷의 도면이다. 각각의 액티브 슬롯은 2개의 하프-슬롯으로 분할되는데, 각각의 하프-슬롯은 파일럿 버스트 (214) 에 의해 구분되는 2개의 데이터 파티션 (212) 을 포함한다. 데이터 파티션 (212) 은 사용자-특정 데이터 및 시그널링을 송신하는데 이용될 수도 있고, 파일럿 버스트 (214) 는 파일럿을 송신하는데 이용될 수도 있다. 왼쪽의 하프-슬롯은 파일럿 버스트 (214a) 에 의해 구분되는 데이터 파티션 (212a 및 212b) 를 포함하고, 오른쪽의 하프-슬롯은 파일럿 버스트 (214b) 에 의해 구분되는 데이터 파티션 (212c 및 212d) 를 포함한다. IS-856 의 경우, 각각의 파일럿 버스트 (214) 는 모두가 제로인 데이터의 96 개 칩을 구비한다.
왼쪽의 하프-슬롯은 파일럿 버스트 (214a) 의 양측에 배치된 시그널링 버스트 (216a 및 216b) 를 더 포함하고, 오른쪽의 하프-슬롯은 파일럿 버스트 (214b) 의 양측에 배치된 시그널링 버스트 (216c 및 216d) 를 더 포함한다. 이들 시그널링 버스트 (216) 는 RPC (reverse power control) 정보 및 다른 정보를 송신하는데 이용되는 MAC 채널을 구현하는데 이용된다. RPC 정보는, 수신 중인 기지국에서 소정의 신호 품질이 실현되도록 터미널의 송신 전력을 상하로 조정하도록 터 미널에 지시한다.
또한, 각각의 유휴 슬롯은 2 개의 하프-슬롯으로 분할되고, 각각의 하프-슬롯은 또한, 액티브 슬롯에서와 같은 하프-슬롯에서의 동일한 위치에 배치된 동일 폭 (예를 들어, 96 개 칩) 의 파일럿 버스트 (214) 하나씩을 포함한다. 각각의 파일럿 버스트 (214) 양측상에는 (각각이 64 칩 길이인) 2개의 시그널링 버스트 (216) 가 위치한다. 시그널링 버스트는 비송신과 파일럿 송신 사이 및 파일럿 송신과 비송신 사이에 전이 주기 (transition period) 를 제공한다. 전이 주기로 인해, 파일럿 기준은 (예를 들어, 96-칩의) 파일럿 버스트 구간 동안 그 정상 상태값 (steady state value) 에 도달하거나 그에 근접할 수 있다. 유휴 슬롯용 파일럿 버스트는 액티브 슬롯용 버스트와 본질적으로 구별이 불가능하도록 의도된다.
도 3 은 보다 높은 시간 해상도를 실현하기 위해 ADC 샘플상에 수행되는 리샘플링의 일실시형태를 그래프로 나타낸다. 특정 안테나로부터 수신된 신호는 통상적으로, 보다 높은 시간 해상도를 제공하기 위해 칩 속도의 배수 (예를 들어, 2, 4, 또는 8) 인 초기 샘플링 속도에서 오버샘플링된다. 그 후, ADC 샘플은 칩 속도의 2 배 (즉, 칩 ×2) 로 데시메이팅 (decimating) 되어 샘플 버퍼 (118) 에 저장될 수도 있다. 보다 높은 속도 (예를 들어, 칩 ×8) 의 샘플 대신에 칩 ×2 샘플의 저장은 버퍼 요구 조건을 감소시킨다.
수신 신호의 특정한 신호 인스턴스를 복조하기 위해, 샘플 버퍼로부터 ADC 샘플을 검색하고 리샘플링하여, 가능한 동일한 샘플링 속도에서 (예를 들어, 칩 × 2) 그러나 수신기 유닛에서의 신호 인스턴스의 도달 시간에 대응하는 특정한 타임 오프셋에서, 보간된 샘플을 획득한다. 이러한 타임 오프셋은 신호 인스턴스에 대해 최고의 신호-대-잡음-및-간섭비 (SINR) 를 제공하는 "최적" 샘플링 타이밍의 근사치이다. 프로세싱 중인 각각의 신호 인스턴스에 대해 지연 로크 루프 (DLL) 를 보유하여 그 신호 인스턴스에 대해 적절한 타임 오프셋을 제공할 수도 있다. 리샘플링을 이용하여, 이들 신호 인스턴스에 대해 결정된 특정한 타임 오프셋에서 ADC 샘플의 동일 시퀀스를 리샘플링함으로써, 수신 신호에서 상이한 도달 시간을 갖는 복수개 신호 인스턴스를 프로세싱할 수도 있다.
도 3 에 나타낸 바와 같이, 수신 신호는 칩 ×2 에서 효과적으로 샘플링되며, (솔리드 서클로 나타낸) ADC 샘플은 샘플 버퍼에 저장된다. 도 3 에 나타낸 특정한 신호 인스턴스의 경우, 최적 샘플링 타임 인스턴스가 t0, t1, t2, t3, t4 등에서 발생한다. 도 3 에 나타낸 바와 같이, ADC 샘플 타이밍은 소정의 신호 인스턴스에 대한 최적 샘플링 타이밍에 로킹되지 않을 수도 있다.
특정한 일구현에 있어서, 리샘플링이 칩 ×8 시간 해상도 (즉, Tc/8, 여기서 Tc 는 하나의 칩 주기) 에서 수행된다. 이 경우에 있어서, 선형 보간에 의해, 가능한 3개의 다른 이산 타임 인스턴스에서 각 쌍의 칩 ×2 ADC 샘플을 리샘플링할 수도 있는데, 이는 솔리드 서클 사이의 네모 박스로 나타낸다. 도 3 에서, 신호 인스턴스에 대한 ADC 샘플링 타임 인스턴스와 최적 샘플링 타임 인스턴스간의 차이는 tdiff 로 표시된다. 그러나, 이 값은 칩 ×8 의 시간 해상도로 양자화되 며 tadj 의 타임 오프셋을 초래한다. 그 후, 타임 오프셋 (tadj) 에 기초하여 리샘플링을 수행하여 신호 인스턴스에 대해 보간된 샘플을 제공하는데, 이들은 음영이 진 네모 박스로 표시된다.
도 4a 는 N 개 안테나로부터의 N 개 수신 신호의 파일럿을 프로세싱하는데 이용될 수도 있는 DSP (120a) 의 일실시형태의 블록도이다. 도 1 에 나타낸 바와 같이, 각각의 수신 신호에 대한 ADC 샘플은 각각의 샘플 버퍼 (118) 로 제공되어 저장된다. 따라서, N개 샘플 버퍼는 N개 안테나로부터의 N개의 상이한 수신 신호에 대한 ADC 샘플을 저장하는데 이용될 수도 있다. 그 후, 각 샘플 버퍼로부터의 ADC 샘플은 검색되어 하나 이상의 파일럿 프로세서 (410) 로 제공될 수도 있으며, 각각의 파일럿 프로세서는 특정한 신호 인스턴스를 프로세싱하도록 할당된다. 후술하는 바와 같이, 각각의 파일럿 프로세서는 할당된 신호 인스턴스에 대한 파일럿을 프로세싱하여, 그 신호 인스턴스에 대한 타이밍 및 다른 정보 (예를 들어, SINR) 를 리커버링 (recovering) 한다.
상술한 바와 같이, 각각의 전파 경로는 N개의 수신 신호 각각에 나타나는 신호 인스턴스를 초래한다. 따라서, 소정의 전파 경로에 대해, N개의 파일럿 프로세서 (410a 내지 410n) 을 할당하여 전파 경로에 대응하는 N개의 상이한 수신 신호에서의 N개의 신호 인스턴스를 프로세싱할 수도 있다. 간략화를 위해, 도 4a 는 하나의 전파 경로에 대한 신호 인스턴스를 프로세싱하도록 할당된 파일럿 프로세서를 나타낸다.
또한, 도 4a 는 파일럿 프로세서 (410) 의 특정한 실시형태를 나타낸다. 각각의 파일럿 프로세서 (410) 내에서, ADC 샘플은 보간기 (420) 에 제공되고 (도 3 에 예시된 바와 같이) 리샘플링되어 프로세싱 중인 신호 인스턴스에 대해 보간된 샘플을 제공한다. 이러한 리샘플링은 타이밍 생성기 (432) 에 의해 제공되는 타이밍 제어에 기초하여 수행된다. 이러한 타이밍 제어는 ADC 샘플을 리샘플링하는데 이용될 특정한 타임 오프셋 (tadj) 을 나타내며, 특정한 시간 해상도 (예를 들어, 칩 ×8 또는 Tc/8 해상도) 로 제공된다. 각각의 칩 주기 동안, 보간기 (420) 는, "조기 (early)" 보간 샘플을 역확산 및 집적 및 덤프 (I & D) 소자 (422a) 에, "후기 (late)" 보간 샘플을 역확산 및 I & D 소자 (422b) 에, 그리고 "온-타임 (on-time)" 보간 샘플을 역확산 및 I & D 소자 (422c) 에 제공한다. 또한, 조기, 후기, 및 온-타임 샘플은 도 3 에 나타낸 타이밍 관계를 가져 Tc/2 만큼 떨어져 있으나, Tc/2 이외의 몇 가지 다른 시간차가 이용될 수도 있으며 이는 본 발명의 범위내이다.
또한, PN 생성기 (434) 는 프로세싱 중인 신호 인스턴스의 도달 시간에 대응하는 특정한 PN 상태 (또는 PN 위상) 를 가진 PN 시퀀스를 각각의 역확산 I & D 소자 (422) 에 제공한다. 이러한 PN 상태는 수신 신호에서 강한 신호 인스턴스들 (strong signal instances) 을 검색하는 검색기에 의해 결정될 수도 있으며 PN 생성기 (434) 에 제공된다. 그 후, 각각의 역확산 I & D 소자 (422) 는 수신된 보간 샘플을 PN 시퀀스로 역확산하여 역확산된 샘플을 제공하고, 또한, 역확산된 샘플을 파일럿에 이용된 채널화 코드로 디커버링 (decovering) 한다. 많은 CDMA 시스템의 경우, 파일럿용 채널화 코드는 제로의 시퀀스 (예를 들어, 왈쉬 코드 제로) 이고, 이 경우, 디커버링은 생략될 수 있다. 도 2 에 나타낸 파일럿 구조의 경우, 각각의 역확산 I & D 소자 (422) 는 각각의 파일럿 버스트에 대한 96-칩 주기에 걸쳐 역확산 샘플을 누산 (즉, 통합) 하여 파일럿 버스트에 대한 파일럿 샘플 (즉, 각각의 하프-슬롯당 하나의 파일럿 샘플) 을 제공한다.
역확산 I & D 소자 (422a 및 422b) 로부터의 파일럿 샘플은 각각 크기 자승기 (magnitude squarer ; 424a 및 424b) 로 제공된다. 각각의 크기 자승기 (424) 는 (PI + jPQ 로 표시되는 복소값인) 각 파일럿 샘플의 에너지를 다음과 같이 계산한다.
EP = PI 2 + PQ 2
크기 자승기 (424a) 는 조기 샘플에 기초하여 유도된 파일럿 에너지 (EP , early) 를 제공하고, 크기 자승기 (424b) 는 후기 샘플에 기초하여 유도된 파일럿 에너지 (EP,late) 를 제공한다. 각각의 하프-슬롯 동안, 가산기 (426) 는 조기 파일럿 에너지 (EP , early) 로부터 후기 파일럿 에너지 (EP , late) 를 감산하여, 그 차이 (즉, EP,early - EP , late) 를 루프 필터 (430) 로 제공한다.
역확산 I & D 소자 (422a 및 422b), 크기 자승기 (424a 및 424b), 및 가산기 (426) 는 다같이, 통상적으로 샘플 타이밍의 순시 에러 (instantaneous error) 를 추정하는데 이용되는 조기/후기 판별기 (또는 조기/후기 검출기) 를 형성한다. 지연 로크 루프 용으로 다른 형태의 판별기를 이용할 수도 있으며, 이 또한 본 발명의 범위내이다.
루프 필터 (430) 는 프로세싱 중인 신호 인스턴스에 대해 구현된 지연 로크 루프 (DLL) 의 일부이다. 가산기 (426) 로부터의 출력은 조기/후기 파일럿 에너지에 기초하여 유도된 에러 메트릭 (EM) 이고, 신호 인스턴스에 대한 샘플링 타이밍에서의 순시 에러 (△t) 를 나타낸다. 이러한 에러 메트릭은 루프 필터 (430) 에 의해 필터링되어, 이러한 신호 인스턴스에 대한 ADC 샘플링 타임 인스턴스와 최적 샘플링 타임 인스턴스간의 (미소-단위 ; fine-grain) 에러 (tdiff) 를 나타내는 루프 출력을 제공한다. 그 후, 타이밍 생성기 (432) 는 루프 출력을 수신하고 양자화하여, ADC 샘플을 리샘플링하는데 이용될 (거대-단위 ; coarse-grain) 타임 오프셋 (tadj) 을 제공한다. 그 후, 타이밍 생성기 (432) 는 보간기 (420) 에 타임 오프셋 (tadj) 을 나타내는 타이밍 제어를 제공하며, 또한, 샘플 버퍼로부터 검색될 특정한 ADC 샘플을 나타내는 어드레스를 샘플 버퍼 (118) 에 제공한다.
역확산 I & D 소자 (422c) 로부터의 온-타임 파일럿 샘플이 파일럿 필터 (436) 에 제공되고, 특정한 저역통과 필터 응답에 기초하여 필터링되어 필터링된 파일럿을 제공한다. 그 후 필터링된 파일럿은 제어기 (440) 에 제공되어 파일 럿 SINR 의 추정치를 제공하도록 추가적으로 프로세싱될 수도 있다. 이하의 설명에서, 파일럿 SINR 은 신호 인스턴스의 신호 품질의 추정치로서 이용된다. 그러나, 다른 메트릭도 신호 인스턴스의 신호 품질의 추정치로서 이용될 수도 있으며, 이것은 본 발명의 범위내이다. 역확산 I & D 소자 (422c) 및 파일럿 필터 (436) 는 신호 인스턴스의 SINR 을 추정하는데 이용되는 신호 품질 추정기의 일부이다.
도 4b 는 DSP (120b) 의 일실시형태의 블록도로서, 소정 전파 경로의 N 개 신호 인스턴스 모두에 대한 지연 로크 루프로서 단일 루프 필터가 제공된다. 도 4a 에 나타낸 실시형태와 마찬가지로, 전파 경로에 대해 수신된 각각의 신호 인스턴스를 프로세싱하는데 하나의 파일럿 프로세서 (411) 가 이용될 수도 있으며, 따라서, 전파 경로에 대한 N 개 안테나에서 수신된 N 개의 신호 인스턴스에 대해 N 개의 파일럿 프로세서가 이용될 수도 있다. 그러나, 각각의 파일럿 프로세서 (411) 가 그에 할당된 신호 인스턴스의 타이밍을 개별적으로 트래킹하는 루프 필터 또는 타이밍 생성기를 포함하지는 않는다. 대신에, (1) 최선 신호 인스턴스의 타이밍, (2) N 개 신호 인스턴스 모두의 평균 타이밍, (3) N 개 신호 인스턴스의 서브세트 (subset) 의 평균 타이밍, 또는 (4) 몇 가지 다른 타이밍을 트래킹하는데 하나의 루프 필터 (430) 및 하나의 타이밍 생성기 (432) 가 이용된다. 그 후, 타이밍 생성기 (432) 는 N 개의 파일럿 프로세서 (411) 모두에 대한 보간기로 타이밍 제어를 제공하고 N 개의 샘플 버퍼 (118) 모두에 대한 어드레스를 제공한다.
도 5a 는 DLL 용 1 차 루프 필터 (430a) 의 일실시형태의 블록도이다. 루프 필터 (430a) 는 도 4a 의 루프 필터 (430) 로 이용될 수도 있으며, 레지스터 (512) 및 가산기 (514) 로 구현된 단일 누산기 (single accumulator) 를 포함한다. (가산기 (426) 로부터의 에러 메트릭 (EM) 인) 루프 필터 입력은 우선, 승산기 (516) 에 의해 스케일링 팩터 (c1) 로 스케일링된 다음, 스케일링된 값이 누산기에 의해 누산된다. 누산기로부터의 출력은 타이밍 생성기 (432a) 에 제공되는 루프 출력 (LFout) 을 포함한다. 루프 출력은 ADC 와 최적 샘플링 타임 인스턴스간의 미소-단위 타이밍 차이 (tdiff) 를 나타내고, 임의 갯수의 해상도 비트를 가질 수도 있다. 일실시형태에 있어서, 루프 출력은 타이밍 생성기 (432a) 내에서 양자화기 (532) 에 의해 칩 ×8 시간 해상도로 양자화되어 (거대-단위 타임 오프셋 (tadj) 을 나타내는) 보간기 (420) 용 타이밍 제어를 제공한다.
도 5b 는 지연 로크 루프용 2 차 루프 필터 (430b) 의 일실시형태의 블록도이다. 또한, 루프 필터 (430b) 가 도 4a 의 루프 필터 (430) 로 이용될 수도 있지만, 2 개의 누산기를 포함한다. 제 1 누산기는 레지스터 (512a) 및 가산기 (514a) 로 구현되고, 제 2 누산기는 레지스터 (512b) 및 가산기 (514b) 로 구현된다. 루프 필터 입력은 승산기 (516a) 에 의해 스케일링 팩터 (c1) 로 스케일링되고, 승산기 (516b) 에 의해 스케일링 팩터 (c0) 로도 스케일링된다. 승산기 (516a) 로부터의 스케일링 값은 제 1 누산기에 의해 누산된다. 제 1 누산기로부터의 출력과 승산기 (516b) 로부터의 스케일링 값은 가산기 (518) 에 의해 가산 되고, 가산값은 제 2 누산기에 의해 추가적으로 누산된다. 제 2 누산기로부터의 출력은 타이밍 생성기 (432b) 에 제공될 루프 출력 (LFout) 을 포함한다. 제 1 및 제 2 누산기는 각각 임의 갯수의 해상도 비트를 가질 수도 있다.
일반적으로, 각각의 루프 필터는 에러 메트릭 (EM) 에 의해 추정된 순시 타이밍 에러를 누산하는 "루프 누산기" 를 포함하는 것으로 볼 수도 있다. 1 차 루프 필터 (430a) 의 경우, 루프 누산기는 단일의 누산기를 포함한다. 그리고, 2 차 루프 필터 (430b) 의 경우, 루프 누산기는 제 1 및 제 2 누산기를 포함한다.
(도 4a 에 나타낸 바와 같은) 조기-후기 판별기 및, 1 차 또는 2 차 루프 필터를 갖는 지연 로크 루프의 성능이 당업계의 다양한 참조 문헌에 개시되어 있다. 이러한 참조 문헌 중의 하나가, 본원에서 참조하고 있는, A.J. Viterbi 의 "Principles of Spread Spectrum Multiple Access Communications," 2nd Ed., McGraw Hill, 1977 이고 참조에 의해 여기에 포함된다.
다이버시티 DLL
상술한 바와 같이, 수신 다이버시티가 이용될 경우, 각각의 전파 경로에 대한 N개 안테나상에 N개의 신호 인스턴스가 수신된다. 수신 안테나가 서로 근접하게 위치하면, 이들 신호 인스턴스는 시간적으로 근접하게 정렬된다. 그러나, 소정 전파 경로에 대해, 각각의 수신 안테나는 상이한 페이딩 및 다중 경로 효과와 연관될 수도 있다. 따라서, 이들 N 개 신호 인스턴스는 상이한 (넓은 범위가 될 수 있는) 진폭 및 위상과 연관될 수도 있다.
여기에서는, 수신 다이버시티가 이용될 경우, 각각의 전파 경로에 대해 "적절한" 샘플링 타이밍을 유도하는 다양한 방식을 제공한다. 이하, 이들 방식들 중 몇 가지를 하기에 설명한다.
제 1 다이버시티 DLL 방식으로, 각각의 전파 경로에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 전파 경로에 대한 "최선" 신호 인스턴스의 타이밍을 트래킹하도록 동작한다. 각각의 전파 경로에 대해, 나머지 신호 인스턴스에 대한 샘플링 타이밍은 최선 신호 인스턴스의 샘플링 타이밍에 "슬레이브 (slave)" 된다. 최선 신호 인스턴스는 최선 신호 품질 (즉, 최고 SINR) 또는 가장 강한 신호 강도를 가진 신호 인스턴스로서 정의될 수도 있다. 특정한 신호 인스턴스의 SINR 은, 역확산 I & D 소자 (422c) 로부터의 파일럿 샘플 또는 파일럿 필터 (436) 로부터의 필터링된 파일럿에 기초하여 추정될 수도 있는 파일럿의 SINR 에 기초하여 추정될 수도 있다.
제 1 DLL 방식은 도 4a 에 나타낸 파일럿 프로세서 설계를 이용하여 구현될 수도 있고, 따라서, 각각의 파일럿 프로세서 (410) 에는 하나의 루프 필터 (430) 가 포함된다. 각각의 루프 필터는 우선, 할당된 신호 인스턴스에 대해 유도된 에러 메트릭 (EM) 에 기초하여 업데이트된다. 그 후, 더욱 상세히 후술하는 바와 같이, 최선 신호 인스턴스에 대한 루프 필터값이 다른 신호 인스턴스에 대한 루프 필터에 제공된다.
도 6a 는 최선 신호 인스턴스의 타이밍에 기초하여 소정 전파 경로에 대한 샘플링 타이밍을 유도하는 프로세스 (600) 의 일실시형태의 흐름도이다. 이러 한 실시형태의 경우, 프로세싱 중인 전파 경로에 대한 N 개의 신호 인스턴스 각각에 하나의 루프 필터가 할당된다 (단계 612). 처음에 각각의 루프 필터는 수신 다이버시티가 이용되지 않는 것처럼 동작하므로, 도 4a 에 대해 상술한 바와 같이, 할당된 신호 인스턴스에 대한 조기/후기 파일럿 에너지로부터 유도된 에러 메트릭 (EM) 에 기초하여 루프 누산기를 업데이트한다 (단계 614). 또한, (예를 들어, 파일럿 샘플 또는 필터링된 파일럿에 기초하여) 각 신호 인스턴스의 SINR이 추정된다 (단계 616).
개별적인 ADC 샘플 시퀀스로부터 유도된 각각의 에러 메트릭에 기초하여 N개의 루프 필터가 업데이트된 후, N 개 신호 인스턴스 모두의 SINR 을 (예를 들어, 제어기 (440) 에 의해) 비교한다 (단계 618). 그 후, 최선 SINR 을 가진 신호 인스턴스가 최선 신호 인스턴스로 식별되고, 이러한 신호 인스턴스에 대한 루프 필터값이 검색된다 (단계 620). 루프 필터값은 도 4a 에서 LFout 으로 표시되며, 루프 누산기를 구현하는데 이용되는 레지스터(들) (512) 에 대한 값(들)을 포함한다. 그 후, (도 4a 에서 LFoutx 로 표시된) 최선 신호 인스턴스에 대한 루프 필터값은 다른 (N-1)개 신호 인스턴스에 대한 루프 필터로 제공되어 이들 루프 필터의 레지스터(들) (512) 에 로딩된다 (단계 622). 이 프로세스는 신규의 에러 메트릭이 유도될 때마다 반복될 수도 있으며, 도 2 에 나타낸 파일럿 구조의 경우, 매 하프-슬롯마다가 될 수도 있다.
또한, 제 1 DLL 방식이 도 4b 에 나타낸 파일럿 프로세서 설계를 이용하여 구현됨으로써, N 개의 파일럿 프로세서 (411) 에 대해 하나의 루프 필터 (430) 가 제공될 수도 있다. 그 후, 루프 필터는 최선 신호 인스턴스에 대해 유도된 에러 메트릭 (EM) 에 기초하여 업데이트된다.
도 5c 는 소정 다중 경로에 대한 최선 신호 인스턴스의 타이밍을 트래킹하는데 이용될 수도 있는 1 차 루프 필터 (430x) 의 일실시형태의 블록도이다. 루프 필터 (430x) 는 도 4b 에서의 루프 필터 (430) 로 이용될 수도 있으며, 레지스터 (512) 및 가산기 (514) 로 구현된 단일의 누산기를 포함한다. 전파 경로에 대한 N 개의 신호 인스턴스에 할당된 N 개의 파일럿 프로세서 (411) 로부터의 에러 메트릭 (EM1 내지 EMn) 이 멀티플렉서 (520) 에 제공된다. 각각의 에러 메트릭 (EMi) 은 할당된 신호 인스턴스에 대한 각각의 ADC 샘플 시퀀스에 기초하여 개별적인 파일럿 프로세서 (411) 에 의해 유도된다. 또한, 멀티플렉서 (520) 는 최선 신호 인스턴스를 나타내는 제어 신호 (Select) 를 수신하고, 최선 신호 인스턴스에 대한 에러 메트릭 (EMx) 을 선택하고, 선택된 에러 메트릭 (EMx) 을 승산기 (516) 에 제공한다. 상술한 바와 같이, 레지스터 (512), 가산기 (514), 및 승산기 (516) 가 1 차 루프 필터를 구현한다.
도 6b 는 최선 신호 인스턴스의 타이밍에 기초하여 소정 전파 경로에 대한 샘플링 타이밍을 유도하는 프로세스 (630) 의 다른 실시형태의 흐름도이다. 이러한 실시형태의 경우, 도 4b 및 도 5c 에 나타낸 설계를 이용함으로써, 프로세싱 중인 전파 경로의 N 개 신호 인스턴스 모두에 대해 하나의 루프 필터를 보유할 수도 있다.
각각의 루프 업데이트 주기 (예를 들어, 각각의 하프-슬롯) 동안, 각각의 신 호 인스턴스에 대한 파일럿 프로세서는, 상술한 방식으로, 할당된 신호 인스턴스에 대한 조기/후기 파일럿 에너지로부터 에러 메트릭 (EMi) 을 유도한다 (단계 632). 또한 각 신호 인스턴스의 SINR 도 추정된다 (단계 634). 그 후, N개 신호 인스턴스 모두의 SINR 을 (예를 들어, 제어기 (440) 에 의해) 비교한다 (단계 636). 그 후, 최선 SINR 을 가진 신호 인스턴스가 최선 신호 인스턴스로서 식별되고, 이러한 신호 인스턴스에 대한 에러 메트릭 (EMx) 이 선택된다 (단계 638). 그 후, 최선 신호 인스턴스에 대해 선택된 에러 메트릭 (EMx) 은 루프 필터에 제공되어 루프 누산기를 업데이트하는데 이용된다 (단계 640). 이 프로세스가 각각의 루프 업데이트 주기 동안 반복될 수도 있다.
제 1 DLL 방식의 경우, 최선 신호 인스턴스에 대한 타이밍이 나머지 신호 인스턴스에 대해 이용된다. 이러한 방식은, 신호들이 한 안테나에서는 보강적으로 (constructively) 가산되고 다른 안테나에서는 상쇄적으로 (destructively) 가산되는 다중 경로 환경의 경우가 될 수도 있는, 소정 전파 경로에 대한 N개 신호 인스턴스의 SINR 에서 큰 디스패리티 (disparity) 가 존재하는 경우라면, 향상된 성능을 제공할 수도 있다. N개의 안테나상에서 수신된 신호 인스턴스 각각은 개별적으로 페이딩하기 때문에, 최선 신호 인스턴스의 타이밍은 유지되어 보다 양호한 임의의 신규의 신호 인스턴스에 대해 이용된다.
제 2 다이버시티 DLL 방식에서는, 각각의 전파 경로에 대해 하나의 DLL 이 보유되고 각각의 DLL 은 할당된 전파 경로에 대한 한 세트의 신호 인스턴스의 평균 타이밍을 트래킹하도록 동작한다. 이러한 세트는 할당된 전파 경로에 대한 N 개 신호 인스턴스 모두 또는 N 개 신호 인스턴스의 서브세트를 포함할 수도 있다. 제 2 DLL 방식은 도 4b 에 나타낸 DSP (120b) 를 이용하여 구현됨으로써, 소정 전파 경로의 N 개 신호 인스턴스 모두에 대해 하나의 루프 필터가 보유되고, 루프 필터는 선택된 신호 인스턴스에 대해 유도된 에러 메트릭에 기초하여 업데이트될 수도 있다. 제 2 DLL 방식은, 최선 신호 인스턴스만이 아닌 복수개 신호 인스턴스로부터의 에러 메트릭을 이용함으로써 향상된 샘플링 타이밍을 제공할 수도 있다.
도 5d 는 소정 다중 경로에 대한 한 세트의 선택된 신호 인스턴스의 평균 타이밍을 트래킹하는데 이용될 수도 있는 1 차 루프 필터 (430y) 의 일실시형태의 블록도이다. 루프 필터 (430y) 는 도 4b에서의 루프 필터 (430) 로 이용될 수도 있고, 레지스터 (512) 및 가산기 (514) 로 구현된 단일의 누산기를 포함한다. 이러한 전파 경로에 대한 N 개의 신호 인스턴스에 할당된 N 개의 파일럿 프로세서 (411) 로부터의 에러 메트릭 (EM1 내지 EMn) 이 루프 필터 (430y) 내의 N 개 승산기 (522a 내지 522n) 에 제공된다. 할당된 신호 인스턴스에 대한 개별적인 ADC 샘플 시퀀스에 기초하여 각각의 파일럿 프로세서 (411) 에 의해 각각의 에러 메트릭 (EMi) 이 유도된다.
각각의 승산기 (522) 는 수신된 에러 메트릭 (EMi) 을 개별적인 가중치 (wi) 로 스케일링하고 스케일링된 에러 메트릭을 가산기 (524) 에 제공한다. 그 후, 가산기 (524) 는 N 개의 신호 인스턴스 모두에 대해 스케일링된 에러 메트릭을 가 산하여 복합 에러 메트릭 (EMt) 을 승산기 (516) 에 제공한다. 상술한 바와 같이, 레지스터 (512), 가산기 (514) 및 승산기 (516) 가 1 차 루프 필터를 구현한다.
N 개의 신호 인스턴스 모두에 대한 N 개의 에러 메트릭을 가중하여 복합 에러 메트릭 (EMt) 을 유도하는데, 다양한 방식이 이용될 수도 있다. 제 1 가중 방식에 있어서, 신호 인스턴스의 신호 품질만큼 N 개의 에러 메트릭을 가중한다 (즉, i-번째 신호 인스턴스에 대해 wi ∝ SINRi이고, 여기서 i ∈ {1, ..., N}). 그 후, 복합 에러 메트릭은 다음과 같이 표현될 수 있다.
Figure 112008081301702-PAT00001
이러한 가중 방식은 지연 로크 루프로 하여금 보다 양호한 신호 인스턴스들의 타이밍을 더 많이 트래킹하게 한다.
제 2 가중 방식에 있어서, N 개 신호 인스턴스에 대한 에러 메트릭이 다음과 같이 선형적으로 조합된다 (즉, 모든 신호 인스턴스에 대해 동일한 가중치, 또는 wi = 1.0).
Figure 112008081301702-PAT00002
제 2 가중 방식은, N 개 신호 인스턴스의 SINR 이 특정 범위내인 것과 같은, 일정 한 동작 상황에서 향상된 성능을 제공할 수도 있다.
모든 가중 방식의 경우, 불량 SINR 을 가진 신호 인스턴스는 모두 에러 메트릭 조합으로부터 제외될 수도 있다. 각 신호 인스턴스의 SINR 을 임계 SINR 에 대해 비교하고 그 SINR 이 임계 SINR 미만이면 그 신호 인스턴스에 대한 가중치 및/또는 에러 메트릭을 제로 (예를 들어, w = 0.0) 로 설정함으로써, 이것이 실현될 수도 있다.
도 6c 는 선택된 신호 인스턴스의 평균 타이밍에 기초하여 소정 전파 경로에 대한 샘플링 타이밍을 유도하는 프로세스 (650) 의 일실시형태의 흐름도이다. 이러한 실시형태의 경우, 도 4b 및 도 5c 에 나타낸 설계가 이용됨으로써, 프로세싱 중인 전파 경로의 N개 신호 인스턴스 모두에 대해 하나의 루프 필터가 보유될 수도 있다.
각각의 루프 업데이트 주기 (예를 들어, 각각의 하프-슬롯) 동안, 각각의 신호 인스턴스에 대한 파일럿 프로세서는, 상술한 방식으로, 할당된 신호 인스턴스에 대한 조기/후기 파일럿 에너지로부터 에러 메트릭 (EMi) 을 유도한다 (단계 652). 또한, 각 신호 인스턴스의 SINR 이 추정되어 신호 인스턴스에 대한 가중치를 유도하는데 이용될 수도 있다 (단계 654). 선택된 신호 인스턴스에 대한 에러 메트릭은 그들 각각의 가중치만큼 가중되고 (단계 656), 현재의 루프 업데이트 주기 동안, 가중된 에러 메트릭이 조합되어 복합 에러 메트릭 (EMt) 을 유도한다 (단계 658). 그 후, 복합 에러 메트릭 (EMt) 은 루프 필터에 제공되어 루프 누산기를 업데이트하는데 이용된다 (단계 660). 이 프로세스가 각각의 루프 업데이트 주 기 동안 반복될 수도 있다.
제 3 다이버시티 DLL 방식에 있어서, 프로세싱 중인 각각의 신호 인스턴스에 대해 하나의 DLL 이 보유되고, 각각의 DLL 은 할당된 신호 인스턴스의 개별적인 타이밍을 트래킹하도록 동작한다. 각각의 신호 인스턴스에 대해 하나의 루프 필터를 동작시킴으로써 이것이 실현될 수 있는데, 각각의 루프 필터는 독립적으로 동작하며 할당된 신호 인스턴스에 대해 유도된 에러 메트릭에만 기초하여 업데이트된다. 이러한 DLL 방식을 도 4a 에 나타낸 파일럿 프로세서 설계를 이용하여 구현함으로써, 각각의 파일럿 프로세서 (410) 에 하나의 루프 필터 (430) 가 포함되고, 할당된 신호 인스턴스의 타이밍을 트래킹하는데 이용될 수도 있다. 그러나, 제 1 DLL 방식에 대한 경우에서와 같이, 각 루프 필터내의 레지스터(들)이 또 다른 루프 필터로부터의 루프 필터값이 로딩되지는 않는다.
제 3 방식은, 소정 전파 경로에 대한 N 개 신호 인스턴스의 타이밍에서 보다 큰 차이가 존재하는 경우와 같은, 일정한 동작 상황에서 향상된 성능을 제공할 수도 있다. 이러한 경우에서, 최선 신호 인스턴스의 타이밍을 트래킹하거나 N 개 신호 인스턴스 모두의 평균 타이밍을 트래킹하는 대신에, 각 신호 인스턴스의 개별적인 타이밍을 트래킹하는 것은 향상된 성능을 제공할 수도 있다.
제 4 다이버시티 DLL 방식에 있어서, 다수의 상이한 루프 모드가 지원된다. 각각의 루프 모드는 상술한 각각의 DLL 방식에 대응할 수도 있다 (예를 들어, 제 1 및 제 2 루프 모드는 제 1 및 제 2 DLL 방식에 대응할 수도 있다). 소정 전파 경로에 대한 N 개 신호 인스턴스의 타이밍을 트래킹하는데 이용되는 특정한 루프 모드는 이들 신호 인스턴스의 SINR 에 의존할 수도 있다. 예를 들어, 최선 신호 인스턴스의 SINR 이 다른 신호 인스턴스 모두의 SINR 을 특정량 (예를 들어, 4 dB) 만큼 초과하면, 최선 신호 인스턴스의 타이밍이 모든 신호 인스턴스에 대해 이용될 수도 있다 (즉, 제 1 DLL 방식). 그리고, 상기 조건이 만족되지 않고, 이들 신호 인스턴스에 대한 SINR 이 특정한 윈도우 (예를 들어, 6 dB) 내에 있다면, 전파 경로에 대한 N 개 신호 인스턴스 모두 (또는 선택된 신호 인스턴스) 에 대한 평균 타이밍이 이용될 수도 있다.
또한, 수신 다이버시티를 위해 다른 DLL 방식이 이용될 수도 있으며, 이는 본 발명의 범위내이다.
높은 SINR 을 가진 신호에 대한 DLL
몇 가지 통신 시스템은 패킷 데이터 및/또는 다른 서비스용의 고속 데이터를 지원하도록 설계된다. 이러한 통신 시스템의 하나가, 포워드 링크상에서 38.4 Kbps 내지 2.4576 Mbps의 범위에 있는 데이터 속도를 지원하는 IS-856 시스템이다. 점점 증가하는 데이터 속도는 그에 따른 목표 패킷 에러 레이트 (PER) 를 실현하기 위해 대응하는 더 높은 SINR 을 요한다.
IS-856 시스템과 같이 높은 SINR 에서 동작하도록 설계된 시스템의 경우, 샘플 타이밍의 에러 또는 지터가 신호 SINR 에 현저한 열화를 초래할 수도 있으며, 그 후, 이는 복조 및 디코딩 성능을 열화시킬 수도 있다. 루프 필터에 의해 결정된 바와 같은, ADC 와 최적 샘플링 타임 인스턴스간의 미소-단위 타이밍 차이 (tdiff) 가 리샘플링에 이용될 타임 오프셋 (tadj) 를 얻기 위해 이후에 거대 (예를 들어, 칩 ×8) 시간 해상도로 양자화되면, 타이밍 에러 또는 지터가 악화될 수 있다. 실제로, 리샘플링 타이밍의 양자화가 DLL 지터의 주된 원인들 중의 하나이며 그에 따라 성능 열화가 발생한다는 것을 알 수 있다.
다시 도 3 을 참조하면, 최적 샘플링 타임 인스턴스가, 도 3 에 나타낸 일례에서는 칩 ×8 클록에 기초하여 유도될 수도 있는 가능한 이산 리샘플링 타임 인스턴스들 사이에 있을 수도 있다. 이러한 경우에서, 최적 샘플링 타임 인스턴스에 가장 근접한 칩 ×8 타임 인스턴스에서 리샘플링이 수행된다.
특정한 지연 로크 루프용 루프 필터가 조기/후기 판별자로부터의 에러 메트릭에 의해서만 유도된다면, 루프 필터는 하나 이상의 칩 ×8 주기를 정상 상태로 디더링 (dithering) 할 수도 있다. 수신 신호의 SINR 이 높을 경우, 보간된 샘플로부터 유도된 복조 심볼의 SINR (즉, 복조 SINR) 은 디더링에 의해 야기된 샘플링 타이밍의 지터에 민감하다. 특히, 샘플링 타이밍에서의 지터는 복조 SINR 에서의 편차 (variance) 를 증가시키며, 그로 인해, 평균 SINR 과 2% 최악 SINR 사이의 차이가 더 커지게 된다. 보다 높은 데이터 속도에서, 열화된 복조 SINR 은 보다 높은 패킷 에러 레이트를 초래할 수도 있다. 그 후, (1) 에러 패킷의 재송신 및 (2) 속도 제어를 위한 백-오프 (back-off) 의 증가로 인해, 시스템 스루풋 (throughput) 이 열화될 수도 있다. 따라서, 높은 신호 SINR 에서 샘플링 타이밍 지터가 감소되면, 향상된 성능을 실현할 수도 있다.
일실시형태에 있어서, 지연 로크 루프는 정상 모드 (normal mode) 및 향상 모드 (enhanced mode) 를 포함하는 복수개 동작 모드를 지원하도록 설계될 수도 있다. 수신 다이버시티가 이용되고, 예를 들어, N 개 신호 인스턴스 중 임의의 하나의 SINR 이 특정 임계값 (예를 들어, 6 dB) 을 초과하면, 향상 모드로 진입할 수도 있다. 향상 모드에 있어서, 다양한 기술을 이용하여 루프 필터의 지터를 모니터링하고 신호 인스턴스에 대해 보다 양호한 SINR 이 초래될 때에만 샘플링 타이밍을 조절할 수도 있다.
DLL 을 향상 모드에서 동작시킬 것인지의 여부를 결정하는데 이용되는 정책 (policy) 을 일반화할 수 있다. 예를 들어, SINR 이 제 1 임계값 (Trise) 을 초과하면, DLL 이 정상 모드로부터 향상 모드로 전이할 수도 있다. 향상 모드에 있는 동안, SINR 이 (일반적으로 더 낮은) 제 2 임계값 (Tfall) 미만으로 떨어지면 (즉, Tfall < Trise), DLL 은 정상 모드로 다시 전이하고, 그렇지 않으면, 향상 모드에 남는다. 이러한 방식으로는, DLL 동작 모드간의 전이가 SINR 히스테리시스 (hysterisis) 에 의해 지배되며, 이로써, 모드간의 빈번한 토글링 (toggling) 이 방지된다. DLL 에 2 이상의 동작 모드가 이용되는 경우에도, 히스테리시스는 마찬가지로 적용될 수 있다.
도 4c 는 높은 SINR 을 갖는 수신 신호에 대한 샘플링 타이밍 지터를 감소시키는데 이용될 수도 있는 DSP (120c) 의 일실시형태의 블록도이다. DSP (120c) 는 지연 로크 루프에 대한 향상 모드의 일실시형태를 구현하는데 이용될 수도 있 다. 이 실시형태에서는, 높은 SNR 을 실현하는 신호 인스턴스에 2 개의 "슬레이브" 파일럿 프로세서 (412a 및 412b) 가 할당된다. 또한, 이들 슬레이브 파일럿 프로세서는 신호 인스턴스를 프로세싱하도록 할당된 "마스터" 파일럿 프로세서 (413) 와 함께 이용된다. 마스터 핑거 프로세서는, DSP (120c) 의 특정한 설계에 따라, 파일럿 프로세서 (410 또는 411) 로 구현될 수도 있다.
슬레이브 파일럿 프로세서 (412a 및 412b) 는 마스터 파일럿 프로세서와 관련된 타임 오프셋과 상이한 2 개의 타임 오프셋에서의 파일럿 SINR 을 결정하기 위해, ADC 샘플을 프로세싱하는데 이용된다. 일실시형태에 있어서, 슬레이브 파일럿 프로세서 (412a 및 412b) 에는 각각 +1 칩 ×8 주기와 -1 칩 ×8 주기의 오프셋이 할당된다. 각각의 슬레이브 파일럿 프로세서 (412) 는 신호 인스턴스에 대한 각각의 "변경 (modified)" 타임 오프셋 (tadj ,s) 을 수신하는데, 이는, 마스터 파일럿 프로세서에 의해 신호 인스턴스에 대해 유도된 "공칭 (nominal)" 타임 오프셋 (tadj) 에 하나의 칩 ×8 유닛을 가산하거나 그로부터 하나의 칩 ×8 유닛을 감산함으로써 얻어질 수도 있다. 따라서, 슬레이브 파일럿 프로세서 (412a 및 412b) 에 제공된 변경 타임 오프셋은 각각 tadj , s1 = tadj - 1 및 tadj , s2 = tadj + 1 로 유도될 수 있다.
각각의 슬레이브 파일럿 프로세서 (412) 내에서, 보간기 (420) 는 변경 타임 오프셋 (tadj ,s) 에 기초하여 ADC 샘플을 리샘플링한다. 그 후, 역확산 I & D 소자 (422) 는 (1) 보간된 샘플을 PN 시퀀스로 역확산하고 (동일한 PN 시퀀스가 소정 의 신호 인스턴스를 프로세싱하도록 할당된 마스터 및 슬레이브 파일럿 프로세서에 제공된다), (2) 각각의 파일럿 버스트에 걸쳐 역확산 샘플을 누산하고, (3) 변경 타임 오프셋에서, 보간된 샘플에 기초하여, 파일럿 버스트에 대한 파일럿 샘플을 제공한다. 그 후, 역확산 I & D 소자 (422) 로부터의 파일럿 샘플은 파일럿 필터 (436) 에 의해 필터링되어 변경 타임 오프셋에 대한 필터링된 파일럿에 제공된다. 슬레이브 파일럿 프로세서 (412a 및 414b) 로부터의 필터링된 파일럿은 제어기 (440) 에 제공되고, 추가적으로 프로세싱되어 tadj , s1 및 tadj , s2 의 변경 타임 오프셋에 대한 파일럿 SINR 의 추정치를 제공할 수도 있다. 따라서, 슬레이브 파일럿 프로세서 (412a 및 412b) 는 마스터 파일럿 프로세서에 의해 결정된 타임 오프셋 (tadj) 으로부터의 ±1 칩 ×8 유닛에서 파일럿 SINR 을 결정하는데 이용된다.
도 6d 는 수신 신호 인스턴스에 대해 감소된 지터를 갖는 샘플링 타이밍을 유도하는 프로세스 (670) 의 특정 일실시형태의 흐름도이다. 우선, 신호 인스턴스에 대한 파일럿 SINR 이 특정한 임계값을 초과하는지 여부를 결정한다 (단계 672). 그 결과가 아니오이면, 프로세스는 단계 672 로 복귀한다. 그렇지않고, 파일럿 SINR 이 임계값보다 크면, 지연 로크 루프는 향상 모드로 진입하고 2 개의 슬레이브 파일럿 프로세서가 신호 인스턴스에 할당된다 (단계 674). 그 후, 이들 슬레이브 파일럿 프로세서에 대한 변경 타임 오프셋이 결정되고, 또한, 슬레이브 파일럿 프로세서의 파일럿 SINR 이 초기화된다 (단계 676). 측정 잡음으로 인해 슬레이브 파일럿 프로세서의 파일럿 SINR 이 마스터 파일럿 프로세서 의 파일럿 SINR 보다 일시적으로 커지고, 이로 인해, DLL 지터가 초래될 수도 있으므로, 슬레이브 파일럿 프로세서의 파일럿 SINR 은 마스터 파일럿 프로세서의 파일럿 SINR 에서 특정량을 감소한 것으로 설정될 수 있다.
마스터 파일럿 프로세서의 루프 필터는 각각의 루프 업데이트 주기 동안 (예를 들어, 매 하프-슬롯마다) 마스터 파일럿 프로세서의 조기/후기 판별자에 의해 유도된 에러 메트릭에 기초하여 업데이트된다 (단계 682). 지터를 위해 루프 필터의 출력을 모니터링한다. 루프 필터 출력이 현재 타임 오프셋 (tadj) 의 보유를 내포하면 (단계 684), 추가적인 프로세싱은 불필요하며 프로세스는 단계 682 로 복귀한다. 그렇지 않고, 루프 필터 출력이 이전 값으로부터 +1 또는 -1 칩 ×8 유닛 벗어난 신규의 값으로의 타임 오프셋 (tadj) 변경을 내포하면 (단계 684), 신규의 타임 오프셋에 대응하는 슬레이브 파일럿 프로세서가 식별된다 (단계 686). 그 후, 마스터 파일럿 프로세서의 파일럿 SINR 을, 신규의 타임 오프셋이 이미 할당되어 있는, 식별된 슬레이브 파일럿 프로세서의 파일럿 SINR 과 비교한다 (단계 688).
식별된 슬레이브 파일럿 프로세서의 파일럿 SINR 이 마스터 파일럿 프로세서의 파일럿 SINR 보다 양호하다고 간주되면 (단계 692), 신호 인스턴스의 샘플링 타이밍은 정상 모드에서 업데이트될 수 있다. 일실시형태에 있어서, 식별된 슬레이브 파일럿 프로세서의 파일럿 SINR 이 특정한 델타량 (예를 들어, y dB) 만큼 마스터 파일럿 프로세서의 파일럿 SINR 보다 크면, 신규의 타임 오프셋이 보다 양호 하다고 간주된다. 이러한 델타량은, "보다 양호한" 타임 오프셋이 2 개의 오프셋 값 사이에서 계속적으로 토글링하지 않도록 히스테리시스를 제공하여 측정 잡음에 약간의 내성 레벨 (some level of immunity) 을 제공하는데 이용된다. 그 후, 신규의 공칭 타임 오프셋에 기초하여, 슬레이브 파일럿 프로세서에 대한 신규의 변경 타임 오프셋이 결정된다 (단계 694). 또한, 슬레이브 파일럿 프로세서의 파일럿 SINR 은 이들의 할당치를 반영하도록 신규의 변경 타임 오프셋으로 초기화된다.
그렇지않고, 신규의 타임 오프셋이 양호하지 않다고 간주되면 (예를 들어, 파일럿 SINR 에서 필요량의 향상을 제공하지 않으면) (단계 692), 신호 인스턴스에 대한 샘플링 타이밍은 업데이트되도록 허용되지 않는다. 이전의 루프 필터값이 유지되고 (예를 들어, 루프 필터로의 이전 업데이트를 반전함으로써) 타임 오프셋 (tadj) 은 변경되지 않는다 (단계 696). 그 후, 프로세스는, 후속의 루프 업데이트 주기에서 루프 필터가 업데이트되는 단계 682 로 복귀한다.
도 6d 에서, 파일럿 SINR 이 임계값을 초과하면, DLL 이 향상 모드로 진입한다. 다른 실시형태에 있어서, DLL 이 몇 가지 다른 기준 (예를 들어, 데이터 송신에 보다 높은 데이터 레이트가 이용된다면) 에 기초하여 향상 모드에서 동작하게 된다. 또한, DLL 은 타이밍 획득 동안 정상 모드에서 동작된 후 트래킹 동안에 향상 모드로 스위칭될 수도 있다.
수신 다이버시티의 이용 여부에 따라, 상술한 향상 모드가 이용될 수도 있 다. 수신 다이버시티가 이용되면, 향상 모드로의 진입 여부를 결정하는데 전파 경로의 SINR (경로 SINR) 이 이용될 수도 있다. 경로 SINR 은 전파 경로에 대한 N 개의 신호 인스턴스에 할당된 N 개 파일럿 프로세서 모두의 조합된 출력의 SINR 을 언급한다. 다른 방법으로, 또한, 최선 신호 인스턴스의 SINR 을 향상 모드로의 진입 여부를 결정하는데 이용될 수도 있다.
상기 설명에서는, DLL 용 특정 설계를 이용함으로써, 각 수신 신호가 임의의 타이밍 위상을 갖는 샘플링 클록에 기초하여 (즉, 최적 샘플링 타임에 대해) 샘플링된다. 그 후, 리샘플링을 수행하여, 프로세싱 중인 신호 인스턴스에 대해 지연 로크 루프에 의해 결정된 "최적" 샘플링 타임 인스턴스에서 보간된 샘플을 획득한다.
다른 DLL 설계에서, 샘플링 클록의 위상은 수신 신호의 선택된 신호 인스턴스 (예를 들어, 가장 강한 신호 인스턴스) 에 대해 지연 로크 루프에 의해 조정된다. 이러한 DLL 설계의 경우, 선택된 신호 인스턴스는 최적 샘플링 타임에서 또는 최적 샘플링 타임 부근에서 샘플링되며, 이러한 신호 인스턴스에 대해 리샘플링은 불필요하다. 이러한 DLL 설계는 선택된 신호 인스턴스에 대한 샘플링 타이밍에서의 지터량을 감소시킬 수 있어, 복조된 데이터의 SINR 을 향상시킬 수 있다. 리샘플링을 수신 신호에서의 다른 신호 인스턴스에 대해서 이용될 수도 있다.
또한, 상술한 다이버시티 DLL 방식 중 임의의 하나는 다른 DLL 설계와 함께 사용될 수도 있다. 예를 들어, N 개의 수신 신호 모두에 대한 샘플링 클록을 N 개 수신 신호에서의 모든 신호 인스턴스들로부터의 최선 신호 인스턴스에 대한 최적 샘플링 타이밍에 기초하여 조정될 수도 있다. 그 후, 최선 신호 인스턴스를 갖는 전파 경로에 대응하는 N 개 신호 인스턴스에 대해서는 리샘플링이 불필요하다. 또한, 샘플링 클록은 최선 신호 인스턴스를 갖는 전파 경로에 대한 N 개 신호 인스턴스의 평균 샘플링 타이밍에 기초하여 조정될 수도 있다 (즉, 제 2 다이버시티 DLL 방식). 또한, 각각의 수신 신호에 대한 샘플링 클록도 그 수신 신호상의 최선 신호 인스턴스에 대한 샘플링 타이밍에 기초하여 개별적으로 조정될 수도 있다 (즉, 제 3 다이버시티 DLL 방식).
여기에서 설명한 지연 로크 루프 및 타이밍 리커버링 기술이 다양한 수단으로 구현될 수도 있다. 예를 들어, 지연 로크 루프는 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 하드웨어 구현의 경우, 하나 이상의 지연 로크 루프를 구현하는데 이용되는 소자들이 하나 이상의 ASIC (application specific integrated circuit), DSP (digital signal processor), DSPD (digital signal processing device), PLD (prorammable logic device), FPGA (field programmable gate array), 프로세서, 컨트롤러, 마이크로컨트롤러, 마이크로프로세서, 여기에서 설명한 기능들을 수행하도록 설계된 다른 전자 유닛, 또는 이들의 조합 내에 구현될 수도 있다. 또한, DSP 는 병렬 또는 TDM (time division-multiplexed) 방식으로 복수개 파일럿 프로세서를 구현하는 능력을 갖도록 설계될 수도 있다.
소프트웨어 구현의 경우, 지연 로크 루프 및/또는 일정한 타이밍 리커버링 기술의 전부 또는 일부가 여기에서 설명한 기능을 수행하는 모듈 (예를 들어, 절차, 함수 등) 로 구현될 수도 있다. 소프트웨어 코드는 메모리 유닛 (예를 들어, 도 1 의 메모리 (122)) 에 저장되어 프로세서 (예를 들어, DSP (120)) 에 의해 실행될 수도 있다. 메모리 유닛은 프로세서 내에 또는 프로세서 외부에 구현될 수 있으며, 이 경우, 메모리는 공지된 바와 같은 다양한 수단을 통해 프로세서에 통신 결합될 수 있다.
또한, 지연 로크 루프는 하드웨어 및 소프트웨어의 조합으로 구현될 수도 있다. 예를 들어, 하드웨어는 에러 메트릭을 유도하고 타이밍 제어를 생성하는데 이용될 수도 있고, 소프트웨어는 루프 필터를 구현하는데 이용될 수도 있다.
여기에서는 어떤 섹션에 위치시키는 것을 돕는 기준으로서 헤딩 (headings) 이 포함된다. 이들 헤딩은 이하에서 설명하는 개념의 범위를 한정하도록 의도되는 것이 아니며, 이들 개념은 명세서 전체의 다른 섹션에 응용될 수도 있다.
개시된 실시형태들의 상기 설명은 당업자가 본 발명을 이용 또는 활용할 수 있도록 하기 위해 제공된다. 당업자는 이들 실시형태들을 다양하게 변형할 수 있으며, 본 발명에서 정의된 일반적인 원리는 본 발명의 정신 또는 범위를 벗어나지 않으면서 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본원에 개시된 실시형태들에 한정되도록 외도되지 않으며, 본원에서 개시된 원리 및 신규한 특징과 일치하는 최광의로 해석되어야 한다.
도 1 은 본 발명의 다양한 태양과 실시형태들을 구현할 수 있는 수신기 유닛의 일실시형태의 블록도이다.
도 2 는 IS-856 에 의해 포워드 링크용으로 정의된 송신 (또는 슬롯) 포맷의 도면이다.
도 3 은 보다 높은 시간 해상도 (time resolution) 를 실현하기 위해 데이터 샘플상에 수행되는 리샘플링 (resampling) 의 일실시형태를 그래프로 나타낸다.
도 4a 는 다수의 파일럿 프로세서를 포함하는 DSP 의 일실시형태에 대한 블록도로, 각각의 파일럿 프로세서는 파일럿 프로세서에 할당된 신호 인스턴스의 타이밍을 트래킹하는 루프 필터를 갖는 블록도이다.
도 4b 는 다수의 파일럿 프로세서 및, 소정 전파 경로의 신호 인스턴스 모두의 타이밍을 트래킹하는 단일 루프 필터를 포함하는 DSP 의 일실시형태의 블록도이다.
도 4c 는 샘플링 타이밍 지터를 감소시키는데 이용되는 하나의 마스터 파일럿 프로세서 및 2개의 슬레이브 파일럿 프로세서를 포함하는 DSP 의 일실시형태의 블록도이다.
도 5a 및 도 5b 는, 각각, 지연 로크 루프용 1 차 루프 필터 및 2 차 루프 필터의 일실시형태의 블록도이다.
도 5c 및 도 5d 는 소정 전파 경로에 대한 복수개 신호 인스턴스의 평균 타이밍을 트래킹하는데 이용될 수도 있는 1 차 루프 필터의 2개 실시형태의 블록도이 다.
도 6a 및 도 6b 는 최선의 신호 인스턴스의 타이밍에 기초하여 소정 전파 경로에 대한 샘플링 타이밍을 유도하는 프로세스의 2개의 실시형태의 흐름도이다.
도 6c 는 신호 인스턴스의 평균 타이밍에 기초하여 소정 전파 경로에 대한 샘플링 타이밍을 유도하는 프로세스의 일실시형태의 흐름도이다.
도 6d 는 수신된 신호 인스턴스에 대해 감소된 지터를 갖는 샘플링 타이밍을 유도하는 프로세스의 일실시형태의 흐름도이다.

Claims (18)

  1. 무선 통신 시스템의 수신기 유닛에서 복수개 안테나에 수신된 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하는 방법으로서,
    상기 복수개 신호 인스턴스 각각에 대한 에러 메트릭을 유도하는 단계;
    업데이트 주기 동안 복합 에러 메트릭을 제공하기 위해, 각각의 상기 업데이트 주기 동안 상기 복수개 신호 인스턴스에 대한 에러 메트릭을 조합하는 단계;
    상기 복합 에러 메트릭에 기초하여, 루프 필터를 업데이트하는 단계;
    상기 루프 필터의 출력에 기초하여, 상기 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하는 단계; 및
    상기 복수개 신호 인스턴스 각각의 신호 품질을 추정하는 단계를 포함하며,
    특정한 임계값을 초과하는 추정된 신호 품질을 갖는 신호 인스턴스에 대한 에러 메트릭이 조합되는, 샘플 타이밍 유도 방법.
  2. 제 1 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭을 개별적인 가중치로 스케일링하는 단계를 더 포함하고,
    상기 복합 에러 메트릭을 제공하기 위해 상기 복수개 신호 인스턴스에 대한 상기 스케일링된 에러 메트릭이 조합되는, 샘플 타이밍 유도 방법.
  3. 제 1 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 가중치는 상기 신호 인스턴스의 추정된 신호 품질에 기초하여 결정되는, 샘플 타이밍 유도 방법.
  4. 제 1 항에 있어서,
    상기 각각의 신호 인스턴스의 신호 품질은 신호-대-잡음-및-간섭비 (SINR) 를 포함하는, 샘플 타이밍 유도 방법.
  5. 제 1 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭은 조기/후기 판별자에 의해 그리고 상기 신호 인스턴스에 대한 데이터 샘플에 기초하여 유도되는, 샘플 타이밍 유도 방법.
  6. 무선 통신 시스템의 수신기 유닛에서 복수개 안테나에 수신된 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하도록 개조된 장치로서,
    상기 복수개 신호 인스턴스 각각에 대한 에러 메트릭을 유도하는 수단;
    업데이트 주기 동안 복합 에러 메트릭을 제공하기 위해, 각각의 상기 업데이트 주기 동안 상기 복수개 신호 인스턴스에 대한 에러 메트릭을 조합하는 수단;
    상기 복합 에러 메트릭에 기초하여, 루프 필터를 업데이트하는 수단;
    상기 루프 필터의 출력에 기초하여, 상기 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하는 수단; 및
    상기 복수개 신호 인스턴스 각각의 신호 품질을 추정하는 수단을 포함하며,
    특정한 임계값을 초과하는 추정된 신호 품질을 갖는 신호 인스턴스에 대한 에러 메트릭이 조합되는, 샘플 타이밍 유도 장치.
  7. 제 6 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭을 개별적인 가중치로 스케일링하는 수단을 더 포함하고,
    상기 복합 에러 메트릭을 제공하기 위해 상기 복수개 신호 인스턴스에 대한 상기 스케일링된 에러 메트릭이 조합되는, 샘플 타이밍 유도 장치.
  8. 제 7 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 가중치는 상기 신호 인스턴스의 추정된 신호 품질에 기초하여 결정되는, 샘플 타이밍 유도 장치.
  9. 제 6 항에 있어서,
    각각의 신호 인스턴스의 상기 신호 품질은 신호-대-잡음-및-간섭비 (SINR) 를 포함하는, 샘플 타이밍 유도 장치.
  10. 제 6 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭은 조기/후기 판별자에 의해 그리고 상기 신호 인스턴스에 대한 데이터 샘플에 기초하여 유도되는, 샘플 타이밍 유도 장치.
  11. 복수개 안테나에서 수신된 복수개 신호 인스턴스 각각에 대해, 상기 신호 인스턴스에 대한 샘플 타이밍 에러를 나타내는 각 신호 인스턴스에 대한 에러 메트릭을 유도하도록 동작하고, 상기 복수개 신호 인스턴스 각각의 신호 품질을 추정하도록 동작하는, 하나 이상의 파일럿 프로세서; 및
    각각의 업데이트 주기 동안, 복합 에러 메트릭을 제공하고 상기 복합 에러 메트릭을 누산하기 위해, 상기 복수개 신호 인스턴스에 대한 상기 에러 메트릭을 조합하도록 동작하는 루프 필터를 구비하며,
    상기 복수개 신호 인스턴스에 대한 샘플 타이밍은 상기 루프 필터의 출력에 기초하여 유도되고,
    상기 루프 필터는 추가적으로, 상기 각각의 신호 인스턴스에 대한 에러 메트릭을 개별적인 가중치로 스케일링하도록 동작하고, 상기 복합 에러 메트릭을 제공하기 위해 상기 복수개 신호 인스턴스에 대한 스케일링된 에러 메트릭을 조합하도록 동작하며,
    특정한 임계값을 초과하는 추정된 신호 품질을 갖는 신호 인스턴스에 대한 에러 메트릭이 조합되는, 디지털 신호 프로세서.
  12. 프로세서에 의해 실행가능한 명령어들을 수록하는 컴퓨터-판독가능 매체로서,
    상기 복수개 신호 인스턴스 각각에 대한 에러 메트릭을 유도하는 명령어;
    업데이트 주기 동안 복합 에러 메트릭을 제공하기 위해, 각각의 상기 업데이트 주기 동안 상기 복수개 신호 인스턴스에 대한 에러 메트릭을 조합하는 명령어;
    상기 복합 에러 메트릭에 기초하여, 루프 필터를 업데이트하는 명령어;
    상기 루프 필터의 출력에 기초하여, 상기 복수개 신호 인스턴스에 대한 샘플 타이밍을 유도하는 명령어;
    상기 복수개 신호 인스턴스 각각의 신호 품질을 추정하는 명령어를 포함하며,
    특정한 임계값을 초과하는 추정된 신호 품질을 갖는 신호 인스턴스에 대한 에러 메트릭이 조합되는, 컴퓨터-판독가능 매체.
  13. 제 12 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭을 개별적인 가중치로 스케일링하는 명령어를 더 포함하고,
    상기 복합 에러 메트릭을 제공하기 위해 상기 복수개 신호 인스턴스에 대한 상기 스케일링된 에러 메트릭이 조합되는, 컴퓨터-판독가능 매체.
  14. 제 12 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭은 조기/후기 판별자에 의해 그리고 상기 신호 인스턴스에 대한 데이터 샘플에 기초하여 유도되는, 컴퓨터-판독가능 매체.
  15. 제 11 항에 있어서,
    상기 루프 필터는, 각각의 신호 인스턴스에 대한 상기 에러 메트릭을 개별적인 가중치로 스케일링하는 승산기를 더 포함하고,
    상기 복합 에러 메트릭을 제공하기 위해, 상기 복수의 신호 인스턴스들에 대한 스케일링된 에러 메트릭들이 조합되는, 디지털 신호 프로세서.
  16. 제 15 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 가중치는 상기 신호 인스턴스의 추정된 신호 품질에 기초하여 결정되는, 디지털 신호 프로세서.
  17. 제 11 항에 있어서,
    각각의 신호 인스턴스의 상기 신호 품질은 신호-대-잡음-및-간섭비 (SINR) 을 포함하는, 디지털 신호 프로세서.
  18. 제 11 항에 있어서,
    각각의 신호 인스턴스에 대한 상기 에러 메트릭은 조기/후기 판별자에 의해 그리고 상기 신호 인스턴스에 대한 데이터 샘플에 기초하여 유도되는, 디지털 신호 프로세서.
KR1020087028853A 2001-01-19 2002-01-17 무선 통신 시스템용 지연 로크 루프 KR100924247B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US26311801P 2001-01-19 2001-01-19
US60/263,118 2001-01-19
US10/044,235 US7010073B2 (en) 2001-01-19 2002-01-11 Delay lock loops for wireless communication systems
US10/044,235 2002-01-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020037009603A Division KR100924244B1 (ko) 2001-01-19 2002-01-17 무선 통신 시스템용 지연 로크 루프

Publications (2)

Publication Number Publication Date
KR20080108367A true KR20080108367A (ko) 2008-12-12
KR100924247B1 KR100924247B1 (ko) 2009-10-30

Family

ID=26721307

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020087028853A KR100924247B1 (ko) 2001-01-19 2002-01-17 무선 통신 시스템용 지연 로크 루프
KR1020037009603A KR100924244B1 (ko) 2001-01-19 2002-01-17 무선 통신 시스템용 지연 로크 루프

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020037009603A KR100924244B1 (ko) 2001-01-19 2002-01-17 무선 통신 시스템용 지연 로크 루프

Country Status (14)

Country Link
US (2) US7010073B2 (ko)
EP (2) EP2071730B1 (ko)
JP (1) JP2004537185A (ko)
KR (2) KR100924247B1 (ko)
CN (1) CN1498460B (ko)
AT (1) ATE433622T1 (ko)
AU (1) AU2002256982C1 (ko)
BR (1) BR0206571A (ko)
CA (3) CA2776873C (ko)
DE (1) DE60232606D1 (ko)
ES (1) ES2328020T3 (ko)
MX (1) MXPA03006460A (ko)
TW (1) TWI249294B (ko)
WO (1) WO2002071647A1 (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2826528B1 (fr) * 2001-06-25 2003-10-31 Agence Spatiale Europeenne Module discriminateur de trajets multiples pour un systeme de navigation
US7106784B2 (en) * 2002-01-25 2006-09-12 Sasken Communication Technologies Limited Universal rake receiver
TW567682B (en) * 2002-03-01 2003-12-21 Benq Corp System and method to adjust searcher threshold parameter of RAKE receiver
US7372892B2 (en) * 2002-04-29 2008-05-13 Interdigital Technology Corporation Simple and robust digital code tracking loop for wireless communication systems
US7808937B2 (en) 2005-04-07 2010-10-05 Rambus, Inc. Variable interference cancellation technology for CDMA systems
US8761321B2 (en) * 2005-04-07 2014-06-24 Iii Holdings 1, Llc Optimal feedback weighting for soft-decision cancellers
US7876810B2 (en) * 2005-04-07 2011-01-25 Rambus Inc. Soft weighted interference cancellation for CDMA systems
DE60231754D1 (de) * 2002-11-15 2009-05-07 Telecom Italia Spa Früh-spät synchronisiereinrichtung mit verringertem zeit-jitter
KR100956819B1 (ko) * 2003-04-29 2010-05-11 엘지전자 주식회사 패킷 데이터 레이트를 결정하는 방법
US7315584B1 (en) * 2003-12-17 2008-01-01 Nortel Networks Limited Coherent receiver
JP2006019886A (ja) * 2004-06-30 2006-01-19 Nec Corp 適応伝送レート制御方法／プログラム／記録媒体、無線バースト信号伝送システム、端末局、基地局
KR100823129B1 (ko) * 2004-08-18 2008-04-21 삼성전자주식회사 이동통신 시스템의 트랙킹 장치 및 방법
KR100689544B1 (ko) 2004-10-23 2007-03-02 삼성전자주식회사 디지털 방송 수신 단말기에서 안테나를 선택하기 위한장치 및 방법
KR100686130B1 (ko) * 2004-12-24 2007-02-23 엘지전자 주식회사 이동형 방송 수신기에서의 트래커
CN101095291B (zh) * 2004-12-28 2011-11-02 Nxp股份有限公司 具有改进分辨率的精细时间跟踪
US7809336B2 (en) * 2005-03-07 2010-10-05 Qualcomm Incorporated Rate selection for a quasi-orthogonal communication system
US7532685B2 (en) * 2005-03-31 2009-05-12 Alcatel-Lucent Usa Inc. Methods of controlling tracker bandwidth in wireless communication systems
US7826516B2 (en) 2005-11-15 2010-11-02 Rambus Inc. Iterative interference canceller for wireless multiple-access systems with multiple receive antennas
TWI266489B (en) * 2005-06-07 2006-11-11 Realtek Semiconductor Corp Apparatus and method for increasing signal estimation accuraccy
KR100768103B1 (ko) * 2005-12-08 2007-10-17 한국전자통신연구원 직접 시퀀스 대역 확산 방식의 무선 피코셀 통신시스템에서의 샘플 타이밍 추적 장치 및 그 방법
US20070248191A1 (en) * 2006-04-25 2007-10-25 Telefonaktiebolaget Lm Ericsson (Publ) Baseband sample selection
US8254514B1 (en) * 2006-12-27 2012-08-28 Marvell International Ltd. Early-late gate timing recovery
EP1983656A1 (en) * 2007-04-19 2008-10-22 MediaTek Inc. Shared filter design for pilot symbol averaging in rake fingers in WCDMA systems
US8213558B2 (en) * 2008-01-24 2012-07-03 Ittiam Systems (P) Ltd. Digital timing correction system, method and apparatus
US9143172B2 (en) * 2009-06-03 2015-09-22 Qualcomm Incorporated Tunable matching circuits for power amplifiers
US8963611B2 (en) * 2009-06-19 2015-02-24 Qualcomm Incorporated Power and impedance measurement circuits for a wireless communication device
US8750810B2 (en) * 2009-07-24 2014-06-10 Qualcomm Incorporated Power amplifier with switched output matching for multi-mode operation
US9559639B2 (en) * 2009-08-19 2017-01-31 Qualcomm Incorporated Protection circuit for power amplifier
US8072272B2 (en) 2009-08-19 2011-12-06 Qualcomm, Incorporated Digital tunable inter-stage matching circuit
EP2375603B1 (en) * 2010-02-05 2018-05-23 Xieon Networks S.à r.l. Clock recovery method and clock recovery arrangement for coherent polarisation multiplex receivers
US9696429B2 (en) * 2010-12-28 2017-07-04 Fedex Corporate Services, Inc. Power management in wireless tracking device operating with restricted power source
US20130142057A1 (en) * 2011-12-01 2013-06-06 Broadcom Corporation Control Channel Acquisition
US8831158B2 (en) * 2012-03-29 2014-09-09 Broadcom Corporation Synchronous mode tracking of multipath signals
US8878577B2 (en) * 2012-09-05 2014-11-04 IQ-Analog Corporation System and method for frequency multiplier jitter correction
RU2663361C2 (ru) * 2013-06-21 2018-08-03 Фраунхофер-Гезелльшафт Цур Фердерунг Дер Ангевандтен Форшунг Е.Ф. Блок управления джиттер-буфером, аудиодекодер, способ и компьютерная программа
US10148322B2 (en) * 2016-04-01 2018-12-04 Intel IP Corporation Demodulator of a wireless communication reader
US11876659B2 (en) 2017-10-27 2024-01-16 Terawave, Llc Communication system using shape-shifted sinusoidal waveforms
US10666481B2 (en) 2017-10-27 2020-05-26 Terawave, Llc High spectral efficiency data communications system using energy-balanced modulation
US10659112B1 (en) 2018-11-05 2020-05-19 XCOM Labs, Inc. User equipment assisted multiple-input multiple-output downlink configuration
US10756860B2 (en) 2018-11-05 2020-08-25 XCOM Labs, Inc. Distributed multiple-input multiple-output downlink configuration
US10812216B2 (en) 2018-11-05 2020-10-20 XCOM Labs, Inc. Cooperative multiple-input multiple-output downlink scheduling
US10432272B1 (en) 2018-11-05 2019-10-01 XCOM Labs, Inc. Variable multiple-input multiple-output downlink user equipment
CA3119325C (en) 2018-11-27 2023-07-04 XCOM Labs, Inc. Non-coherent cooperative multiple-input multiple-output communications
US10756795B2 (en) 2018-12-18 2020-08-25 XCOM Labs, Inc. User equipment with cellular link and peer-to-peer link
US11063645B2 (en) 2018-12-18 2021-07-13 XCOM Labs, Inc. Methods of wirelessly communicating with a group of devices
US11330649B2 (en) 2019-01-25 2022-05-10 XCOM Labs, Inc. Methods and systems of multi-link peer-to-peer communications
US10756767B1 (en) 2019-02-05 2020-08-25 XCOM Labs, Inc. User equipment for wirelessly communicating cellular signal with another user equipment
US10735057B1 (en) 2019-04-29 2020-08-04 XCOM Labs, Inc. Uplink user equipment selection
US10686502B1 (en) 2019-04-29 2020-06-16 XCOM Labs, Inc. Downlink user equipment selection
US11411778B2 (en) 2019-07-12 2022-08-09 XCOM Labs, Inc. Time-division duplex multiple input multiple output calibration
US11411779B2 (en) 2020-03-31 2022-08-09 XCOM Labs, Inc. Reference signal channel estimation
KR20220111774A (ko) 2021-02-01 2022-08-10 삼성전자주식회사 타이밍 스큐를 보상하도록 구성되는 전자 회로 및 그것의 동작 방법

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3743941A (en) * 1971-10-28 1973-07-03 Bell Telephone Labor Inc Diversity receiver suitable for large scale integration
US4221005A (en) * 1979-05-21 1980-09-02 Nasa Pseudonoise code tracking loop
EP0449327B1 (en) * 1990-03-30 1998-07-15 Nec Corporation Noise-immune space diversity receiver
US5559757A (en) * 1991-12-18 1996-09-24 Catipovic; Josko A. Spatial diversity processing for underwater acoustic telemetry
US5325403A (en) * 1992-12-09 1994-06-28 Motorola, Inc. Method and apparatus for dual-channel diversity reception of a radio signal
US5550869A (en) * 1992-12-30 1996-08-27 Comstream Corporation Demodulator for consumer uses
US5561673A (en) * 1993-04-16 1996-10-01 Matsushita Electric Industrial Co., Ltd. Antenna switched diversity reciever
US5351274A (en) 1993-08-20 1994-09-27 General Electric Company Post detection selection combining diversity receivers for mobile and indoor radio channels
US5757844A (en) * 1993-10-13 1998-05-26 Ntt Mobile Communications Network Inc Spread spectrum receiver
US5659573A (en) * 1994-10-04 1997-08-19 Motorola, Inc. Method and apparatus for coherent reception in a spread-spectrum receiver
US5477195A (en) * 1994-12-01 1995-12-19 Stanford Telecommunications, Inc. Near optimal quasi-coherent delay lock loop (QCDLL) for tracking direct sequence signals and CDMA
JP2689926B2 (ja) * 1994-12-05 1997-12-10 日本電気株式会社 ダイバーシティ受信機
US5654979A (en) * 1995-01-13 1997-08-05 Qualcomm Incorporated Cell site demodulation architecture for a spread spectrum multiple access communication systems
KR0150279B1 (ko) * 1995-12-18 1998-11-02 양승택 코드확산 통신시스템의 수신기에서의 코드 추적기
JP3576676B2 (ja) * 1996-01-31 2004-10-13 三菱電機株式会社 ダイバーシチ受信機
US5805619A (en) * 1996-02-16 1998-09-08 Swan Magnetics, Inc. Method and apparatus for sampled-data partial-response signal timing error detector having zero self-noise
JP2820918B2 (ja) * 1996-03-08 1998-11-05 株式会社ワイ・アール・ピー移動通信基盤技術研究所 スペクトル拡散通信装置
US6330273B1 (en) * 1996-03-28 2001-12-11 Roke Manor Research Limited Apparatus for code tracking in a direct sequence spread spectrum receiver
US6134215A (en) * 1996-04-02 2000-10-17 Qualcomm Incorpoated Using orthogonal waveforms to enable multiple transmitters to share a single CDM channel
US5930288A (en) * 1996-05-06 1999-07-27 Motorola, Inc. Time-shared lock indicator circuit and method for power control and traffic channel decoding in a radio receiver
US5754583A (en) * 1996-05-06 1998-05-19 Motorola, Inc. Communication device and method for determining finger lock status in a radio receiver
US5884148A (en) * 1996-07-08 1999-03-16 Omnipoint Corporation Wireless local loop system and method
JPH10190526A (ja) * 1996-12-26 1998-07-21 Sony Corp 受信装置及び受信方法、並びに無線システムの端末装置
US6335954B1 (en) * 1996-12-27 2002-01-01 Ericsson Inc. Method and apparatus for joint synchronization of multiple receive channels
US5987073A (en) * 1997-03-27 1999-11-16 Thomson Consumer Electronics, Inc. Symbol timing recovery network for a carrierless amplitude phase (CAP) signal
US6307906B1 (en) * 1997-10-07 2001-10-23 Applied Micro Circuits Corporation Clock and data recovery scheme for multi-channel data communications receivers
US6359878B1 (en) * 1998-07-20 2002-03-19 Wirless Facilities, Inc. Non-data-aided maximum likelihood based feedforward timing synchronization method
US6515977B2 (en) * 1997-11-05 2003-02-04 Lucent Technologies Inc. De-assigning signals from the fingers of a rake receiver
US6549559B2 (en) * 1997-12-23 2003-04-15 Koninklijke Philips Electronics N.V. Apparatus and method for locking onto a psuedo-noise code in an IS-95 spread spectrum communications system
US6208632B1 (en) 1998-01-29 2001-03-27 Sharp Laboratories Of America System and method for CDMA channel estimation
US6085104A (en) 1998-03-25 2000-07-04 Sharp Laboratories Of America, Inc. Pilot aided, time-varying finite impulse response, adaptive channel matching receiving system and method
US6389040B1 (en) * 1998-09-11 2002-05-14 Lucent Technologies Inc. Apparatus and method for generating a frequency offset estimate for communication systems having frequency selecting fading channels
US6693953B2 (en) * 1998-09-30 2004-02-17 Skyworks Solutions, Inc. Adaptive wireless communication receiver
DE19845620A1 (de) * 1998-10-05 2000-04-27 Systemonic Ag Verfahren zum Empfang von Spreizspektrumsignalen
JP3264259B2 (ja) * 1998-12-10 2002-03-11 日本電気株式会社 Ｃｄｍａ受信装置
US6278725B1 (en) * 1998-12-18 2001-08-21 Philips Electronics North America Corporation Automatic frequency control loop multipath combiner for a rake receiver
JP3292161B2 (ja) * 1998-12-24 2002-06-17 日本電気株式会社 Ｃｄｍａ方式における受信装置
US6363102B1 (en) * 1999-04-23 2002-03-26 Qualcomm Incorporated Method and apparatus for frequency offset correction
US6392500B1 (en) * 1999-04-27 2002-05-21 Sicom, Inc. Rotationally invariant digital communications
SG90052A1 (en) * 1999-05-28 2002-07-23 Oki Techno Ct Singapore Pte A cdma receiver
US6560299B1 (en) * 1999-07-30 2003-05-06 Christopher H Strolle Diversity receiver with joint signal processing
US6594286B2 (en) * 1999-08-12 2003-07-15 Qualcomm Incorporated Method and apparatus for coherent demodulation in communication system employing a potentially gated pilot signal
US6735242B1 (en) * 1999-08-30 2004-05-11 Nokia Corporation Time tracking loop for pilot aided direct sequence spread spectrum systems
US6545532B1 (en) * 1999-09-08 2003-04-08 Atmel Corporation Timing recovery circuit in a QAM demodulator
US6608858B1 (en) * 2000-01-26 2003-08-19 Qualcomm Incorporated Multipath doppler adjusted frequency tracking loop
JP4366808B2 (ja) * 2000-01-31 2009-11-18 ソニー株式会社 タイミングエラー検出回路および復調回路とその方法
US6628702B1 (en) * 2000-06-14 2003-09-30 Qualcomm, Incorporated Method and apparatus for demodulating signals processed in a transmit diversity mode
WO2002011309A1 (en) * 2000-07-31 2002-02-07 Morphics Technology, Inc. Generic finger architecture for spread spectrum applications
US6856644B1 (en) * 2000-10-31 2005-02-15 Motorola, Inc. Method and apparatus for forward link power control bit generation in a spread-spectrum communication system
US6785321B1 (en) * 2000-10-31 2004-08-31 Motorola, Inc. Apparatus and method for estimating the time of arrival of a spread spectrum signal in a wireless communication system
US6633616B2 (en) * 2001-02-21 2003-10-14 Magis Networks, Inc. OFDM pilot tone tracking for wireless LAN
US7031411B2 (en) * 2001-09-19 2006-04-18 Telefonaktiebolaget L.M. Ericsson Methods and apparatus for canceling co-channel interference in a receiving system using spatio-temporal whitening
US6456648B1 (en) * 2001-10-01 2002-09-24 Interdigital Technology Corporation Code tracking loop with automatic power normalization

Also Published As

Publication number Publication date
KR100924244B1 (ko) 2009-10-30
US20020127983A1 (en) 2002-09-12
CN1498460B (zh) 2010-04-28
CA2435440A1 (en) 2002-09-12
CA2828227C (en) 2014-07-08
EP2071730B1 (en) 2014-07-23
EP1464128A1 (en) 2004-10-06
EP1464128B1 (en) 2009-06-10
CA2435440C (en) 2012-12-18
US7817760B2 (en) 2010-10-19
WO2002071647A1 (en) 2002-09-12
KR100924247B1 (ko) 2009-10-30
JP2004537185A (ja) 2004-12-09
MXPA03006460A (es) 2004-05-24
CA2776873C (en) 2013-12-03
CA2828227A1 (en) 2002-09-12
BR0206571A (pt) 2004-12-14
EP2071730A2 (en) 2009-06-17
ES2328020T3 (es) 2009-11-06
CN1498460A (zh) 2004-05-19
KR20030070125A (ko) 2003-08-27
DE60232606D1 (de) 2009-07-23
US20060146918A1 (en) 2006-07-06
TWI249294B (en) 2006-02-11
CA2776873A1 (en) 2002-09-12
US7010073B2 (en) 2006-03-07
AU2002256982C1 (en) 2008-08-28
ATE433622T1 (de) 2009-06-15
EP2071730A3 (en) 2013-01-23
AU2002256982B2 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
KR100924247B1 (ko) 무선 통신 시스템용 지연 로크 루프
AU2002256982A1 (en) Delay lock loops for wireless communication systems
KR100980128B1 (ko) 무선 통신 시스템을 위한 주파수-타이밍 제어 루프
EP0822668A2 (en) Spread spectrum receiving apparatus
CA2345699C (en) A cdma receiver that shares a tracking device among multiple rake branches
JPH1065611A (ja) 通信装置および無線受信機におけるフィンガロックステータスの決定方法
JPH11177484A (ja) Ｃｄｍａ方式移動体通信機
CA2483561C (en) Simple and robust digital code tracking loop for wireless communication systems
US6741665B2 (en) Method and apparatus providing an amplitude independent automatic frequency control circuit
JP4025295B2 (ja) デジタル相関器
US7676008B2 (en) Method and apparatus for frequency tracking in a space time transmit diversity receiver
WO2002080424A1 (fr) Appareil de correction automatique de frequences pour voie multitrajet sujette a evanouissements amcr
JP2003152682A (ja) 干渉除去方法、干渉除去装置及び受信装置
KR100504360B1 (ko) 수신기 및 수신 방법
JP2001077744A (ja) 移動通信システムにおける同期検波装置、送受信装置及び干渉除去装置
KR20040023440A (ko) 이동통신시스템의 수신단에서의 주파수 오차 추정 및 결합기
KR100651949B1 (ko) 채널 추정기를 이용한 이득 보상 장치 및 방법
JPH11122216A (ja) スペクトラム拡散通信受信装置及びその同期確立方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120927

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 11