ES2328020T3 - Bucles de bloqueo de retardo para sistemas de comunicacion inalambrica. - Google Patents
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- 238000004891 communication Methods 0.000 title claims description 17
- 230000000903 blocking effect Effects 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005070 sampling Methods 0.000 claims description 95
- 230000008569 process Effects 0.000 claims description 29
- 238000012545 processing Methods 0.000 claims description 7
- 230000000717 retained effect Effects 0.000 abstract description 4
- 230000008859 change Effects 0.000 abstract description 3
- 238000006073 displacement reaction Methods 0.000 description 31
- 230000002123 temporal effect Effects 0.000 description 20
- 206010003119 arrhythmia Diseases 0.000 description 17
- 230000006793 arrhythmia Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 238000013461 design Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 7
- 230000011664 signaling Effects 0.000 description 7
- 238000005562 fading Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 230000007480 spreading Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- KLDZYURQCUYZBL-UHFFFAOYSA-N 2-[3-[(2-hydroxyphenyl)methylideneamino]propyliminomethyl]phenol Chemical compound OC1=CC=CC=C1C=NCCCN=CC1=CC=CC=C1O KLDZYURQCUYZBL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 201000001098 delayed sleep phase syndrome Diseases 0.000 description 1
- 208000033921 delayed sleep phase type circadian rhythm sleep disease Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000505 pernicious effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
- H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
- H04B7/08—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station
- H04B7/0802—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection
- H04B7/0817—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection with multiple receivers and antenna path selection
- H04B7/082—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using antenna selection with multiple receivers and antenna path selection selecting best antenna path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Mobile Radio Communication Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
Un procedimiento para derivar la temporización de muestreo para una pluralidad de instancias de señal recibidas por una pluralidad de antenas (112) en una unidad receptora (100) en un sistema de comunicación inalámbrico, que comprende: derivar una métrica de error (EM) que indica el error en la temporización de muestreo para cada una entre la pluralidad de instancias de señal; estimar una calidad de señal para cada una entre la pluralidad de instancias de señal; comparar las calidades de señal estimadas de la pluralidad de instancias de señal; seleccionar una entre la pluralidad de instancias de señal sobre la base de un resultado de la comparación; actualizar un filtro (430) de bucle sobre la base de la métrica de error derivada para la instancia de señal seleccionada; y derivar la temporización de muestreo para la pluralidad de instancias de señal sobre la base de una salida del filtro de bucle.
Description
Bucles de bloqueo de retardo para sistemas de
comunicación inalámbrica.
La presente invención se refiere, en general, a
la comunicación de datos y, más específicamente, a los bucles de
bloqueo de retardo (DLL) para su empleo en sistemas de comunicación
inalámbrica.
En un sistema de comunicación inalámbrica, una
señal modulada por RF (Radiofrecuencia) desde un transmisor puede
llegar a un receptor mediante un cierto número de trayectorias de
propagación (p. ej., una trayectoria de línea de visión y/o
trayectorias reflejadas). Las características de las trayectorias de
propagación, típicamente, varían a lo largo del tiempo, debido a un
cierto número de factores, tales como el desvanecimiento y las
trayectorias múltiples. A fin de proporcionar diversidad ante los
efectos perniciosos de las trayectorias y de mejorar las
prestaciones, pueden emplearse múltiples antenas para recibir la
señal transmitida. Si las trayectorias de propagación entre la
antena transmisora y las múltiples antenas receptoras son
linealmente independientes al menos en cierto grado, entonces la
probabilidad de recibir correctamente una transmisión de datos
aumenta con el empleo de antenas receptoras adicionales.
En un entorno de múltiples trayectorias, la
señal recibida en cada antena puede incluir un cierto número de
instancias de la señal transmitida. Si se utilizan múltiples antenas
receptoras para proporcionar diversidad de recepción, entonces cada
trayectoria de propagación da como resultado una instancia de señal
que aparece en cada una de las múltiples antenas receptoras. Si
estas antenas están situadas en estrecha proximidad entre sí,
entonces las múltiples instancias de señal recibidas en estas
antenas, para cualquier trayectoria de propagación dada, estarán
estrechamente alineadas en el tiempo, pero pueden tener amplitudes y
fases distintas (y posiblemente de amplia dispersión), según las
ganancias específicas de canal para las antenas receptoras.
En el receptor, cada señal recibida se
acondiciona y digitaliza para proporcionar un respectivo flujo de
muestras de datos. Un receptor rastrillo puede utilizarse entonces
para procesar una o más instancias de señal en cada señal recibida.
Pueden lograrse prestaciones mejoradas si las diversas instancias de
señal en las múltiples señales recibidas pueden procesarse y
combinarse de forma tal que se recoja más de la energía de señal
para una transmisión de datos dada.
Un reto clave para lograr altas prestaciones es
muestrear debidamente cada instancia de señal en las instancias
temporales específicas asociadas a la mayor razón entre señal y
ruido e interferencia (SINR). Si no se utiliza la diversidad de
recepción (es decir, sólo se emplea una antena receptora), entonces
puede utilizarse un bucle de bloqueo de retardo para ajustar la
temporización de muestreo para cada instancia de señal, de forma tal
que la señal recibida sea muestreada (o muestreada de nuevo)
efectivamente, en, o cerca de, las instancias temporales óptimas.
Sin embargo, cuando se utiliza la diversidad de recepción, se hallan
ciertos retos al derivar la temporización adecuada de muestreo para
las múltiples instancias de señal recibidas en múltiples antenas
para cada trayectoria de propagación.
Además, se hallan retos adicionales al derivar
la temporización adecuada de muestreo para ciertas condiciones
operativas. Para un sistema de comunicación diseñado para funcionar
a valores bajos de SINR, tal como un sistema CDMA
IS-95, la SINR de una instancia de señal no es
precisamente tan sensible a los errores o a la arritmia en la
temporización de muestreo. Sin embargo, para un sistema diseñado
para funcionar a altos valores de SINR, tal como un sistema CDMA
IS-856, los errores o la arritmia en la
temporización de muestreo pueden dar como resultado una degradación
más notoria en la SINR de la instancia de señal, lo que puede
degradar entonces las prestaciones.
Hay, por lo tanto, una necesidad en la
tecnología de técnicas para proporcionar una temporización adecuada
de muestreo para la diversidad de recepción y/o para entornos
operativos de alto valor de SINR.
El documento "A Modified Code Tracking Loop
for Direct-Sequence Spread-Spectrum
Systems on Frequency-Selective Fading Channels"
["Un Bucle de Rastreo de Código Modificado para Sistemas de
Espectro Ensanchado y Secuencia Directa en Canales Desvanecientes
de Frecuencia Seleccionable"], de Jian-Chin Lin y
Lin-Shan Lee, Communications 1997, propone un bucle
modificado de rastreo de código totalmente digital para la
señalización de espectro ensanchado y secuencia directa en un canal
desvaneciente de frecuencia seleccionable. La Publicación Nº 0 620
657 de Solicitud de Patente Europea describe un circuito de
conmutación de antenas para un receptor de diversidad.
La presente invención se refiere a un
procedimiento para derivar la temporización de muestreo para una
pluralidad de instancias de señal recibidas por una pluralidad de
antenas en una unidad receptora en un sistema de comunicación
inalámbrica, según se define en las reivindicaciones adjuntas. La
invención también se refiere a un procesador de señales digitales,
una unidad receptora y un aparato receptor.
Se proporcionan aquí técnicas para derivar la
temporización de muestreo a utilizar para múltiples instancias de
señal recibidas por múltiples antenas para una trayectoria de
propagación dada cuando se emplea la diversidad de recepción en el
receptor. En un esquema de bucle de bloqueo de retardo (DLL) de
diversidad de recepción, se mantiene un DLL para cada trayectoria
de propagación, y cada DLL rastrea la temporización o la mejor
instancia de señal para la trayectoria de propagación asignada. La
mejor instancia de señal puede ser la que alcanza la mayor razón
entre señal y ruido e interferencia (SINR) entre las múltiples
instancias de señal recibidas para la trayectoria de propagación.
En otro esquema de DLL de diversidad de recepción, se mantiene un
DLL para cada trayectoria de propagación, y cada DLL rastrea la
temporización media de las múltiples instancias de señal para la
trayectoria de propagación asignada. La temporización media para una
trayectoria de propagación dada puede derivarse (1) derivando una
métrica de error que indique el error en la temporización de
muestreo para cada instancia de señal, (2) ponderando las métricas
de error para las múltiples instancias de señal, (3) combinando las
métricas de error ponderadas para cada periodo de actualización de
bucle, a fin de derivar una métrica de error compuesta y (4)
actualizando un filtro de bucle para el DLL con la métrica de error
compuesta. Para ambos esquemas de DLL, la temporización de muestreo
para las múltiples instancias de señal, para cada trayectoria de
propagación, es derivada por el DLL mantenido para la trayectoria de
propagación. Estos, y otros esquemas de DLL, se describen en mayor
detalle más adelante.
También se proporcionan aquí técnicas para
proporcionar una temporización de muestreo que presente arritmia
reducida para entornos operativos de alto valor de SINR. La SINR de
una instancia de señal recibida puede estimarse para un cierto
número de distintos desplazamientos temporales, correspondiendo cada
desplazamiento temporal a una temporización de muestreo distinta
para la instancia de señal. El filtro de bucle para el DLL
mantenido para la instancia de señal puede actualizarse inicialmente
de la manera usual, sobre la base de una métrica de error derivada
para la instancia de señal. Si se detecta un cambio (p. ej., de una
o más unidades de temporización chipx8) en el desplazamiento
temporal a utilizar para la temporización de muestreo, entonces se
compara la SINR para el nuevo desplazamiento temporal con la SINR
para el desplazamiento temporal anterior. El nuevo desplazamiento
temporal se utiliza luego para la temporización de muestreo si la
SINR para el nuevo desplazamiento temporal es mejor (p. ej., en y
dB) que la SINR para el desplazamiento temporal anterior. En caso
contrario, si la SINR para el nuevo desplazamiento temporal no es
mejor, entonces se retiene el desplazamiento temporal anterior y se
utiliza para la temporización de muestreo. Nuevamente, los diversos
detalles de estas técnicas se describen más adelante.
Diversos aspectos y realizaciones de la
invención se describen en más detalle más adelante. La invención
proporcionan adicionalmente procedimientos, códigos de programa,
procesadores de señales digitales (DSP), unidades receptoras,
terminales, estaciones base, sistemas, y otros aparatos y elementos
que implementan diversos aspectos, realizaciones y características
de la invención, según se describe en más detalle más adelante.
Las características, naturaleza y ventajas de la
presente invención se tornarán más evidentes a partir de la
descripción detallada expuesta a continuación, cuando se considere
conjuntamente con los dibujos, en los cuales los caracteres de
referencia identifican análogamente en toda su extensión, y en los
cuales:
La Fig. 1 es un diagrama en bloques de una
realización de una unidad receptora capaz de implementar diversos
aspectos y realizaciones de la invención:
La Fig. 2 es un diagrama de un formato de
transmisión (o ranura) definido por el estándar
IS-856 para el enlace directo;
La Fig. 3 ilustra gráficamente una realización
del muestreo repetido realizado sobre las muestras de datos a fin
de lograr mayor resolución temporal;
La Fig. 4A es un diagrama en bloques de una
realización de un DSP que incluye un cierto número de procesadores
piloto, cada uno con un filtro de bucle para rastrear la
temporización de la instancia de señal asignada al procesador
piloto;
La Fig. 4B es un diagrama en bloques de una
realización de un DSP que incluye un cierto número de procesadores
piloto y un único filtro de bucle para rastrear la temporización de
todas las instancias de señal de una trayectoria de propagación
dada;
La Fig. 4C es un diagrama en bloques de una
realización de un DSP que incluye un procesador piloto maestro y
dos procesadores piloto esclavos, utilizados para reducir la
arritmia de temporización de muestreo;
Las Figs. 5A y 5B son diagramas en bloques de
una realización de un filtro de bucle de primer orden y un filtro
de bucle de segundo orden, respectivamente, para un bucle de bloqueo
de retardo;
Las Figs. 5C y 5D son diagramas en bloque de dos
realizaciones de un filtro de bucle de primer orden que pueden
utilizarse para rastrear la temporización media de múltiples
instancias de señal para una trayectoria de propagación dada;
\newpage
Las Figs. 6A y 6B son diagramas de flujo de dos
realizaciones de un proceso para derivar la temporización de
muestreo para una trayectoria de propagación dada, sobre la base de
la temporización de la mejor instancia de señal;
La Fig. 6C es un diagrama de flujo de una
realización de un proceso para derivar la temporización de muestreo
para una trayectoria de propagación dada, sobre la base de la
temporización media de las instancias de señal; y
La Fig. 6D es un diagrama de flujo de una
realización de un proceso para derivar la temporización de muestreo
con arritmia reducida para una instancia de señal recibida.
La Fig. 1 es un diagrama en bloques de una
realización de una unidad receptora 100 capaz de implementar
diversos aspectos y realizaciones de la invención. La unidad
receptora 100 puede implementarse dentro de un terminal (p. ej., un
teléfono celular) o una estación base. Un terminal también puede
referirse a una estación móvil, un terminal remoto, un terminal de
acceso o a alguna otra terminología, y una estación base también
puede referirse a un punto de acceso, una UTRAN, o a alguna otra
terminología. La unidad receptora 100 también puede utilizarse en
diversos sistemas de comunicación inalámbrica, tales como, por
ejemplo, sistemas IS-95, cdma2000,
IS-856 y W-CDMA. Para mayor
claridad, se describen más adelante diversos aspectos y
realizaciones para el enlace directo en un sistema
IS-856, que se describe en el Documento 3GPP2
C.S0024, titulado "cdma2000 High Rate Packet Data Air Interface
Specification" ["Especificación de Interfaz Aérea cdma2000 de
datos en Paquetes de alta velocidad"], e incorporada a la
presente memoria por referencia.
En la Fig. 1, una o más señales moduladas de RF,
transmitidas desde uno o más transmisores (p. ej., estaciones
base), son recibidas por un cierto número de (N) antenas 112a a
112n. En general, N puede ser cualquier entero igual a 1 o mayor
(es decir, N \geq 1) y es igual a dos o más (es decir, N \geq 2)
si se emplea la diversidad de recepción. La señal recibida desde
cada antena 112 se suministra a un respectivo receptor 114. Cada
receptor 114 amplifica una respectiva señal recibida con una o más
etapas de amplificador de ruido bajo (LNA), filtra la señal
amplificada de RF para quitar el ruido y las señales espurias, y
reduce la frecuencia por cuadratura de la señal filtrada de RF para
proporcionar un componente en fase (I) y un componente de cuadratura
(Q) para la señal recibida.
Los componentes de banda base I y Q de cada
receptor 114 son digitalizados luego por un respectivo par de
convertidores de analógico a digital (CAD) 116 para suministrar un
flujo de muestras (complejas) I y Q. En una realización específica,
los CAD 116 proporcionan muestras I y Q al doble de la velocidad del
chip (es decir, chipx2), siendo la velocidad del chip de 1,2288
Mcps para algunos sistemas CDMA. El par de muestras I y Q para cada
periodo de muestreo chipx2 se denomina aquí una muestra de CAD o una
muestra de datos. El flujo de muestras de CAD desde cada par de CAD
116 se suministra a un respectivo almacén temporal 118 de muestras
y se almacena.
Un procesador de señales digitales (DSP) 120
recibe las muestras de CAD almacenadas en los almacenes temporales
118a a 118n de muestras y procesa adicionalmente las muestras. el
DSP 120 puede realizar un cierto número de funciones, tales como el
filtrado, la repetición del muestreo, la demodulación, la
descodificación, etc. El DSP 120 también puede implementar diversos
bucles de control utilizados para proporcionar la temporización de
muestreo adecuada para cada señal recibida, como se describe en
mayor detalle más adelante. Una memoria 122 puede utilizarse para
proporcionar almacenamiento para los datos y/o códigos utilizados
por el DSP 120.
Los circuitos 124 de reloj proporcionan las
señales de reloj utilizadas por diversos elementos de la unidad
receptora 100. Por ejemplo, los circuitos 124 de reloj pueden
diseñarse para suministrar las señales del oscilador local (LO)
para los receptores 114a a 114n, y los relojes de muestreo para los
CAD 116a a 116n. La frecuencia y/o fase de estas diversas señales
de reloj puede ajustarse por medio de uno o más controles de bucle
desde el DSP 120.
La Fig. 2 es un diagrama de un formato de
transmisión (o ranura) definido por el estándar
IS-856 para el enlace directo. Cada ranura activa
se divide en dos semirranuras, incluyendo cada semirranura dos
particiones 212 de datos separadas por una ráfaga piloto 214. Las
particiones 212 de datos pueden utilizarse para transmitir datos y
señalización específicos del usuario, y las ráfagas piloto 214
pueden utilizarse para transmitir una señal piloto. La semirranura
izquierda incluye las particiones 212a y 212b de datos, separadas
por la ráfaga piloto 214a, y la semirranura derecha incluye las
particiones 212c y 212d de datos, separadas por la ráfaga piloto
214b. Para el estándar IS-856, cada ráfaga piloto
214 comprende 96 elementos de códigos de datos todos iguales a
cero.
La semirranura izquierda incluye adicionalmente
dos ráfagas 216a y 216b de señalización, situadas a ambos lados de
la ráfaga piloto 214a, y la semirranura derecha incluye
adicionalmente las ráfagas 216c y 216d de señalización, situadas a
ambos lados de la ráfaga piloto 214b. Estas ráfagas 216 de
señalización se utilizan para implementar un canal MAC (Control de
Acceso al Medio) que se utiliza para transmitir información de
control de potencia inversa (RPC) y otra información. La
información de RPC dirige a los terminales para ajustar su potencia
de transmisión, ya sea para aumentarla o disminuirla, a fin de
lograr la calidad de señal deseada en la estación base
receptora.
Cada ranura ociosa se divide también en dos
semirranuras, y cada semirranura también incluye una ráfaga piloto
214 del mismo ancho (p. ej., 96 chips), y situada en la misma
posición en la semirranura como en la ranura activa. Dos ráfagas
216 de señalización (cada una de 64 chips de duración) se sitúan a
ambos lados de cada ráfaga piloto 214. Las ráfagas de señalización
proporcionan un periodo de transición entre la falta de transmisión
y la transmisión piloto, y entre la transmisión piloto y la falta de
transmisión. El periodo de transición permite al piloto alcanzar, o
estar cerca de, su valor de estado estable por la duración de la
ráfaga piloto (p. ej., de 96 chips). Las ráfagas piloto para la
ranura ociosa están concebidas para ser esencialmente
indistinguibles de las ráfagas piloto para la ranura activa.
La Fig. 3 ilustra gráficamente una realización
de la repetición de muestreo realizado sobre las muestras del CAD,
a fin de lograr una mayor resolución temporal. La señal recibida
desde una antena específica, típicamente, está sobremuestreada, a
una velocidad inicial de muestreo que es un múltiplo (p. ej., 2, 4 u
8 veces) de la velocidad del chip, a fin de proporcionar una mayor
resolución temporal. Las muestras del CAD pueden diezmarse luego
hasta el doble de la velocidad de chip (es decir, chipx2) y
almacenarse en el almacén temporal 118 de muestras. El
almacenamiento de muestras chipx2 en lugar de las muestras de mayor
velocidad (p. ej., chipx8) reduce los requisitos de almacenamiento
temporal.
Para demodular una instancia específica de señal
en la señal recibida, las muestras de CAD se recuperan del almacén
temporal de muestras y se muestrean de nuevo para obtener muestras
interpoladas, posiblemente, a la misma velocidad de muestreo (p.
ej., chipx2), pero con un desplazamiento temporal específico
correspondiente al tiempo de llegada de la instancia de señal en la
unidad receptora. Este desplazamiento temporal es una aproximación
de la temporización "óptima" de muestreo, que proporciona la
máxima razón entre la señal y el ruido e interferencia (SINR) para
la instancia de señal. Puede mantenerse un bucle de bloqueo de
retardo (DLL) para cada instancia de señal en proceso, a fin de
proporcionar el desplazamiento temporal adecuado para esa instancia
de señal. Utilizando la repetición del muestreo, las múltiples
instancias de señal, con distintos tiempos de llegada en la señal
recibida, pueden procesarse repitiendo el muestreo de la misma
secuencia de muestras de CAD con los desplazamientos temporales
específicos determinados para estas instancias de señal.
Como se muestra en la Fig. 3, la señal recibida
es muestreada efectivamente a la velocidad chipx2, y las muestras
de CAD (que están representadas por los círculos opacos) se
almacenan en el almacén temporal de muestras. Para la instancia de
señal específica mostrada en la Fig. 3, las instancias óptimas del
tiempo de muestreo tienen lugar en t_{0}, t_{1}, t_{2},
t_{3}, t_{4}, etc. La temporización de muestras CAD puede
no estar sincronizada con la temporización óptima de muestras para
una instancia de señal dada, según se muestra en la Fig. 3.
En una implementación específica, la repetición
del muestreo se lleva a cabo a una resolución temporal de chipx8
(es decir, T_{c}/8, donde T_{c} es un periodo de chip). En este
caso, con interpolación lineal, cada par de muestras de CAD a
velocidad chipx2 puede volver a muestrearse en otras tres posibles
instancias temporales discretas, que están representadas por los
cuadrados entre los círculos opacos. La diferencia entre las
instancias temporales de muestreo de CAD y las instancias óptimas de
tiempo de muestreo para la instancia de señal se indica como
t_{dif} en la Fig. 3. Sin embargo, este valor es cuantizado a una
resolución temporal de chipx8 y da como resultado un desplazamiento
temporal de t_{ady}. La repetición del muestreo se efectúa luego
sobre la base del desplazamiento temporal, t_{ady}, para
proporcionar las muestras interpoladas para la instancia de señal,
que están representadas por los cuadrados sombreados.
La Fig. 4A es un diagrama en bloques de una
realización de un DSP 120a que puede utilizarse para procesar las
señales piloto en N señales recibidas desde N antenas. Como se
muestra en la Fig. 1, las muestras de CAD para cada señal recibida
se suministran a un respectivo almacén temporal 118 de muestras y se
almacenan. N almacenes temporales de muestras pueden emplearse de
esta manera para almacenar las muestras de CAD para N señales
distintas recibidas desde N antenas. Las muestras de CAD para cada
almacén temporal de muestras pueden recuperarse posteriormente y
suministrarse a uno o más procesadores piloto 410, estando cada
procesador piloto asignado para procesar una instancia específica
de señal. Cada procesador piloto procesa la señal piloto para su
instancia de señal asignada, a fin de recuperar la temporización y
otra información (p. ej., la SINR) para esa instancia de señal,
según se describe más adelante.
Como se ha observado anteriormente, cada
trayectoria de propagación da como resultado una instancia de señal
que aparece en cada una de las N señales recibidas. Para una
trayectoria de propagación dada, N procesadores piloto 410 a 410n
pueden asignarse de esta manera para procesar las N instancias de
señal en N señales distintas recibidas, correspondientes a la
trayectoria de propagación. Para simplificar, la Fig. 4A muestra los
procesadores piloto asignados para procesar las instancias de
señales para una trayectoria de propagación.
La Fig. 4A también muestra una realización
específica del procesador piloto 410. Dentro de cada procesador
piloto 410, las muestras de CAD se suministran a un interpolador 420
y se muestrean de nuevo (según se ilustra en la Fig. 3) para
proporcionar muestras interpoladas para la instancia de señal que se
está procesando. La repetición del muestreo se realiza sobre la
base de un control de temporización proporcionado por un generador
432 de temporización. Este control de temporización indica el
desplazamiento temporal específico, t_{ady}, a emplear para
muestrear de nuevo las muestras de CAD, y se proporciona con una
resolución temporal específica (p. ej., resolución chipx8 o
T_{c}/8). Para cada periodo de chip, el interpolador 420
proporciona una muestra interpolada "temprana" a un elemento
422a de desensanchamiento e integración y volcado (I y V), una
muestra interpolada "tardía" a un elemento 422b de
desensanchamiento e I y V, y una muestra interpolada "a tiempo"
a un elemento 422c de desensanchamiento e I y V. Las muestras
temprana, tardía y a tiempo tienen la relación de temporización
mostrada en la Fig. 3 y están separadas por T_{c}/2, aunque
también pueden utilizarse algunas otras diferencias temporales, que
están dentro del ámbito de la invención.
\newpage
Un generador 434 de seudo-ruido
PN también proporciona a cada elemento 422 de desensanchamiento e I
y V una secuencia de PN con un estado específico de PN (o fase de
PN) correspondiente al tiempo de llegada de la instancia de señal
que se está procesando. Este estado de PN puede ser determinado por
un buscador en su búsqueda de instancias fuertes de señal en la
señal recibida, y se proporciona al generador 434 de PN. Cada
elemento 422 de desensanchamiento e I y V desensancha luego sus
muestras interpoladas recibidas con la secuencia de PN, a fin de
proporcionar muestras desensanchadas, y descubre adicionalmente las
muestras desensanchadas con el código de canalización utilizado
para el piloto. Para muchos sistemas CDMA, el código de canalización
para el piloto es una secuencia de ceros (p. ej., código de Walsh
cero), en cuyo caso el descubrimiento puede omitirse. Para la
estructura piloto mostrada en la Fig. 2, cada elemento 422 de
desensanchamiento e I y V acumula adicionalmente (es decir,
integra) las muestras desensanchadas durante un periodo de 96 chips
para cada ráfaga piloto, a fin de proporcionar una muestra piloto
para la ráfaga piloto (es decir, una muestra piloto para cada
semirranura).
Las muestras piloto de los elementos 422a y 422b
de desensanchamiento e I y V se suministran a los cuadradores 424a
y 42b de magnitud, respectivamente. Cada cuadrador 424 de magnitud
calcula la energía de cada muestra piloto (que es un valor complejo
indicado como P_{I} + jP_{Q}), según lo siguiente:
Ec. (1)E_{p}
= P_{I}^{2} +
P_{Q}^{2}
El cuadrador 424a de magnitud proporciona la
energía piloto, E_{p,temprana}, derivada sobre la base de
las muestras tempranas, y el cuadrador 424b de magnitud proporciona
la energía piloto, E_{p,tard\text{í}a}, derivada sobre la
base de las muestras tardías. Para cada semirranura, un sumador 426
resta la energía, E_{p,tard\text{í}a}, de las muestras
piloto tardías, de la energía, E_{p,temprana}, de las
muestras piloto tempranas, y suministra la diferencia (es decir,
E_{p,temprana} - E_{p,tard\text{í}a}) a un filtro
430 de bucle.
Los elementos 422a y 422b de desensanchamiento e
I y V, los cuadradores 424a y 424b de magnitud, y el sumador 426
forman, colectivamente, un discriminador temprano/tardío (o detector
temprano/tardío) que se emplea usualmente para estimar el error
instantáneo en la temporización de muestreo. También pueden
utilizarse otros tipos de discriminador para un bucle de bloqueo de
retardo, y esto está dentro del ámbito de la invención.
El filtro 430 de bucle es parte de un bucle de
bloqueo de retardo (DLL) implementado para la instancia de señal
que se está procesando. La salida del sumador 426 es una métrica de
error, EM, derivada sobre la base de las energías piloto
tempranas/tardías, e indica el error instantáneo, \Deltat, en la
temporización de muestreo para la instancia de señal. Esta métrica
de error es filtrada por el filtro 430 de bucle a fin de
proporcionar una salida de bucle que indique el error (de grano
fino), t_{dif}, entre las instancias temporales de muestreo de
CAD y las instancias temporales óptimas de muestreo para esta
instancia de señal. Luego, el generador 432 de temporización
recibe, y cuantiza, la salida de bucle a fin de proporcionar el
desplazamiento temporal (de grano grueso), t_{ady}, a utilizar
para volver a muestrear las muestras de CAD. El generador 432 de
temporización proporciona luego al interpolador 420 el control de
temporización que indica el desplazamiento temporal, t_{ady}, y
suministra adicionalmente al almacén temporal 118 de muestras una
dirección que indica las muestras de CAD específicas a recuperar
del almacén temporal de muestras.
Las muestras piloto a tiempo del elemento 422c
de desensanchamiento e I y V se suministran a un filtro piloto 436
y se filtran sobre la base de una respuesta específica de filtro de
paso bajo, a fin de proporcionar una señal piloto filtrada. La
señal piloto filtrada se proporciona luego a un controlador 440 y
puede procesarse adicionalmente para proporcionar una estimación de
la SINR del piloto. En gran parte de la siguiente descripción, la
SINR de la señal piloto se utiliza como una estimación de la calidad
de señal de la instancia de señal. Sin embargo, también pueden
emplearse otras métricas para estimar la calidad de señal de la
instancia de señal, y esto está dentro del ámbito de la invención.
El elemento 422c de desensanchamiento e I y V y el filtro piloto
436 son partes de un estimador de calidad de señal utilizado para
estimar la SINR de una instancia de señal.
La Fig. 4B es un diagrama en bloques de una
realización de un DSP 120b, en el cual se proporciona un único
filtro de bucle para el bucle de bloqueo de retardo para todas las N
instancias de señal de una trayectoria de propagación dada. De
manera similar a la realización mostrada en la Fig. 4A, un
procesador piloto 411 puede emplearse para procesar cada instancia
de señal recibida para la trayectoria de propagación, y N
procesadores piloto pueden utilizarse de esta manera para N
instancias de señal recibidas en N antenas para la trayectoria de
propagación. Sin embargo, cada procesador piloto 411 no incluye un
filtro de bucle o un generador de temporización para rastrear
individualmente la temporización de su instancia de señal asignada.
En cambio, se utilizan un filtro 430 de bucle y un generador 432 de
temporización para rastrear (1) la temporización de la mejor
instancia de señal, (2) la temporización media de todas las N
instancias de señal, (3) la temporización media de un subconjunto
de las N instancias de señal, o bien (4) alguna otra temporización.
El generador 432 de temporización proporciona luego los controles
de temporización para los interpoladores 420, para todos los N
procesadores piloto 411, y las direcciones para todos los N
almacenes temporales 118 de muestras.
La Fig. 5A es un diagrama en bloques de una
realización de un filtro 430a de bucle de primer orden para un
bucle de bloqueo de retardo. El filtro 430a de bucle puede
utilizarse para el filtro 430 de bucle en la Fig. 4A, e incluye un
único acumulador implementado con un registro 512 y un sumador 514.
La entrada del filtro de bucle (que es la métrica de error, EM, del
sumador 426) es ajustada inicialmente con un factor de ajuste,
c_{1}, por un multiplicador 516, y el valor ajustado es acumulado
luego por el acumulador. La salida del acumulador comprende la
salida del bucle, LFout, que se suministra al generador 432a de
temporización. La salida del bucle indica la diferencia de
temporización de grano fino, t_{dif}, entre la instancia temporal
de muestreo de CAD y la óptima, y puede tener un cierto número de
bits de resolución. En una realización, la salida del bucle es
cuantizada a una resolución temporal chipx8 por un cuantizador 532
dentro del generador 432a de temporización, a fin de proporcionar
el control de temporización (que es una indicación del
desplazamiento temporal de grano grueso, t_{ady}) para el
interpolador 420.
La Fig. 5B es un diagrama en bloques de una
realización de un filtro 430b de bucle de segundo orden para un
bucle de bloqueo de retardo. El filtro 430b de bucle también puede
utilizarse para el filtro 430 de bucle en la Fig. 4A, pero incluye
dos acumuladores. El primer acumulador se implementa con un registro
512a y un sumador 514a, y el segundo acumulador se implementa con
un registro 512b y un sumador 514b. La entrada del filtro de bucle
es ajustada con un factor de ajuste, c_{1}, por un multiplicador
516a, y también es ajustado con un factor de ajuste, c_{0}, por
un multiplicador 516b. El valor ajustado del multiplicador 516a es
acumulado por el primer acumulador. La salida del primer acumulador
y el valor ajustado del multiplicador 516b son sumados por un
sumador 518, y el valor sumado es acumulado adicionalmente por el
segundo acumulador. La salida del segundo acumulador comprende la
salida del bucle, LFout, que se proporciona al generador 432b de
temporización. Cada uno de los acumuladores primero y segundo puede
tener cualquier número de bits de resolución.
En general, cada filtro de bucle puede verse
como compuesto por un "acumulador de bucle" para acumular los
errores instantáneos de temporización estimados por la métrica de
error, EM. Para el filtro 430a de bucle de primer orden, el
acumulador del bucle comprende un único acumulador. Y para el filtro
430b de bucle de segundo orden, el acumulador del bucle comprende
los acumuladores primero y segundo.
Las prestaciones de un bucle de bloqueo de
retardo con un discriminador temprano-tardío (tal
como el mostrado en la Fig. 4A) y con un filtro de bucle de primer
o segundo orden se describen en diversas referencias disponibles en
la tecnología. Una tal referencia es un libro de A. J. Viterbi,
titulado "Principles of Spread Spectrum Multiple Access
Communications" ["Principios de las comunicaciones de acceso
múltiple con espectro ensanchado"], 2ª ed., McGraw Hill,
1977.
Como se ha observado anteriormente, cuando se
emplea la diversidad de recepción, se reciben N instancias de señal
en N antenas para cada trayectoria de propagación. Si las antenas
receptoras están situadas en estrecha proximidad entre sí, entonces
estas instancias de señal estarán estrechamente alineadas en el
tiempo. Sin embargo, para una trayectoria de propagación dada, cada
antena receptora puede asociarse a distintos efectos de
desvanecimiento y de multitrayectoria. Así, estas N instancias de
señal pueden asociarse a distintas amplitudes y fases
(posiblemente, de amplia dispersión).
Se proporcionan aquí diversos esquemas para
derivar la temporización "adecuada" de muestreo para cada
trayectoria de propagación cuando se emplea la diversidad de
recepción. Algunos de estos esquemas se describen más adelante.
En un primer esquema de DLL de diversidad, se
mantiene un DLL para cada trayectoria de propagación, y cada DLL se
emplea para rastrear la temporización de la "mejor" instancia
de señal para la trayectoria de propagación asignada. Para cada
trayectoria de propagación, la temporización de muestreo para las
restantes instancias de señal se "esclavizan" a la
temporización de muestreo de la mejor instancia de señal. La mejor
instancia de señal puede definirse como la que tiene la mejor
calidad de señal (es decir, la SINR más alta) o la mayor potencia
de señal. La SINR de una instancia de señal específica puede
estimarse sobre la base de la SINR de la señal piloto, que, a su
vez, puede estimarse sobre la base de las muestras piloto del
elemento 422c de desensanchamiento e I y V, o la señal piloto
filtrada del filtro piloto 436.
El primer esquema de DLL puede implementarse
utilizando el diseño de procesador piloto mostrado en la Fig. 4A,
según el cual se incluye un filtro 430 de bucle en cada procesador
piloto 410. Cada filtro de bucle se actualiza inicialmente sobre la
base de la métrica de error, EM, derivada para la instancia de señal
asignada. El valor del filtro de bucle para la mejor instancia de
señal se suministra entonces a los filtros de bucle para las otras
instancias de señal, según se describe en mayor detalle más
adelante.
La Fig. 6A es un diagrama de flujo de una
realización de un proceso 600 para derivar la temporización de
muestreo para una trayectoria de propagación dada sobre la base de
la temporización de la mejor instancia de señal. Para esta
realización, se asigna un filtro de bucle a cada una de las N
instancias de señal para la trayectoria de propagación que se está
procesando (etapa 612). Cada filtro de bucle se utiliza inicialmente
como si no se empleara la diversidad de recepción, y así actualiza
su acumulador de bucle sobre la base de la métrica de error, EM,
derivada de las energías piloto tempranas/tardías para la instancia
de señal asignada, según lo descrito anteriormente para la Fig. 4A
(etapa 614). También se estima la SINR de cada instancia de señal
(p. ej., sobre la base de las muestras piloto o la señal piloto
filtrada) (etapa 616).
Después de que se han actualizado los N filtros
de bucle, sobre la base de sus respectivas métricas de error
derivadas de sus respectivas secuencias de muestras de CAD, se
comparan las SINR de todas las N instancias de señal (p. ej., por
medio del controlador 440) (etapa 618). La instancia de señal con la
mejor SINR se identifica luego como la mejor instancia de señal, y
se recupera entonces el valor del filtro de bucle para esta
instancia de señal (etapa 620). El valor del filtro de bucle se
indica como Lfout en la Fig. 4A, y comprende el valor, o valores,
para el registro, o registros, 512 utilizado(s) para
implementar el acumulador del bucle. El valor del filtro de bucle
para la mejor instancia de señal (indicado como LFoutx en la Fig.
4A) se suministra luego a los filtros de bucle para las otras
(N-1) instancias de señal y se carga en el registro,
o registros, 512 de estos filtros de bucle (etapa 622). El proceso
puede repetirse cada vez que se derive una nueva métrica de error,
lo que puede ser cada semirranura para la estructura piloto mostrada
en la Fig. 2.
El primer esquema de DLL también puede
implementarse utilizando el diseño de procesador piloto mostrado en
la Fig. 4B, según el cual se proporciona un filtro 430 de bucle para
N procesadores piloto 411. El filtro de bucle se actualiza luego
sobre la base de la métrica de error, EM, derivada para la mejor
instancia de señal.
La Fig. 5C es un diagrama en bloques de una
realización de un filtro 430x de bucle de primer orden que puede
utilizarse para rastrear la temporización de la mejor instancia de
señal para una multitrayectoria dada. El filtro 430x de bucle puede
utilizarse para el filtro 430 de bucle en la Fig. 4B, e incluye un
único acumulador implementado con el registro 512 y el sumador 514.
Las métricas de error, EM1 a EMn, de los N procesadores piloto 411
asignados a las N instancias de señal para la trayectoria de
propagación se suministran a un multiplexador 520. Cada métrica de
error, EMi, es derivada por un respectivo procesador piloto 411
sobre la base de una respectiva secuencia de muestras de CAD para
la instancia de señal asignada. El multiplexador 520 también recibe
una señal de control, Selección, que indica la mejor instancia de
señal, selecciona la métrica de error, EMx, para la mejor instancia
de señal, y proporciona la métrica de error seleccionada, EMx, al
multiplicador 516. El registro 512, el sumador 514 y el
multiplicador 516 implementan el filtro de bucle de primer orden,
según lo descrito anteriormente.
La Fig. 6B es un diagrama de flujo de otra
realización de un proceso 630 para derivar la temporización de
muestreo para una trayectoria de propagación dada sobre la base de
la temporización de la mejor instancia de señal. Para esta
realización, puede utilizarse el diseño mostrado en las Figs. 4B y
5C, según el cual se mantiene un filtro de bucle para todas las N
instancias de señal de la trayectoria de propagación que se está
procesando.
Para cada periodo de actualización de bucle (p.
ej., cada semirranura), el procesador piloto para cada instancia de
señal deriva la métrica de error, EMi, de las energías piloto
tempranas/tardías para la instancia de señal asignada, de la manera
descrita anteriormente (etapa 632). También se estima la SINR de
cada instancia de señal (etapa 634). Las SINR de todas las N
instancias de señal se comparan luego (p. ej., por medio del
controlador 440) (etapa 636). La instancia de señal con la mejor
SINR se identifica luego como la mejor instancia de señal, y se
selecciona la métrica de error, EMx, para esta instancia de señal
(etapa 638). La métrica de error seleccionada, EMx, para la mejor
instancia de señal se suministra luego al filtro de bucle y se
utiliza para actualizar el acumulador de bucle (etapa 640). El
proceso puede repetirse para cada periodo de actualización de
bucle.
Para el primer esquema de DLL, la temporización
de la mejor instancia de señal se emplea para las restantes
instancias de señal. Este esquema puede proporcionar prestaciones
mejoradas si hay una gran disparidad entre las SINR de las N
instancias de señal para una trayectoria de propagación dada, que
puede ser el caso en un entorno de multitrayectoria, por lo cual
las señales puedan sumarse constructivamente en una antena y
destructivamente en otra antena. Según se desvanece y se recupera
individualmente cada una de las instancias de señal recibidas en
las N antenas, se retiene y se utiliza la temporización de la mejor
instancia de señal para cualquiera instancia nueva de señal que
resulte mejor.
En un segundo esquema de DLL de diversidad, se
mantiene un DLL para cada trayectoria de propagación, y cada DLL se
emplea para rastrear la temporización media de un conjunto de
instancias de señal para la trayectoria de propagación asignada.
Este conjunto puede incluir todas las N instancias de señal, o bien
un subconjunto de las N instancias de señal para la trayectoria de
propagación asignada. El segundo esquema de DLL puede implementarse
utilizando el DSP 120b mostrado en la Fig. 4B, en el cual se
mantiene un filtro de bucle para todas las N instancias de señal de
una trayectoria de propagación dada, actualizándose el filtro de
bucle sobre la base de las métricas de error derivadas para las
instancias de señal seleccionadas. El segundo esquema de DLL puede
proporcionar una temporización de muestreo mejorada utilizando las
métricas de error de múltiples instancias de señal, en lugar de
sólo la mejor instancia de
señal.
señal.
La Fig. 5D es un diagrama en bloques de una
realización de un filtro 430y de bucle de primer orden que puede
emplearse para rastrear la temporización media de un conjunto de
instancias de señal seleccionadas para una multitrayectoria dada.
El filtro 430y de bucle puede utilizarse para el filtro 430 de bucle
en la Fig. 4B, e incluye un único acumulador implementado con el
registro 512 y el sumador 514. Las métricas de error, EM1 a EMn, de
los N procesadores piloto 411 asignados a las N instancias de señal
para esta trayectoria de propagación se suministran a los N
multiplicadores 522a a 522n dentro del filtro 430y de bucle. Cada
métrica de error, EMi, es derivada por un respectivo procesador
piloto 411 sobre la base de una respectiva secuencia de muestras de
CAD para la instancia de señal asignada.
Cada multiplicador 522 ajusta la métrica de
error recibida, EMi, con un respectivo peso, w_{i}, y proporciona
la métrica de error ajustada a un sumador 524. El sumador 524 suma
luego las métricas de error ajustadas para todas las N instancias
de señal y proporciona la métrica compuesta de error, EMt, al
multiplicador 516. El registro 512, el sumador 514 y el
multiplicador 516 implementan el filtro de bucle de primer orden,
según lo descrito anteriormente.
Pueden utilizarse diversos esquemas para
ponderar las N métricas de error para todas las N instancias de
señal, a fin de derivar la métrica compuesta de error, EMt. En un
primer esquema de ponderación, las N métricas de error se ponderan
con la calidad de señal de las instancias de señal (es decir,
w_{i} \infty SINRi para la i-ésima instancia de señal, donde i
= {1, ..., N}). La métrica compuesta de error puede expresarse
entonces como:
Este esquema de ponderación da como resultado
que el bucle de bloqueo de retardo rastree más de la temporización
de las mejores instancias de señal.
En un segundo esquema de ponderación, la
métricas de error para las N instancias de señal se combinan
linealmente (es decir, el mismo peso para todas las instancias de
señal, o bien w_{i} = 1,0), según lo siguiente:
El segundo esquema de ponderación puede
proporcionar prestaciones mejoradas en ciertos escenarios
operativos, tal como si las SINR de las N instancias de señal están
dentro de una gama específica.
Para todos los esquemas de ponderación, las
instancias de señal con valores malos de SINR pueden ser totalmente
excluidas de la combinación de métricas de error. Esto puede
lograrse comparando la SINR de cada instancia de señal con una SINR
umbral, y fijando en cero el peso y/o la métrica de error para esa
instancia de señal (p. ej., w = 0,0) si su SINR está por debajo de
la SINR umbral.
La Fig. 6C es un diagrama de flujo de una
realización de un proceso 650 para derivar la temporización de
muestreo para una trayectoria de propagación dada, sobre la base de
la temporización media de las instancias de señal seleccionadas.
Para esta realización, puede utilizarse el diseño mostrado en las
Figs. 4B y 5C, según el cual se mantiene un filtro de bucle para
todas las N instancias de señal de la trayectoria de propagación que
se está procesando.
Para cada periodo de actualización de bucle (p.
ej., cada semirranura), el procesador piloto para cada instancia de
señal deriva la métrica de error, EMi, a partir de las energías
piloto tempranas/tardías para la instancia de señal asignada, de la
manera descrita anteriormente (etapa 652). También se estima la SINR
de cada instancia de señal, y puede emplearse para derivar un peso
para la instancia de señal (etapa 654). Las métricas de error para
las instancias de señal seleccionadas se ponderan con sus
respectivos pesos (etapa 656), y las métricas de error ponderadas
se combinan para derivar la métrica compuesta de error, EMt, para el
periodo actual de actualización de bucle (etapa 658). La métrica
compuesta de error, EMt, se proporciona luego al filtro de bucle y
se utiliza para actualizar el acumulador de bucle (etapa 660). El
proceso puede repetirse para cada periodo de actualización de
bucle.
En un tercer esquema de DLL de diversidad, se
mantiene un DLL para cada instancia de señal que se está procesando,
y cada DLL se emplea para rastrear la temporización individual de
la instancia de señal asignada. Esto puede lograrse empleando un
filtro de bucle para cada instancia de señal, empleándose cada
filtro de bucle independientemente, y actualizándose únicamente
sobre la base de la métrica de error derivada para su instancia de
señal asignada. Este esquema de DLL puede implementarse utilizando
el diseño de procesador piloto mostrado en la Fig. 4A, según el
cual se incluye un filtro 430 de bucle en cada procesador piloto
410, y se utiliza para rastrear la temporización de la instancia de
señal asignada. Sin embargo, el registro, o registros, dentro de
cada filtro de bucle no se carga(n) con el valor del filtro
de bucle de otro filtro de bucle, como es el caso para el primer
esquema de DLL:
El tercer esquema puede proporcionar
prestaciones mejoradas en ciertos escenarios operativos, tal como si
hay una mayor diferencia en la temporización de las N instancias de
señal para una trayectoria de propagación dada. En este caso, el
rastreo de la temporización individual de cada instancia de señal,
en lugar del rastreo de la temporización de la mejor instancia de
señal, o el rastreo de la temporización media de todas las N
instancias de señal, puede proporcionar prestaciones mejoradas.
En un cuarto esquema de DLL de diversidad, se
brinda soporte a un cierto número de distintas modalidades de
bucle. Cada modalidad de bucle puede corresponder a un respectivo
esquema de DLL descrito anteriormente (p. ej., las modalidades de
bucle primera y segunda pueden corresponder a los esquemas de DLL
primero y segundo). La modalidad de bucle específica a utilizar
para rastrear la temporización de las N instancias de señal para
una trayectoria de propagación dada puede depender de las SINR de
estas instancias de señal. Por ejemplo, la temporización de la
mejor instancia de señal puede emplearse para todas las instancias
de señal (es decir, el primer esquema de DLL) si la SINR de la
mejor instancia de señal supera las SINR de todas las otras
instancias de señal en una magnitud específica (p. ej., 4 dB). Y si
la condición anterior no es verdad, entonces puede utilizarse la
temporización media de todas las N instancias de señal (o sólo de
las seleccionadas) para la trayectoria de propagación, si las SINR
para estas instancias de señal caen dentro de un intervalo
específico (p. ej., 6 dB).
También pueden utilizarse otros esquemas de DLL
para la diversidad de recepción, y esto está dentro del ámbito de
la invención.
Algunos sistemas de comunicación están diseñados
para brindar soporte a altas velocidades de datos para datos en
paquetes y/u otros servicios. Un tal sistema de comunicación es el
sistema IS-856, que da soporte a velocidades de
datos que oscilan entre 38,4 Kbps y 2,4576 Mbps por el enlace
directo. Las velocidades de datos crecientemente mayores requieren,
correspondientemente, mayores valores de SINR para lograr la tasa de
errores por paquete (PER) de destino.
Para un sistema diseñado para funcionar a altos
valores de SINR, tal como el sistema IS-856, los
errores o la arritmia en la temporización de muestreo pueden dar
como resultado una degradación notoria en la SINR de la señal, lo
que puede degradar luego las prestaciones de demodulación y
descodificación. Los errores de temporización o la arritmia puede
exacerbarse si la diferencia, t_{dif}, de temporización de grano
fino entre la instancia temporal de muestreo de CAD y la óptima,
según lo determinado por el filtro de bucle, es posteriormente
cuantizada a una resolución temporal grosera (p. ej., chipx8) para
obtener el desplazamiento temporal, t_{ady}, utilizado para
volver a muestrear. De hecho, puede mostrarse que la cuantización de
la temporización de la repetición del muestreo es una de las
razones principales para la arritmia del DLL, y para la degradación
resultante de las prestaciones.
Con referencia nuevamente a la Fig. 3, las
instancias de temporización óptima de muestreo pueden caer entre
las posibles instancias temporales discretas de repetición de
muestreo, que pueden derivarse sobre la base de un reloj chipx8 en
el ejemplo mostrado en la Fig. 3. En este caso, la repetición del
muestreo se lleva a cabo en las instancias temporales chipx8 más
cercanas a las instancias temporales óptimas de muestreo.
Si el filtro de bucle para un bucle específico
de bloqueo de retardo es controlado únicamente por la métrica de
error del discriminador temprano/tardía, entonces el filtro de bucle
puede vacilar durante uno o más periodos chipx8 en el estado
estable. Cuando la SINR de la señal recibida es alta, la SINR de los
símbolos demodulados derivados de las muestras interpoladas (es
decir, la SINR demodulada) es sensible a la arritmia en la
temporización de muestreo causada por la vacilación. En particular,
la arritmia en la temporización de muestreo lleva a una varianza
aumentada en la SINR demodulada, lo cual da luego como resultado una
mayor diferencia entre la SINR media y la SINR del 2% de los peores
casos. A mayores velocidades de datos, la SINR demodulada degradada
puede dar como resultado una mayor tasa de errores de paquete. El
caudal del sistema puede degradarse entonces debido a (1) la
retransmisión de los paquetes con errores y (2) un aumento en el
retroceso para el control de velocidad. De esta manera, pueden
lograrse prestaciones mejoradas si se reduce la arritmia de la
temporización de muestreo para valores altos de SINR de señal.
En una realización, puede diseñarse un bucle de
bloqueo de retardo para brindar soporte a múltiples modalidades
operativas, que incluyen una modalidad normal y una modalidad
mejorada. Si se emplea la diversidad de recepción, entonces puede
ingresarse a la modalidad mejorada, por ejemplo, si la SINR de
cualquiera de las N instancias de señal supera un umbral específico
(p. ej., 6 dB). En la modalidad mejorada, pueden utilizarse diversas
técnicas para supervisar la arritmia del filtro de bucle y para
ajustar la temporización de muestreo sólo si diera como resultado
una mejor SINR para la instancia de señal.
El criterio utilizado para determinar si el DLL
funciona o no en la modalidad mejorada puede generalizarse. Por
ejemplo, el DLL puede transitar desde la modalidad normal hacia la
modalidad mejorada si la SINR supera un primer umbral, T_{alza}.
Mientras está en la modalidad mejorada, el DLL volvería a la
modalidad normal sólo si la SINR cae por debajo de un segundo
umbral (usualmente menor), T_{ca\text{í}da}, (es decir,
T_{ca\text{í}da} < T_{alza}), y permanecería en la modalidad
mejorada en caso contrario. Con este esquema, las transiciones
entre las modalidades de operación de DLL están gobernadas por la
histéresis de la SINR, lo que impide la alternación frecuente desde
una modalidad a la otra. La histéresis puede aplicarse similarmente
si se utilizan más de dos modalidades operativas para el DLL.
La Fig. 4C es un diagrama en bloques de una
realización de un DSP 120c que puede emplearse para reducir la
arritmia de temporización de muestreo para una señal recibida con
alto valor de SINR. El DSP 120c puede utilizarse para implementar
una realización de la modalidad mejorada para el bucle de bloqueo de
retardo. En esta realización, dos procesadores piloto
"esclavos" 412a y 412b se asignan a una instancia de señal que
alcanza un alto valor de SNR. Estos procesadores piloto esclavos se
utilizan conjuntamente con un procesador piloto "maestro" 413,
también asignado para procesar la instancia de señal. El procesador
digital maestro puede implementarse con el procesador piloto 410 o
411, según el diseño específico del DSP 120c.
Los procesadores piloto esclavos 412a y 412b se
utilizan para procesar las muestras de CAD a fin de determinar la
SINR piloto en dos desplazamientos temporales que son distintos al
desplazamiento temporal asociado al procesador piloto maestro. En
una realización, a los procesadores piloto esclavos 412a y 412b se
asignan desplazamientos de +1 periodo chipx8 y -1 periodo chipx8,
respectivamente. Cada procesador piloto esclavo 412 recibe un
respectivo desplazamiento temporal "modificado", t_{ady,s},
para la instancia de señal, que puede obtenerse sumando o restando
una unidad chipx8 al, o del, desplazamiento temporal "nominal",
t_{ady}, derivado para la instancia de señal por el procesador
piloto maestro. Los desplazamientos temporales modificados
proporcionados a los procesadores piloto esclavos 412a y 412b, de
esta manera, pueden derivarse como t_{ady,s1} = t_{ady} - 1 y
t_{ady,s2} = t_{ady} + 1, respectivamente.
Dentro de cada procesador piloto esclavo 412, el
interpolador 420 vuelve a muestrear las muestras de CAD sobre la
base del desplazamiento temporal modificado, t_{ady,s}. Luego, el
elemento 422 de desensanchamiento e I y V (1) desensancha las
muestras interpoladas con la secuencia de PN (la misma secuencia PN
se proporciona a los procesadores piloto esclavos y maestro
asignados para procesar una instancia de señal dada), (2) acumula
las muestras desensanchadas para cada ráfaga piloto y (3)
proporciona una muestra piloto para la ráfaga piloto sobre la base
de las muestras interpoladas en el desplazamiento temporal
modificado. Las muestras piloto del elemento 422 de
desensanchamiento e I y V son luego filtradas por el filtro piloto
436 a fin de proporcionar una señal piloto filtrada para el
desplazamiento temporal modificado. Las señales piloto filtradas de
los procesadores piloto esclavos 412a y 412b se suministran al
controlador 440, y pueden ser procesadas adicionalmente para
proporcionar una estimación de los valores piloto de SINR para los
desplazamientos temporales modificados de t_{ady,s1} y
t_{ady,s2}. Los procesadores pilotos esclavos 412a y 412b se
emplean así para determinar los valores piloto de SINR a una
distancia de \pm 1 unidad chipx8 del desplazamiento temporal,
t_{ady}, determinado por el procesador piloto maestro.
La Fig. 6D es un diagrama de flujo de una
realización específica de un proceso 670 para derivar la
temporización de muestreo con arritmia reducida para una instancia
de señal recibida. Inicialmente, se toma una determinación en
cuanto a si el valor piloto de SINR para la instancia de señal es o
no mayor que un umbral específico (etapa 672). Si la respuesta es
no, entonces el proceso vuelve a la etapa 672. En caso contrario, si
el valor piloto de SINR es mayor que el umbral, entonces el bucle
de bloqueo de retardo ingresa a la modalidad mejorada y se asignan
dos procesadores piloto esclavos a la instancia de señal (674). Los
desplazamientos temporales modificados para estos procesadores
piloto esclavos se determinan luego, y los valores piloto de SINR de
los procesadores piloto esclavos también se inicializan (etapa
676). Debido a que el ruido de la medición podría ocasionar que el
valor piloto de SINR de un procesador piloto esclavo sea
momentáneamente mayor que el del procesador piloto maestro, lo cual
puede llevar posiblemente a la arritmia del DLL, los valores piloto
de SINR de los procesadores piloto esclavos pueden fijarse iguales
al valor piloto de SINR del procesador piloto maestro, menos una
cantidad específica.
El filtro de bucle del procesador piloto maestro
se actualiza para cada periodo de actualización de bucle (p. ej.,
cada semirranura) sobre la base de la métrica de error derivada por
el discriminador temprano/tardío del procesador piloto maestro
(etapa 682). La salida del filtro de bucle se supervisa en busca de
arritmia. Si la salida del filtro de bucle implica la retención del
desplazamiento temporal actual, t_{ady}, (etapa 684), entonces no
se requiere ningún procesamiento adicional, y el proceso vuelve a la
etapa 682. En caso contrario, si la salida del filtro de bucle
implica un cambio en el desplazamiento temporal, t_{ady}, por un
nuevo valor, que está a una distancia, bien de +1 o bien de -1
unidad chipx8, del valor anterior (etapa 684), entonces se
identifica el procesador piloto esclavo correspondiente al nuevo
desplazamiento temporal (686). El valor piloto de SINR del
procesador piloto maestro se compara luego con el valor piloto de
SINR del procesador piloto esclavo identificado, al cual fue
anteriormente asignado el nuevo desplazamiento temporal (etapa
688).
Si el valor piloto de SINR del procesador piloto
esclavo identificado se estima mejor que el valor piloto SINR del
procesador piloto maestro (etapa 692), entonces se permite que la
temporización de muestreo para la instancia de señal se actualice
de la manera normal. En una realización, el nuevo desplazamiento
temporal se estima mejor si el valor piloto de SINR del procesador
piloto esclavo identificado es mayor que el valor piloto de SINR
del procesador piloto maestro en una cierta magnitud delta (p. ej.,
en y dB). Esta magnitud delta se utiliza para proporcionar
histéresis, de forma que el "mejor" desplazamiento temporal no
esté alternando continuamente entre dos valores de desplazamiento,
y para proporcionar cierto nivel de inmunidad ante el ruido de la
medición. Se determinan entonces los nuevos desplazamientos
temporales modificados para los procesadores piloto esclavos, sobre
la base del nuevo desplazamiento temporal nominal (etapa 694). Los
valores piloto de SINR de los procesadores piloto esclavos también
se inicializan para reflejar sus asignaciones de los nuevos
desplazamientos temporales modificados.
En caso contrario, si no se estima que el nuevo
desplazamiento temporal sea mejor (p. ej., no proporciona la
magnitud requerida de mejora en la SINR piloto) (etapa 692),
entonces no se permite actualizar la temporización de muestreo para
la instancia de señal. Se retiene el valor anterior del filtro de
bucle (p. ej., revirtiendo la actualización anterior del filtro de
bucle) y se deja sin cambio el desplazamiento temporal, t_{ady}
(etapa 696). El proceso vuelve entonces a la etapa 682, donde se
actualiza el filtro de bucle en el siguiente periodo de
actualización de bucle.
En la Fig. 6D, el DLL ingresa en la modalidad
mejorada si el valor piloto de SINR supera el umbral. En otra
realización, se emplea el DLL en la modalidad mejorada sobre la base
de algún otro criterio (p. ej., si se utilizan mayores velocidades
de datos para la transmisión de datos). El DLL también puede
emplearse en la modalidad normal durante la adquisición de la
temporización, y conmutarse posteriormente a la modalidad mejorada
durante el rastreo.
La modalidad mejorada descrita anteriormente
puede utilizarse ya sea que se emplee o no la diversidad de
recepción. Si se emplea la diversidad de recepción, entonces puede
utilizarse el valor de SINR de la trayectoria de propagación (es
decir, la SINR de la trayectoria) para determinar si se ingresa o no
a la modalidad mejorada. El valor de SINR de la trayectoria se
refiere al valor de SINR de la salida combinada de todos los N
procesadores piloto asignados a las N instancias de señal para la
trayectoria de propagación. Alternativamente, también puede
emplearse el valor de SINR de la mejor instancia de señal para
determinar si se ingresa o no a la modalidad mejorada.
En la descripción anterior, se utiliza un diseño
específico para el DLL, según el cual cada señal recibida es
muestreada sobre la base de un reloj de muestreo con una fase
arbitraria de temporización (es decir, con respecto al tiempo
óptimo de muestreo). La repetición del muestreo se lleva luego a
cabo para obtener muestras interpoladas en las instancias
temporales "óptimas" de muestreo, que son determinadas por el
bucle de bloqueo de retardo para la instancia de señal que se está
procesando.
En otro diseño de DLL, la fase del reloj de
muestreo es ajustado por el bucle de bloqueo de retardo para una
instancia de señal seleccionada en la señal recibida (p. ej., la
instancia de señal más potente). Para este diseño de DLL, la
instancia de señal seleccionada se muestrearía luego en, o cerca de,
su tiempo óptimo de temporización, y no se necesitaría una
repetición del muestreo para esta instancia de señal. Este diseño de
DLL puede reducir la magnitud de arritmia en la temporización de
muestreo para la instancia de señal seleccionada, lo que puede
mejorar la SINR de los datos demodulados. La repetición del muestreo
puede ser utilizada para las otras instancias de señal en la señal
recibida.
Cualquiera de los esquemas de DLL de diversidad
anteriormente descritos puede utilizarse también conjuntamente con
este diseño alternativo de DLL. Por ejemplo, los relojes de muestreo
para todas las N señales recibidas pueden ajustarse sobre la base
de la temporización óptima de muestreo para la mejor instancia de
señal entre todas las instancias de señal en las N señales
recibidas (es decir, el primer esquema de DLL de diversidad). La
repetición del muestreo no es necesario entonces para las N
instancias de señal correspondientes a la trayectoria de
propagación con la mejor instancia de señal. Los relojes de muestreo
también pueden ajustarse sobre la base de la temporización media de
muestreo de las N instancias de señal para la trayectoria de
propagación con la mejor instancia de señal (es decir, el segundo
esquema de DLL de diversidad). El reloj de muestreo para cada señal
recibida también puede ajustarse individualmente sobre la base de la
temporización de muestreo para la mejor instancia de señal en esa
señal recibida (es decir, el tercer esquema de DLL de
diversidad).
Los bucles de bloqueo de retardo y las técnicas
de recuperación de la temporización descritas aquí pueden
implementarse por varios medios. Por ejemplo, un bucle de bloqueo de
retardo puede implementarse en hardware, software, o una
combinación de los mismos. Para una implementación en hardware, los
elementos utilizados para implementar uno o más bucles de bloqueo
de retardo pueden implementarse dentro de uno o más circuitos
integrados específicos para la aplicación (ASIC), procesadores de
señales digitales (DSP), dispositivos de procesamiento de señales
digitales (DSPD), dispositivos de lógica programable (PLD),
formaciones de compuertas programables en el terreno (FPGA),
procesadores, controladores, microcontroladores, microprocesadores,
otras unidades electrónicas diseñadas para realizar las funciones
aquí descritas, o una combinación de los mismos. Un DSP también
puede diseñarse con la capacidad de implementar múltiples
procesadores piloto en paralelo o de manera multiplexada por
división del tiempo (TDM).
Para una implementación en software, el total, o
porciones, de los bucles de bloqueo de retardo, y/o ciertas
técnicas de recuperación de temporización, pueden implementarse con
módulos (p. ej., procedimientos, funciones, etc.) que realizan las
funciones aquí descritas. Los códigos de software pueden almacenarse
en una unidad de memoria (p. ej., la memoria 122 en la Fig. 1) y
ser ejecutadas por un procesador (p. ej., el DSP 120). La unidad de
memoria puede implementarse dentro del procesador, o ser externa al
procesador, en cuyo caso puede acoplarse comunicativamente con el
procesador mediante diversos medios, según se conoce en la
tecnología.
Los bucles de bloqueo de retardo también pueden
implementarse con una combinación de hardware y software. Por
ejemplo, el hardware puede utilizarse para derivar las métricas de
error y generar los controles de temporización, y el software puede
utilizarse para implementar los filtros de bucle.
Los títulos se incluyen aquí como referencia y
para ayudar a localizar ciertas secciones. Estos títulos no están
concebidos para limitar el alcance de los conceptos descritos bajo
los mismos, y estos conceptos pueden tener aplicabilidad en otras
secciones en toda la memoria.
Claims (19)
1. Un procedimiento para derivar la
temporización de muestreo para una pluralidad de instancias de señal
recibidas por una pluralidad de antenas (112) en una unidad
receptora (100) en un sistema de comunicación inalámbrico, que
comprende:
derivar una métrica de error (EM) que indica el
error en la temporización de muestreo para cada una entre la
pluralidad de instancias de señal;
estimar una calidad de señal para cada una entre
la pluralidad de instancias de señal;
comparar las calidades de señal estimadas de la
pluralidad de instancias de señal;
seleccionar una entre la pluralidad de
instancias de señal sobre la base de un resultado de la
comparación;
actualizar un filtro (430) de bucle sobre la
base de la métrica de error derivada para la instancia de señal
seleccionada; y
derivar la temporización de muestreo para la
pluralidad de instancias de señal sobre la base de una salida del
filtro de bucle.
\vskip1.000000\baselineskip
2. El procedimiento de la reivindicación 1, en
el cual la métrica de error para la instancia de señal seleccionada
es una indicación de un error instantáneo en la temporización de
muestreo para la instancia de señal seleccionada.
3. El procedimiento de la reivindicación 1, en
el cual el filtro (430) de bucle es parte de un bucle de bloqueo de
retardo utilizado para derivar la temporización de muestreo para la
pluralidad de las instancias de señal.
4. El procedimiento de la reivindicación 1, en
el cual la calidad de señal se cuantifica por una razón entre la
señal y el ruido e interferencia (SINR), y en el cual la instancia
de señal seleccionada tiene el valor más alto de SINR entre la
pluralidad de instancias de señal.
5. El procedimiento de la reivindicación 1, en
el cual la pluralidad de instancias de señal están asociadas a una
única trayectoria de propagación.
6. El procedimiento de la reivindicación 1, en
el cual el sistema de comunicación inalámbrica es un sistema CDMA;
optativamente, un sistema CDMA IS-856.
7. Un procedimiento según la reivindicación 1,
que comprende adicionalmente:
actualizar un filtro (430) de bucle para cada
una entre la pluralidad de instancias de señal sobre la base de la
métrica de error derivada para la instancia de señal;
cargar el valor del filtro de bucle para la
instancia de señal seleccionada sobre el filtro de bucle para cada
una de las restantes entre la pluralidad de instancias de señal;
y
derivar la temporización de muestreo para cada
instancia de señal sobre la base de una salida del filtro de bucle
para la instancia de señal.
\vskip1.000000\baselineskip
8. Un procedimiento según la reivindicación 1,
en el cual la pluralidad de instancias de señal corresponden a una
única trayectoria de propagación en un terminal en un sistema de
comunicación CDMA, que comprende adicionalmente:
derivar la métrica de error para cada una entre
la pluralidad de instancias de señal con un discriminador
temprano/tardío (422a, 422b, 424a, 424b , 426) y sobre la base de
las muestras de datos para la instancia de señal; y
en el que la estimación de la calidad de la
señal comprende estimar una razón entre señal y ruido e
interferencia (SINR) de cada una entre la pluralidad de las
instancias de señal; y
en el que la comparación de las calidades
estimadas de señal comprende comparar los valores estimados de SINR
de la pluralidad de instancias de señal; y
en el que seleccionar una entre la pluralidad de
instancias de señal comprende seleccionar una instancia de señal
con el mayor valor de SINR.
\vskip1.000000\baselineskip
9. El procedimiento de la reivindicación 8, que
comprende adicionalmente:
repetir el muestreo de las muestras de datos
para cada instancia de señal, sobre la base de la temporización de
muestreo derivada, a fin de proporcionar muestras interpoladas para
la instancia de señal; y
procesar muestras interpoladas tardías y
tempranas para cada instancia de señal a fin de derivar la métrica
de error para la instancia de señal.
\vskip1.000000\baselineskip
10. El procedimiento de la reivindicación 9, que
comprende adicionalmente:
procesar muestras interpoladas a tiempo para
cada instancia de señal, a fin de derivar la SINR estimada de la
instancia de señal.
\vskip1.000000\baselineskip
11. Un procedimiento según la reivindicación 1,
que comprende adicionalmente:
seleccionar una entre una pluralidad de posibles
modalidades de bucle para un bucle de bloqueo de retardo, sobre la
base de las calidades estimadas de señal de la pluralidad de
instancias de señal; y
actualizar un filtro (430) de bucle para el
bucle de bloqueo de retardo, sobre la base de una o más métricas de
error para una o más instancias de señal seleccionadas, y de acuerdo
a la modalidad de bucle seleccionada.
\vskip1.000000\baselineskip
12. El procedimiento de la reivindicación 11, en
el cual la pluralidad de modalidades posibles de bucle incluye una
primera modalidad de bucle en la cual la temporización de muestreo
para la pluralidad de instancias de señal se deriva sobre la base
de la métrica de error para la instancia de señal con una mejor
calidad estimada de señal, o bien la pluralidad de posibles
modalidades de bucle incluye una segunda modalidad de bucle en la
cual la temporización de muestreo para la pluralidad de instancias
de señal se deriva sobre la base de métricas de error para la
pluralidad de las instancias de señal.
13. Una memoria acoplada comunicativamente con
un dispositivo de procesamiento de señales digitales (DSPD) capaz
de interpretar información digital para:
derivar una métrica de error que indique un
error en la temporización de muestreo para cada una entre una
pluralidad de instancias de señal recibidas por una pluralidad de
antenas;
estimar una calidad de señal de cada una entre
la pluralidad de instancias de señal;
comparar las calidades estimadas de señal de la
pluralidad de instancias de señal;
seleccionar una entre la pluralidad de
instancias de señal sobre la base de un resultado de la
comparación;
actualizar un filtro (430) de bucle sobre la
base de la métrica de error derivada para la instancia de señal
seleccionada; y
derivar la temporización de muestreo para la
pluralidad de instancias de señal sobre la base de una salida del
filtro de bucle.
\vskip1.000000\baselineskip
14. Un procesador de señales digitales que
comprende:
al menos un procesador piloto (410) utilizable
para estimar una calidad de señal de cada una entre una pluralidad
de instancias de señal recibidas por una pluralidad de antenas
(112), y derivar una métrica de error que indique un error en la
temporización de muestro para cada instancia de señal;
un controlador (440) utilizable para comparar
las calidades estimadas de señal de la pluralidad de instancias de
señal, y para seleccionar una entre una pluralidad de instancias de
señal sobre la base de un resultado
\hbox{de la comparación;
y} un filtro (430) de bucle, utilizable para
acumular la métrica de error derivada para la instancia de señal
seleccionada, y en el cual la temporización de muestreo para la
pluralidad de instancias de señal se deriva sobre la base de una
salida del filtro de bucle.
\vskip1.000000\baselineskip
15. Un aparato receptor en un sistema de
comunicación inalámbrica, que comprende:
medios para estimar una calidad de señal de cada
una entre una pluralidad de instancias de señal recibidas por una
pluralidad de antenas;
medios para comparar las calidades estimadas de
señal de la pluralidad de instancias de señal;
medios para seleccionar una entre la pluralidad
de instancias de señal sobre la base de un resultado de la
comparación;
medios para derivar una métrica de error que
indique un error en la temporización de muestreo para cada una
entre la pluralidad de instancias de señal;
medios para acumular la métrica de error
derivada para la instancia de señal seleccionada; y
medios para derivar la temporización de muestreo
para la pluralidad de instancias de señal sobre la base de la
métrica de error acumulada.
\vskip1.000000\baselineskip
16. Un aparato receptor (100) según la
reivindicación 15, que comprende:
al menos un procesador piloto (410) utilizable
para estimar la calidad de señal de cada una entre la pluralidad de
instancias de señal recibidas por una pluralidad de antenas, y para
derivar la métrica de error que indique un error en la
temporización de muestreo para cada instancia de señal;
un controlador (440) utilizable para comparar
las calidades estimadas de señal de la pluralidad de instancias de
señal, y para seleccionar dicha señal entre la pluralidad de
instancias de señal, sobre la base del resultado de la comparación;
y
un filtro (430) de bucle utilizable para
acumular la métrica de error para la instancia de señal
seleccionada, y en donde la temporización de muestreo para la
pluralidad de instancias de señal se deriva sobre la base de una
salida del filtro de bucle.
\vskip1.000000\baselineskip
17. El aparato receptor de la reivindicación 16,
que comprende adicionalmente:
al menos un almacén temporal (118) de muestras,
utilizable para almacenar muestras de datos para la pluralidad de
instancias de señal, y/o la inclusión optativa en cada procesador
piloto (410) de un interpolador (420) utilizable para volver a
muestrear muestras de datos para una instancia de señal específica,
sobre la base de la temporización de muestreo derivada, a fin de
proporcionar muestras interpoladas, incluyendo adicionalmente cada
procesador piloto un discriminador temprano/tardío (422a, 422b,
424a, 424b, 426) utilizable para procesar muestras interpoladas
tardías y tempranas para la instancia de señal específica, a fin de
derivar la métrica de error para la instancia de señal, y/o la
inclusión optativa adicional en cada procesador piloto (410) de un
estimador de calidad de señal, utilizable para procesar las muestras
interpoladas a tiempo para la instancia de señal específica, a fin
de derivar la calidad estimada de señal de la instancia de
señal.
\vskip1.000000\baselineskip
18. Un terminal que comprende el aparato
receptor de la reivindicación 16.
19. Una estación base que comprende el aparato
receptor de la reivindicación 16.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26311801P | 2001-01-19 | 2001-01-19 | |
| US263118 | 2001-01-19 | ||
| US10/044,235 US7010073B2 (en) | 2001-01-19 | 2002-01-11 | Delay lock loops for wireless communication systems |
| US44235 | 2002-01-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2328020T3 true ES2328020T3 (es) | 2009-11-06 |
Family
ID=26721307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES02726558T Expired - Lifetime ES2328020T3 (es) | 2001-01-19 | 2002-01-17 | Bucles de bloqueo de retardo para sistemas de comunicacion inalambrica. |
Country Status (14)
| Country | Link |
|---|---|
| US (2) | US7010073B2 (es) |
| EP (2) | EP2071730B1 (es) |
| JP (1) | JP2004537185A (es) |
| KR (2) | KR100924247B1 (es) |
| CN (1) | CN1498460B (es) |
| AT (1) | ATE433622T1 (es) |
| AU (1) | AU2002256982C1 (es) |
| BR (1) | BR0206571A (es) |
| CA (3) | CA2776873C (es) |
| DE (1) | DE60232606D1 (es) |
| ES (1) | ES2328020T3 (es) |
| MX (1) | MXPA03006460A (es) |
| TW (1) | TWI249294B (es) |
| WO (1) | WO2002071647A1 (es) |
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- 2002-01-17 CA CA2776873A patent/CA2776873C/en not_active Expired - Fee Related
- 2002-01-17 EP EP09156723.0A patent/EP2071730B1/en not_active Expired - Lifetime
- 2002-01-17 JP JP2002570437A patent/JP2004537185A/ja active Pending
- 2002-01-17 AU AU2002256982A patent/AU2002256982C1/en not_active Ceased
- 2002-01-17 CA CA2435440A patent/CA2435440C/en not_active Expired - Fee Related
- 2002-01-17 BR BR0206571-1A patent/BR0206571A/pt not_active Application Discontinuation
- 2002-01-17 CN CN028054806A patent/CN1498460B/zh not_active Expired - Fee Related
- 2002-01-17 AT AT02726558T patent/ATE433622T1/de not_active IP Right Cessation
- 2002-01-17 WO PCT/US2002/001793 patent/WO2002071647A1/en active Application Filing
- 2002-01-17 CA CA2828227A patent/CA2828227C/en not_active Expired - Fee Related
- 2002-01-17 KR KR1020087028853A patent/KR100924247B1/ko active IP Right Grant
- 2002-01-17 MX MXPA03006460A patent/MXPA03006460A/es active IP Right Grant
- 2002-01-17 EP EP02726558A patent/EP1464128B1/en not_active Expired - Lifetime
- 2002-01-17 ES ES02726558T patent/ES2328020T3/es not_active Expired - Lifetime
- 2002-01-17 KR KR1020037009603A patent/KR100924244B1/ko active IP Right Grant
- 2002-01-17 DE DE60232606T patent/DE60232606D1/de not_active Expired - Lifetime
- 2002-01-18 TW TW091100760A patent/TWI249294B/zh not_active IP Right Cessation
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- 2006-03-03 US US11/368,115 patent/US7817760B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100924244B1 (ko) | 2009-10-30 |
| US20020127983A1 (en) | 2002-09-12 |
| CN1498460B (zh) | 2010-04-28 |
| CA2435440A1 (en) | 2002-09-12 |
| CA2828227C (en) | 2014-07-08 |
| KR20080108367A (ko) | 2008-12-12 |
| EP2071730B1 (en) | 2014-07-23 |
| EP1464128A1 (en) | 2004-10-06 |
| EP1464128B1 (en) | 2009-06-10 |
| CA2435440C (en) | 2012-12-18 |
| US7817760B2 (en) | 2010-10-19 |
| WO2002071647A1 (en) | 2002-09-12 |
| KR100924247B1 (ko) | 2009-10-30 |
| JP2004537185A (ja) | 2004-12-09 |
| MXPA03006460A (es) | 2004-05-24 |
| CA2776873C (en) | 2013-12-03 |
| CA2828227A1 (en) | 2002-09-12 |
| BR0206571A (pt) | 2004-12-14 |
| EP2071730A2 (en) | 2009-06-17 |
| CN1498460A (zh) | 2004-05-19 |
| KR20030070125A (ko) | 2003-08-27 |
| DE60232606D1 (de) | 2009-07-23 |
| US20060146918A1 (en) | 2006-07-06 |
| TWI249294B (en) | 2006-02-11 |
| CA2776873A1 (en) | 2002-09-12 |
| US7010073B2 (en) | 2006-03-07 |
| AU2002256982C1 (en) | 2008-08-28 |
| ATE433622T1 (de) | 2009-06-15 |
| EP2071730A3 (en) | 2013-01-23 |
| AU2002256982B2 (en) | 2007-11-29 |
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