KR20080102730A - 표시장치 - Google Patents

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KR20080102730A
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Abstract

제품의 내부식성을 향상시킬 수 있는 표시장치가 개시된다. 표시장치는 구동칩이 실장된 메인 표시패널, 데이터 배선의 단부에 형성된 데이터 패드부와 연결된 제1 라인과, 제1 라인과 이격되고 베이스 기판의 외곽에 형성된 쇼팅바와 연결된 제2 라인과, 제1 라인 및 제2 라인을 연결시키는 브릿지를 포함하는 서브 표시패널 및 메인 표시패널과 서브 표시패널을 전기적으로 연결하며, 데이터 패드부와 전기적으로 접착되어 구동칩으로부터 전달된 구동신호를 서브 표시패널에 전달하는 연성인쇄회로기판을 포함한다. 이에 따라, 데이터 배선의 부식 진행 속도를 늦춤으로써 표시장치의 내부식성을 향상시킬 수 있다.
Figure P1020070049539
메인 표시패널, 서브 표시패널, 1세트 모델, COF, 내부식성, 레이저트리밍

Description

표시장치{DISPLAY APPARATUS}
도 1은 본 발명의 실시예들에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 서브 표시패널의 확대 평면도이다.
도 3은 도 2의 I-I’라인 및 Ⅱ-Ⅱ'라인을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 서브 표시패널의 확대 평면도이다.
도 5는 도 4의 I-I’라인 및 Ⅱ-Ⅱ'라인을 따라 절단한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
MP : 메인 표시패널 SP : 서브 표시패널
CM : 연성인쇄회로기판 DIC : 구동칩
DA1 : 메인 표시영역 DA2 : 서브 표시영역
PA1, PA2, PA3 : 제1, 제2, 제3 주변영역
TFT : 박막 트랜지스터 PE : 화소 전극
152 : 단부 패턴 154 : 제1 라인
156 : 제2 라인 122 : 브릿지
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 제품의 신뢰성을 향상시킨 표시장치에 관한 것이다.
일반적으로, 표시장치는 화상을 표시하기 위한 표시패널과, 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다. 표시패널은 화소를 구동하기 위한 스위칭 소자들이 형성된 제1 기판과, 제1 기판과 대향하여 공통전압을 인가하는 제2 기판과, 제1 및 제2 기판들 사이에 개재되어 형성된 액정층을 포함한다. 표시패널은 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
최근에는 메인 영상을 표시하는 메인 표시패널과, 서브 영상을 표시하는 서브 표시패널이 양면에 배치된 양방향 표시장치가 개발되었다. 양방향 표시장치는 2개의 표시패널이 하나로 결합함으로써 중복되는 구성 요소가 하나의 표시장치에 포함되게 되는데, 이는 원가 절감 및 표시장치의 소형화 측면에서 불리할 수 있다. 현재는, 원가를 절감하기 위해 메인 표시패널의 구동칩을 통해 서브 표시패널을 구동하는 1 세트 모듈(1 Set Module)을 개발하고 있다.
한편, 1 세트 모듈의 메인 표시패널은 일반 표시패널과 동일하게 디자인되어 구동칩이 실장되는 영역에 비주얼 패드가 배치됨으로써 레이저 트리밍 이후에도 배선들의 단부를 구동칩, 이방성 도전필름, 실리콘 등에 의해 감싸져서 부식에 의한 표시패널의 손상이 적다.
반면, 서브 표시패널은 서브 표시패널에 형성된 배선들이 메인 표시패널에 형성된 배선들에 비해 상대적으로 배선간의 피치가 작아 배선들 간의 미스 얼라인 마진이 부족하고, 서브 표시패널의 비주얼 인스펙션을 위한 비주얼 패드와 전기적 으로 연결된 쇼팅 바의 위치가 서브 표시패널의 외곽에 치우쳐 있다. 이에 따라, 서브 표시패널의 비주얼 인스펙션 이후 레이저 트리밍에 의해 절단된 배선의 단부를 이방성 도전 필름만이 감싸고 있는 등, 구조적으로 부식에 취약한 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 내부식성이 향상된 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시장치는 구동칩이 실장된 메인 표시패널, 데이터 배선의 단부에 형성된 데이터 패드부와 연결된 제1 라인과, 상기 제1 라인과 이격되고 베이스 기판의 외곽에 형성된 쇼팅바와 연결된 제2 라인과, 상기 제1 라인 및 제2 라인을 연결시키는 브릿지를 포함하는 서브 표시패널 및 상기 메인 표시패널과 상기 서브 표시패널을 전기적으로 연결하며, 상기 데이터 패드부와 전기적으로 접착되어 상기 구동칩으로부터 전달된 구동신호를 상기 서브 표시패널에 전달하는 연성인쇄회로기판을 포함한다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시장치는 구동칩이 실장된 메인 표시패널, 데이터 배선의 단부에 형성된 단부 패턴 및 상기 단부 패턴 상에 투명 도전층으로 형성된 전극 패턴을 포함하는 데이터 패드부와, 상기 투명 도전층으로 형성되어 상기 전극 패턴 및 베이스 기판의 외곽에 형성된 쇼팅바를 연결하는 연결 배선을 포함하는 서브 표시패널 및 상기 메인 표시패널과 상 기 서브 표시패널을 전기적으로 연결하며 각 데이터 패드부와 전기적으로 접착되어 상기 구동칩으로부터 전달된 구동신호를 상기 서브 표시패널에 전달하는 연성인쇄회로기판을 포함한다.
이러한 표시장치에 따르면, 상기 쇼팅바와 콘택하는 상기 제2 라인을 상기 브릿지로 상기 제1 라인과 연결하거나, 상기 데이터 패드부와 상기 쇼팅바를 상기 연결 배선을 통해 연결함으로써 상기 데이터 배선의 부식 진행 속도를 최소화시켜 제품의 내부식성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 표시장치의 평면도이다.
도 1을 참조하면, 본 발명에 따른 표시장치는 구동칩(DIC)이 실장된 메인 표시패널(MP), 연성인쇄회로기판(CM) 및 서브 표시패널(SP)을 포함한다.
메인 표시패널(MP)은 복수의 단위 화소들(미도시)이 형성된 메인 표시영역(DA1)을 통해 화상을 표시한다. 메인 표시영역(DA1)에는 복수의 배선들(미도시)과, 각 단위 화소를 스위칭 하는 박막 트랜지스터들(미도시)과, 각 박막 트랜지스터와 전기적으로 연결된 화소 전극들(미도시)이 형성된다. 메인 표시패널(MP)의 메인 표시영역(DA1)의 제1 주변영역(PA1)에는 구동칩(DIC)이 실장되고, 제2 주변영역(PA2)에는 연성인쇄회로기판(CM)이 부착된다.
구동칩(DIC)은 메인 표시패널(MP)의 상기 복수의 배선들과 전기적으로 연결되어 메인 표시영역(DA1)으로 구동 신호를 전달한다. 구동칩(DIC)이 실장된 제1 주 변영역(PA1)에는, 상기 배선들과 전기적으로 연결되고 비주얼 인스펙션을 위한 비주얼 패드부(미도시)가 형성될 수 있다.
연성인쇄회로기판(CM)은 메인 표시패널(MP)의 제2 주변영역(PA2)에 부착된다. 연성회로기판(CM)은 예를 들어, 메인 표시패널(MP)의 제2 주변 영역(PA2) 및 연성인쇄회로기판(CM) 사이에 개재된 이방성 도전필름(미도시)을 고온으로 가압하여 연결시킬 수 있다. 연성인쇄회로기판(CM)은 서브 표시 패널(SP)의 서브 표시영역(DA2)의 제3 주변영역(PA3)에 부착되어, 메인 표시패널(MP) 및 서브 표시패널(SP)을 전기적, 물리적으로 연결시킨다.
서브 표시패널(SP)은 복수의 단위 화소들(미도시)이 형성된 서브 표시영역(DA2)을 통해 화상을 표시한다. 서브 표시영역(DA2)에는 복수의 배선들(미도시)과, 각 단위 화소를 스위칭 하는 박막 트랜지스터들(미도시)과, 각 박막 트랜지스터와 전기적으로 연결된 화소 전극들(미도시)이 형성된다. 메인 표시패널(MP)에 실장된 구동칩(DIC)의 상기 구동신호는 서브 표시패널(SP)의 제3 주변영역(PA3)과 연결된 연성인쇄회로기판(CM)을 통해 서브 표시패널(SP)로 전달된다. 연성인쇄회로기판(CM)을 통해 서브 표시패널(SP)로 전달된 상기 구동 신호에 의해 서브 표시패널(SP)이 구동된다.
도 2는 본 발명의 일 실시예에 따른 서브 표시패널의 확대 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 서브 표시패널(SP)의 서브 표시영역에(DA2)는 게이트 배선(GL)들, 데이터 배선(DL)들, 박막 트랜지스터(TFT)들 및 화소 전극(PE)들이 형성되고, 제3 주변영역(PA3)에는 데이터 패드부(DPA), 제1 라인(154), 제2 라인(156), 브릿지(122) 및 쇼팅바(124, 126)가 형성된다.
게이트 배선(GL)들은 베이스 기판(110)의 제1 방향(D1)으로 연장되고, 제1 방향과 다른 제2 방향(D2)으로 병렬로 배치된다. 제1 방향(D1)과 상기 제2 방향은 예를 들어, 서로 수직할 수 있다.
데이터 배선(DL)들은 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 병렬로 배치된다. 데이터 배선(DL)들은 게이트 배선(GL)들과 교차한다.
각 박막 트랜지스터(TFT)는 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 게이트 전극(GE)은 게이트 배선(GL)과 연결되고, 소스 전극(SE)은 데이터 배선(DL)과 연결되어 게이트 전극(GE)과 일부 중첩되도록 배치된다. 드레인 전극(DE)은 소스 전극(SE)과 이격되어 게이트 전극(GE)과 일부 중첩되도록 배치된다.
각 화소 전극(PE)은 서브 표시영역(DA2)에 형성되어 서브 표시영역(DA2)의 단위 화소(P)들을 정의한다. 화소 전극(PE)은 드레인 전극(DE)의 일단부에 형성된 콘택홀(CH)을 통해 드레인 전극(DE)과 콘택하여 박막 트랜지스터(TFT)와 전기적으로 연결된다.
각 데이터 패드부(DPA)는 서브 표시영역(DA2)으로부터 제3 주변영역(PA3)까지 연장된 데이터 배선(DL)들의 일단부에 형성된다. 데이터 패드부(DPA)는 데이터 배선(DL)과 연결된 단부 패턴(152)과, 단부 패턴(152)과 콘택하는 제1 전극 패턴(TE1)을 포함한다.
제1 라인(154)은 제3 주변영역(PA3)에 단부 패턴(152)과 연결되어 형성된다. 제1 라인(154)은 예를 들어, 데이터 패드부(DPA)로부터 베이스 기판(110)의 외곽부(SA)를 향해 연장되어 형성된다. 제2 라인(156)은 제1 라인(154)과 이격되어 제3 주변영역(PA3)에 형성된다. 제1 라인(154)과 제2 라인(156)은 서로 이격되어 배치됨으로써 물리적으로 분리된다. 제1 라인(154) 및 제2 라인(156)은 브릿지(122)를 통해 전기적으로 연결된다.
브릿지(122)는 제3 주변영역(PA3)에 형성되어 제1 라인(154) 및 제2 라인(156)을 전기적으로 연결시킨다. 브릿지(122)의 일단은 제1 라인(154)과 콘택하고, 상기 일단의 타단은 제2 라인(156)과 콘택하여 브릿지(122)가 제1 라인(154)과 제2 라인(156)을 전기적으로 연결한다.
쇼팅바(124, 126)는 제3 주변 영역(PA3)에 형성되어 제2 라인(156)들과 콘택한다. 쇼팅바(124, 126)는 비주얼 인스펙션을 위한 검사 신호를 인가하는 비주얼 패드(미도시)와 연결된다. 쇼팅바(124, 126)는 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 서로 평행하게 배치된 제1 검사 배선(124) 및 제2 검사 배선(126)을 포함한다.
일례로, 제1 검사 배선(124)은 일 데이터 배선(DL)과 연결되고, 제2 검사 배선(126)은 상기 일 데이터 배선(DL)을 기준으로 제1 방향(D1)으로 인접하게 배치된 다른 데이터 배선(DL)과 연결될 수 있다. 상기 다른 데이터 배선(DL)의 제1 방향(D1)에 배치된 또 다른 데이터 배선(DL)은 제1 검사 배선(124)과 연결된다. 상기 일 데이터 배선(DL) 및 상기 또 다른 데이터 배선(DL)은 예를 들어, 홀수 번째 데이터 배선들이고, 상기 다른 데이터 배선(DL)은 짝수 번째 데이터 배선일 수 있다. 상기 제1 검사 배선(124) 및 제2 검사 배선(126)은 예를 들어, 각각 베이스 기판의 외곽부(SA)를 따라 바(bar)-형으로 형성될 수 있다. 쇼팅바(124, 126)는 검사 신호를 인가하는 검사 패드(미도시)와 전기적으로 연결된다.
쇼팅바(124, 126)는 제2 라인(156)들과 콘택하여 복수의 데이터 배선(DL)들을 전기적으로 연결시킨다. 쇼팅바(124, 126)는 상기 검사 신호를 인가하는 상기 비주얼 패드와 전기적으로 연결되어 상기 검사 신호를 데이터 배선(DL)들로 전달한다. 상기 비주얼 인스펙션 이후에는, 제2 라인(156)들을 각각 절단하여 쇼팅바(124, 126)와, 제2 라인(124)들을 전기적으로 분리시킨다. 제2 라인(156)들은 예를 들어, 레이저 트리밍에 의해 데이터 배선(DL)들과 전기적으로 분리될 수 있다.
도 3은 도 2의 I-I’라인 및 Ⅱ-Ⅱ'라인을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 서브 표시패널(SP)의 베이스 기판(110) 상에는 게이트 배선(GL)과 연결된 박막 트랜지스터(TFT)의 게이트 전극(GE), 브릿지(122) 및 제1 검사 배선(124)이 형성된다. 이하, 쇼팅바(124, 126) 중, 제1 검사 배선(124)을 일례로 하여 설명하기로 한다.
베이스 기판(110)은 투명한 재질로 형성될 수 있다. 베이스 기판(110)은 예를 들어, 유리 기판, 플라스틱 기판 또는 소다 라임 기판 등일 수 있다.
게이트 전극(GE), 브릿지(122) 및 제1 검사 배선(124)은 베이스 기판(110) 상에 형성된 게이트 금속층을 패터닝하여 형성한다.
게이트 전극(GE), 브릿지(122) 및 제1 검사 배선(124)이 형성된 베이스 기판(110) 상에는 게이트 절연층(130)이 형성된다. 게이트 절연층(130)은 예를 들어, 질화 실리콘(SiNx)으로 형성될 수 있다. 게이트 절연층(130)은 브릿지(122)의 일부를 노출시키는 제1 홀(H1) 및 제2 홀(H2)과, 제1 검사 배선(124)의 일부를 노출시키는 제3 홀(H3)을 포함한다.
게이트 절연층(130)이 형성된 베이스 기판(110) 상에는 반도체 패턴(140)이 형성된다. 반도체 패턴(140)은 박막 트랜지스터(TFT)의 게이트 전극(GE) 상에 배치된다. 반도체 패턴(140)은 순차적으로 적층된 반도체층(142) 및 오믹 콘택층(144)을 포함할 수 있다. 반도체층(142)은 예를 들어, 아몰퍼스 실리콘(a-Si)으로 형성될 수 있고, 오믹 콘택층(144)은 예를 들어, n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+ a-Si)으로 형성될 수 있다.
반도체 패턴(140)이 형성된 베이스 기판(110) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과, 데이터 배선(DL)과 연결된 단부 패턴(152), 제1 라인(154) 및 제2 라인(156)이 형성된다. 소스 전극(SE), 드레인 전극(DE), 단부 패턴(152), 제1 및 제2 라인들(154, 156)은 소스 금속층을 사진 식각 공정을 통해 패터닝하여 형성한다.
소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)과 대응하여 배치된 반도체 패턴(140) 상에 형성되어 각각 게이트 전극(GE)과 중첩된다. 소스 전극(SE) 및 드레인 전극(DE)은 서로 이격되어 배치된다. 단부 패턴(152)은 데이터 배선(DL)과 연결된다.
제1 라인(154)은 단부 패턴(152)과 연결된다. 제1 라인(154)은 게이트 절연층(130)의 제1 홀(H1)을 통해 브릿지(122)와 콘택한다. 제2 라인(156)은 제1 라 인(154)과 이격되고, 제2 라인(156)은 게이트 절연층(130)의 제2 홀(H2)을 통해 브릿지(122)와 콘택한다. 제1 및 제2 라인들(154, 156)은 브릿지(122)를 통해 서로 전기적으로 연결된다. 제2 라인(156)은 게이트 절연층(130)의 제3 홀(H3)을 통해 제1 검사 배선(124)과 콘택한다.
소스 전극(SE), 드레인 전극(DE), 단부 패턴(152), 제1 및 제2 라인들(154, 156)이 형성된 베이스 기판(110) 상에는 패시베이션층(160)이 형성된다. 패시베이션층(160)은 드레인 전극(DE)의 일단부를 노출시키는 콘택홀(CH)과, 단부 패턴(152)을 노출시키는 제4 홀(H4)과, 제1 검사 배선(124)과 콘택하는 제2 라인(156)의 일단을 노출시키는 제5 홀(H5)을 포함한다. 패시베이션층(160)은 소스 전극(SE) 및 드레인 전극(DE)을 커버하고, 제1 및 제2 라인들(154, 156)을 커버한다. 패시베이션층(160)은 예를 들어, 질화 실리콘(SiNx)으로 형성될 수 있다.
도면으로 도시하지는 않았으나, 패시베이션층(160) 상에는 다른 층들에 비해 상대적으로 두꺼운 두께를 갖는 유기층(미도시)이 형성될 수 있다. 서브 표시패널(SP)이 상기 유기층을 포함하는 경우에는 상기 유기층은 패시베이션층(160)의 콘택홀(CH) 및 제5 홀(H5)과 대응하는 홀들을 더 포함할 수 있다.
패시베이션층(160)이 형성된 베이스 기판(110) 상에는 화소 전극(PE), 데이터 패드부(DPA)의 제1 전극 패턴(TE1) 및 제2 전극 패턴(TE2)이 형성된다. 화소 전극(PE)은 단위 화소(P)에 형성되고, 패시베이션층(160)의 콘택홀(CH)을 통해 드레인 전극(DE)의 일단부와 콘택한다. 제1 전극 패턴(TE1)은 제4 홀(H4)을 통해 단부 패턴(152)과 콘택한다. 제2 전극 패턴(TE2)은 제5 홀(H5)을 통해 제2 라인(156)의 일단과 콘택한다. 화소 전극(PE), 제1 및 제2 전극 패턴들(TE1, TE2)은 투명하고 도전성이 있는 물질로 형성된 투명 도전층을 패터닝하여 형성할 수 있다. 상기 투명 도전층은 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 등으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 라인(154) 및 제2 라인(156)을 서로 이격시켜 배치하고, 브릿지(122)를 이용하여 제1 및 제2 라인(154, 156)을 전기적으로 연결시킴으로써 데이터 배선(DL)들의 부식 속도를 최소화할 수 있다. 즉, 이후에 제2 라인(156)이 레이저 트리밍되어 트리밍된 제2 라인(156)이 수분에 노출되더라도 상기 수분은 트리밍된 제2 라인(156)으로부터 브릿지(122) 및 제1 라인(154) 순으로 침투하므로, 상기 수분이 단부 패턴(152)까지 도달하는데 상대적으로 오랜 시간이 걸린다. 이에 따라, 단부 패턴(152) 및 데이터 배선(DL)의 부식 속도를 최소화할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 서브 표시패널의 확대 평면도이다.
도 4에 도시된 본 발명의 다른 실시예에 따른 서브 표시패널(SP)은 데이터 패드부(DPA), 연결 배선(170)들 및 쇼팅바(124, 126)를 제외하고는 도 2에 도시된 일 실시예에 따른 서브 표시패널과 동일하므로, 중복되는 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 서브 표시패널(SP)의 서브 표시영역(DA2)에는 게이트 배선(GL)들, 데이터 배선(DL)들, 박막 트랜지스터(TFT)들 및 화소 전극(PE)들이 형성되고, 제3 주변영역(PA3)에는 데이터 패드부(DPA), 연결 배선(170)들 및 쇼팅바(124, 126)가 형성된다.
각 데이터 패드부(DPA)는 서브 표시영역(DA2)으로부터 제3 주변영역(PA3)까지 연장된 데이터 배선(DL)들의 일단부에 형성된다. 데이터 패드부(DPA)는 데이터 배선(DL)과 연결된 단부 패턴(152)과, 단부 패턴(152)과 콘택하는 제1 전극 패턴(TE1)을 포함한다.
각 연결 배선(170)은 제3 주변영역(PA3)에 제1 전극 패턴(TE1)과 연결되어 형성된다. 연결 배선(170)은 예를 들어, 데이터 패드부(DPA)로부터 베이스 기판(110)의 외곽부(SA)를 향해 연장되어 형성된다.
쇼팅바(124, 126)는 제3 주변 영역(PA3)에 형성되어 연결 배선(170)들과 콘택한다. 쇼팅바(124, 126)는 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 서로 평행하게 배치된 제1 검사 배선(124) 및 제2 검사 배선(126)을 포함할 수 있다. 제1 검사 배선(124)은 예를 들어, 홀수 번째 데이터 배선(DL)들과 연결되고, 제2 검사 배선(126)은 제1 검사 배선(124)과 평행하게 배치되어 짝수 번째 데이터 배선(DL)과 연결될 수 있다. 쇼팅바(124, 126)는 베이스 기판의 외곽부(SA)를 따라 바(bar)-형으로 형성될 수 있다.
한편, 본 발명의 다른 실시예에 따른 데이터 패드부(DPA) 및 쇼팅바(124, 126)의 거리는 본 발명의 일 실시예 또는 기존의 데이터 패드부 및 쇼팅바의 거리보다 상대적으로 짧게 형성함으로써 연결 배선(170)의 저항을 감소시킬 수 있다.
쇼팅바(124, 126)는 연결 배선(170)들과 콘택하여 복수의 데이터 배선(DL)들을 전기적으로 연결시킨다. 쇼팅바(124, 126)는 비주얼 인스펙션을 위한 검사 신호 를 데이터 배선(DL)들로 전달한다. 상기 비주얼 인스펙션 이후에는, 연결 배선(170)들을 각각 절단하여 쇼팅바(124, 126)와 연결 배선(170)들을 전기적으로 분리시킨다. 연결 배선(170)들은 예를 들어, 레이저 트리밍에 의해 데이터 배선(DL)들과 전기적으로 분리될 수 있다.
도 5는 도 4의 I-I’라인 및 Ⅱ-Ⅱ'라인을 따라 절단한 단면도이다.
도 5에 도시된 본 발명의 다른 실시예에 따른 서브 표시패널(SP)은 데이터 패드부(DPA), 연결 배선(170)들 및 쇼팅바(124, 126)를 제외하고는 도 3에 도시된 일 실시예에 따른 서브 표시패널과 동일하므로, 중복되는 상세한 설명은 생략하기로 한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 서브 표시패널(SP)의 베이스 기판(110) 상에는 게이트 배선(GL)과 연결된 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 제1 검사 배선(124)이 형성된다. 게이트 전극(GE) 및 제1 검사 배선(124)은 게이트 금속층으로 형성된다.
게이트 전극(GE) 및 제1 검사 배선(124)이 형성된 베이스 기판(110) 상에는 게이트 절연층(130)이 형성된다. 게이트 절연층(130)은 제1 검사 배선(124)의 일부를 노출시키는 제6 홀(H6)을 포함한다.
게이트 절연층(130)이 형성된 베이스 기판(110) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)과, 데이터 배선(DL)의 일단부와 연결된 단부 패턴(152)이 형성된다. 소스 전극(SE), 드레인 전극(DE) 및 단부 패턴(152)은 소스 금속층으로 형성된다.
소스 전극(SE), 드레인 전극(DE) 및 단부 패턴(152)이 형성된 베이스 기판(110) 상에는 패시베이션층(160)이 형성된다. 패시베이션층(160)은 드레인 전극(DE)의 일단을 노출시키는 콘택홀(CH)과, 단부 패턴(152)의 일부를 노출시키는 제7 홀(H7)과, 게이트 절연층(130)의 제6 홀(H6)과 대응하여 제1 검사 배선(124)을 노출시키는 제8 홀(H8)을 포함한다.
도면으로 도시하지는 않았으나, 패시베이션층(160) 상에는 다른 층들에 비해 상대적으로 두꺼운 두께를 갖는 유기층(미도시)이 형성될 수 있다. 서브 표시패널(SP)이 상기 유기층을 포함하는 경우에는 상기 유기층은 패시베이션층(160)의 콘택홀(CH) 및 제7 홀(H7)과 대응하는 홀들을 더 포함할 수 있다.
패시베이션층(160)이 형성된 베이스 기판(110) 상에는 화소 전극(PE), 제1 전극 패턴(TE1) 및 연결 배선(170)이 형성된다. 화소 전극(PE)은 콘택홀(CH)을 통해 드레인 전극(DE)과 접촉하고, 제1 전극 패턴(TE1)은 제7 홀(H7)을 통해 단부 패턴(152)과 접촉한다. 연결 배선(170)은 제1 전극 패턴(TE1)과 연결되고 연결 배선(170)의 일단부는 게이트 절연층(130)의 제6 홀(H6) 및 패시베이션층(160)의 제8 홀(H8)을 통해 노출되는 제1 검사 배선(124)과 접촉한다.
본 발명의 다른 실시예에 따르면, 데이터 패드부(DPA)의 제1 전극 패턴(TE1)과 연결된 연결 배선(170)을 제1 검사 배선(124)과 연결시킴으로써 데이터 배선(DL)들의 부식 속도를 최소화할 수 있다. 즉, 연결 배선(170)을 내부식성이 좋은 물질인 ITO 또는 IZO 등으로 형성된 투명 도전층을 패터닝하여 형성함으로써 연결 배선(170)을 레이저 트리밍하더라도 수분이 침투하여 연결 배선(170) 및 제1 전극 패턴(TE1)이 부식되는 것을 방지할 수 있다. 이에 따라, 단부 패턴(152) 및 데이터 배선(DL)의 부식 속도를 최소화할 수 있다.
이와 같은 표시 장치에 따르면, 메인 표시패널의 구동칩을 통해 서브 표시패널을 구동하는 1 세트 모듈(1 Set Module)의 상기 서브 표시패널의 데이터 패드부 와 쇼팅바의 연결 구조를 변경함으로써 데이터 배선의 부식 속도를 늦추어 제품의 내부식성 및 신뢰성을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 구동칩이 실장된 메인 표시패널;
    데이터 배선의 단부에 형성된 데이터 패드부와 연결된 제1 라인과, 상기 제1 라인과 이격되고 베이스 기판의 외곽에 형성된 쇼팅바와 연결된 제2 라인과, 상기 제1 라인 및 제2 라인을 연결시키는 브릿지를 포함하는 서브 표시패널; 및
    상기 메인 표시패널과 상기 서브 표시패널을 전기적으로 연결하며, 상기 데이터 패드부와 전기적으로 접착되어 상기 구동칩으로부터 전달된 구동신호를 상기 서브 표시패널에 전달하는 연성인쇄회로기판을 포함하는 표시장치.
  2. 제1항에 있어서, 상기 제1 라인 및 상기 제2 라인은
    상기 데이터 배선과 동일한 소스 금속층으로 형성된 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 브릿지는
    상기 데이터 배선과 교차하는 게이트 배선과 동일한 게이트 금속층으로 형성된 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서, 상기 데이터 패드부는
    상기 소스 금속층으로 상기 데이터 배선과 연결되어 형성된 단부 패턴; 및
    상기 단부 패턴 상에 형성되고 상기 연성인쇄회로기판과 접촉하는 전극 패턴을 포함하는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서, 상기 쇼팅바는
    홀수 번째 데이터 배선에 제1 검사신호를 전달하는 홀수 번째 제2 라인과 연결된 제1 검사 배선; 및
    서로 인접한 홀수 번째 데이터 배선들 사이에 배치된 짝수 번째 데이터 배선에 제2 검사신호를 전달하는 짝수 번째 제2 라인과 연결된 제2 검사 배선을 포함하는 표시 장치.
  6. 구동칩이 실장된 메인 표시패널;
    데이터 배선의 단부에 형성된 단부 패턴 및 상기 단부 패턴 상에 투명 도전층으로 형성된 전극 패턴을 포함하는 데이터 패드부와, 상기 투명 도전층으로 형성되어 상기 전극 패턴 및 베이스 기판의 외곽에 형성된 쇼팅바를 연결하는 연결 배선을 포함하는 서브 표시패널; 및
    상기 메인 표시패널과 상기 서브 표시패널을 전기적으로 연결하며 각 데이터 패드부와 전기적으로 접착되어 상기 구동칩으로부터 전달된 구동신호를 상기 서브 표시패널에 전달하는 연성인쇄회로기판을 포함하는 표시장치.
  7. 제6항에 있어서, 상기 서브 표시패널은
    상기 투명 도전층으로 형성된 화소 전극을 더 포함하는 것을 특징으로 하는 표시장치.
  8. 제6항에 있어서, 상기 쇼팅바는
    홀수 번째 데이터 배선에 제1 검사신호를 전달하는 홀수 번째 연결 배선과 연결된 제1 검사 배선; 및
    서로 인접한 홀수 번째 데이터 배선들 사이에 배치된 짝수 번째 데이터 배선에 제2 검사신호를 전달하는 짝수 번째 연결 배선과 연결된 제2 검사 배선을 포함하는 표시 장치.
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