KR20080101214A - 에칭 알루미늄 하부기판을 사용하는Ｐ（ＶＤＦ－ＴｒＦＥ） 기반 커패시터 및Ｐ（ＶＤＦ－ＴｒＦＥ）기반 커패시터에서의 고온 안정성향상 방법 - Google Patents
에칭 알루미늄 하부기판을 사용하는Ｐ（ＶＤＦ－ＴｒＦＥ） 기반 커패시터 및Ｐ（ＶＤＦ－ＴｒＦＥ）기반 커패시터에서의 고온 안정성향상 방법 Download PDFInfo
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Abstract
본 발명에서는 P(VDF-TrFE)[poly(vinylidene fluoride-co-trifluoro ethylene)]박막을 포함하는 커패시터(capacitor)에서의 강유전성 분극(ferroelectric polarization)의 고온 안정성을 개선하기 위하여, 나노크기의 토포그래픽(tophographic)하며 주기적인 패턴을 갖는 에칭된 알루미늄 하부전극을 사용하는 것을 특징으로 한다. 본 발명과 같이 에칭 알루미늄 하부전극을 사용하는 경우 열적 안정성이 종래보다 약 50℃ 정도 증가하여 약 185℃의 어닐링이후에도 강유전성을 유지할 수 있다.
P(VDF-TrFE), 강유전성, 에칭된 알루미늄 하부전극, 열 안정성, 결정배향
Description
도 1은 통상의 플랫(flat) 알루미늄 하부전극을 포함하는 커패시터의 개략도
도 2는 본 발명에서 에칭 알루미늄 하부전극을 이용한 P(VDF-TrFE) 기반 커패시터의 개략도
도 3은 토포그래픽 하며 주기적으로 나노크기 표면구조를 갖는 알루미늄 하부전극의 일 예로서, 나노크기 오목반구형볼을 주기적으로 갖는 에칭 알루미늄 하부전극의 AFM 이미지
도 4는 플랫 알루미늄 하부기판과 에칭 알루미늄 하부기판을 사용한 커패시터에서의 135℃에서 2시간 동안 어닐링 한 후의 P-E 이력곡선
도 5는 플랫 알루미늄 하부기판과 에칭 알루미늄 하부기판을 135℃에서 2시간 어닐링 한 후 155℃에서 200℃까지 각 30분씩 어닐링한 후의 P-E 이력곡선
도 6은 플랫 알루미늄 하부기판과 에칭 알루미늄 하부기판을 35℃에서 2시간
어닐링 한 후 다시 185℃에서 어닐링한 후의 P-E 이력곡선
도 7의 (a)는 에칭 알루미늄 하부기판을 135℃에서 1차 어닐링한 후 다시 185℃에서 어닐링한 후 2D 엑스레이 측정 결과, (b)는 (a)의 샘플에 전기장(±30V을 가한 후의 2D 엑스레이 측정 결과
도 8은 도 7(b)샘플의 SEM이미지
도 9는 플랫 알루미늄 하부기판을 135℃에서 1차 어닐링과 185℃에서 2차 어닐링한 후, 전기장(±30V)을 가한 후의 2D 엑스레이 측정 결과
본 발명에서는 P(VDF-TrFE)[poly(vinylidene fluoride-co-trifluoroethylene)]박막을 포함하는 커패시터(capacitor)에서의 강유전성 분극(ferroelectric polarization)의 고온 안정성을 개선하기 위하여, 나노크기의 다양한 토포그래픽(tophographic)하며 주기적인 패턴을 갖는 에칭된 알루미늄 하부전극을 사용하는 것을 특징으로 한다.
P(VDF-TrFE)(poly(vinylidene fluoride-co-trifluoroethylene))는 긴 백본(backbone)을 가로지르는 영구 전기 쌍극자(dipoles)의 쌍안정성(bistability)으로 인하여 발생하는 강유전성(ferroelectricity)으로 인하여 비휘발성 유기 메모리 분야에서 각광을 받고 있다. P(VDF-TrFE)와 같은 고분자 강유전체(polymer ferroelectrics)를 사용한 메모리의 성능은 주로 트랜지스터와 함께 구성되는 강유전성 커패시터, 또는 게이트 유전체 등으로서 강유전성 소재를 적용한 필드-이펙트 트랜지스터(field-effect transistor)에 있어서의 분극(polarization) 성능에 의하여 평가된다. 저전압에서 상기 두 가지 유형의 장치를 작동시키기 위하여, 보다 큰 결정성(cristallinity) 및 효과적인 결정 배향성(crystal orientation)을 갖는 가능한 얇은 고분자박막을 제조하는 것이 요구된다.
P(VDF-TrFE)를 사용하여 고용량의 메모리를 제조하기 위하여 상기 언급한 저전압의 작동전압(operation voltage) 뿐만 아니라, 여러가지 고려될 사항이 있으며, 예를 들어, 광화학 에칭 능력(photochemical etching capability), 일반적으로 200℃ 이상의 온도를 요구하는 현재의 CMOS 제조공정에 대한 호환성(compatibility)을 위한 열적 안정성이 있다. 특히, P(VDF-TrFE)의 강유전성 특성에 대한 온도의 영향은 피에조(piezo) 또는 강유전성 성능을 개선하기 위해서만 아니라, 고에너지전자조사(high energy electron irradiation)와 결부된 고분자 릴랙서(relaxor)의 분야에 대하여도 광범위하게 연구되어 오고 있다.
본 발명은 P(VDF-TrFE)를 포함하는 P(VDF-TrFE)기반 커패시터에 있어서의 고온 안정성을 향상시키는 기술에 관한 것이다. 본 발명자들의 연구결과에서는, P(VDF-TrFE)의 용융 온도 이상에서 실시하는 어닐링처리는 결정축b가 전기장에 직교하도록 영구적인 고분자 결정 회전을 일으켜, 강유전성 분극의 불가역적 소 멸(irreversible extinction)을 증가시킨다는 것을 확인하였다. 상기와 같은 현상에 따라 P(VDF-TrFE)의 용융온도 Tm(~150℃) 이상의 온도에서 P(VDF-TrFE) 커패시터 제조는 강유전성 분극의 소멸로 인하여 바람직하지 않은 결과를 얻었다. 따라서, P(VDF-TrFE)를 기반으로 하는 고분자 강유전성 메모리의 구현을 위하여 고분자의 용융온도 이상에서도 충분한 열적 안정성을 제공할 수 있는 새로운 P(VDF-TrFE) 기반 커패시터 및 그 열적 안정성 향상 방법을 찾는 것이 필수적이다.
한편, 수많은 유형의 화학적 및 토포그래픽한 인터레이어(interlayer)를 갖는 기판(substrate)들이 트랜지스터, 발광 다이오드와 같은 다양한 유기 전자 소자들의 성능을 개선시키기 위하여 사용되고 있다. 대부분의 관련 연구는 활성 유기물질과 전극 또는 유전체 사이에 화학적으로 변형된 인터레이어로서, 다양한 종류의 자기조립 모노레이어(SAMs, Self Assembled Monolayers)를 사용하는 기술에 관한 것이었다. 또 다른 화학 인터레이어로서 LiF 박막과 고분자 버퍼막이 있다. 리소그래피와 자기 조립 원리에 의한 토포그래픽한 규칙적인 표면이 기능성 레이어(layer)로서 사용되었다. 특히, 방향성을 가지고 성장된 나노크기 보울(bowl)의 자기조립에 근거한 아노다이징 알루미늄 옥사이드(AAO)는 유기소자(organic device) 뿐만 아니라 템플레이트(template)로서 기능성 유기성 또는 무기성 재료를 만들기 위하여 심도있게 연구되고 있다.
본 발명의 목적은 알루미늄 하부전극, 강유전성 고분자박막으로서 P(VDF-TrFE) 박막, 상부전극을 포함하는 P(VDF-TrFE)기반 커패시터에 있어서, 용융 온도 이상의 고온에서의 커패시터 제조공정 온도를 견뎌낼 수 있는 신규한 P(VDF-TrFE) 기반 커패시터 및 P(VDF-TrFE)기반 커패시터에서의 고온 안정성 향상 방법을 제공하는 데 있다.
본 발명은 상기 목적을 달성하기 위하여 알루미늄 하부전극을 종래의 플랫 알루미늄 하부전극이 아닌 토포그래픽(tophographic)하며 주기적인 나노크기 표면 구조를 갖는 에칭된 알루미늄 하부전극을 사용하는 것을 특징으로 한다.
즉, 알루미늄 하부전극, 상기 하부전극 상에 형성되는 P(VDF-TrFE) 강유전성 박막 및 상기 P(VDF-TrFE) 강유전성박막 위에 형성되는 상부전극을 포함하여 이루어지는 커패시터에 있어서, 상기 알루미늄 하부전극으로서 토포그래픽하며 주기적인 나노크기 표면 구조를 갖는 에칭된 알루미늄 하부전극을 사용하는 것을 특징으로 하는 P(VDF-TrFE)기반 커패시터를 제공한다.
상기 에칭된 알루미늄 하부전극의 표면은 나노크기의 오목반구형볼(recessed semi-spherical bowl)형상이 주기적으로 나타나는 표면구조를 갖는 것이 바람직하나, 토포그래픽하며 주기적인 나노크기 표면을 갖는다면 본 발명에서 모두 사용 가 능하다.
또한, 본 발명은 알루미늄 하부전극, 상기 하부전극 상에 형성되는 P(VDF-TrFE) 강유전성 박막 및 상기 P(VDF-TrFE) 강유전성박막 위에 형성되는 상부전극을 포함하여 이루어지는 커패시터에 있어서, P(VDF-TrFE)의 용융온도 이상의 고온에서의 어닐링 후에도 분극 특성을 유지하기 위한 방법으로서,
P(VDF-TrFE)의 용융온도에서 1차적으로 어닐링(anealing) 하는 단계(I);
P(VDF-TrFE)의 용융온도 이상에서 어닐링하는 단계(II); 및
전기장을 가하여 주는 단계(III)를 포함하는 P(VDF-TrFE) 기반 커패시터의 고온 안정성 향상방법을 제공한다.
이하 본 발명에 대하여 보다 자세히 설명하기로 한다.
본 발명에서는 토포그래픽하며 주기적으로 자기조립된 나노크기의 표면 구조를 갖는 에칭된 알루미늄 하부전극을 P(VDF-TrFE) 강유전성 박막을 기반으로 하는 커패시터에 사용하는 것을 특징으로 한다. 이하에서 "에칭"의 의미는 알루미늄 (하부)전극의 표면에 토포그래픽(tophographic)하며 주기적인(periodic) 나노크기(nanoscale)의 형상을 갖는 것을 의미한다. 예를 들어, 직경 약 100nm의 오목반구볼(recessed hemi-sperical bowl)의 육각 구조(hexagonal registry)를 갖는 토포그래픽(tophographic)하며 주기적인 나노크기 표면을 갖는 에칭된 알루미늄 하부전 극이 있다. 본 발명자들은, 강유전성 P(VDF-TrFE) 고분자 기반 커패시터로 사용되는 에칭된 알루미늄 기판의 토포그래픽하며 일정한 주기를 갖는 자기조립 나노 구조는, 커패시터의 성능이 개선될 수 있도록 P(VDF-TrFE) 강유전성 크리스탈 도메인의 형성과 배열에 영향을 주는 것을 확인하여 본 발명을 하게 되었다.
특히, 에칭된 알루미늄 하부전극에서는 전기장에 대한 개선된 결정성(crystallinity) 및 방향성(orientation)으로 인하여, P(VDF-TrFE)의 결정구조가 135℃에서 어닐링된 것과 비교하여 용융점(Tm ~ 150℃)을 넘는 185℃까지의 어닐링 처리 이후에도 강유전성 분광(ferroelectric polarization)이 거의 일정하게 유지된다는 것을 관찰하였다.
본 발명에서는 에칭된 알루미늄 기판을 이용하여 얻어진 열적 안정성은 P(VDF-TrFE)의 용융온도(Tm, melting temperature) 이하에서만 안정된 상태를 보이는 종래의 플랫 알루미늄 하부전극을 이용한 캐피시터와 비교하여 약 50℃ 이상 열적 안전성이 개선된 것이다. 강유전성 결정 영역의 용이한 재구성은 에칭된 알루미늄 기판에서 전기장 상태에서 고온으로 어닐링 처리된 샘플에서 분광이 발생하는 것에 기인하며, 상기의 내용은 그레이징 인시던스 X-레이 산란에 의하여 확인되었다.
이하 도면 및 실시예를 참고하면서 본 발명에 대하여 설명하기로 한다.
에칭 알루미늄 하부전극 제조 방법
종래의 플랫 알루미늄 하부전극을 이용한 P(VDF-TrFE) 기반 커패시터의 기본적인 구성은 도 1과 같다. 실제 제조 공정상 약 200℃ 근처의 온도까지 어닐링 이후 강유전성을 유지할 수 있어야 하나, 종래의 플랫 알루미늄 하부전극에서는 용융온도 이상의 어닐링에서는 강유전성이 사라지기 때문에, 150℃ 이하에서만 어닐링을 행해야 하는 문제점이 있었다.
그러나, 본 발명에서는 상기 문제를 해결하기 위하여 하부전극으로서 종래의 플랫 알루미늄 하부전극 대신 도 2와 같이 토포그래픽하며 주기적인 형태의 나노크기 표면 구조를 갖는 에칭 알루미늄 하부전극을 사용하는 것을 특징으로 한다. P(VDF-TrFE) 고분자 박막은 두개의 서로 다른 금속성 전극 사이에 샌드위치 형상으로 구성된다.
이러한 토포그래픽하면서 주기적으로 나노크기 표면구조를 갖는 에칭 알루미늄 (하부)전극의 제조 방법의 예로는 공지된 기술인, 0.3 M 수산(oxalic acid, C2H2O4) 내에서 순수 알루미늄(99.999%, Goodfellow Cambrige Limited)의 아노다이징(anodization)과, 그 후 제2염화구리(cupric chloride, CuCl2) 용액에서 화학적으로 에칭됨으로써 제조하는 방법이 있다. 상기 방법에 의하여 에칭된 알루미늄 전극 은 도 3의 AFM(Atomic Force Microscope) 측정 결과에 나타난 바와 같이 그 자체의 표면 상에 약 100nm의 균일한 직경으로 6각형 형상으로 채워지는 오목반구형 볼(recessed semi-spherical bowl)을 갖는다. 물론 상기 방법 이외에 다양한 방법으로 알루미늄 전극(또는 기판) 표면에 주기적으로 나노크기의 토포그래픽한 표면 구조를 갖는 알루미늄 전극을 제조할 수 있으며, 본 발명의 기술적인 핵심은 구체적인 나노크기의 토포그래픽한 표면 구조를 얻는 에칭 알루미늄 전극의 제조방법에 있는 것이 아니고, 에칭 알루미늄 전극을 하부전극으로 사용함으로써 전체 커패시터의 열적 안정성을 증가시킨다는 점에 있기 때문에 구체적인 나노크기 표면 구조를 갖는 에칭 알루미늄 전극의 제조방법에 권리가 제한되지 않는다.
본 발명에서는, 미국 펜실바니아 MSI 센서社로부터 공급받은 약 27.5wt%의 TrFE를 갖는 P(VDF-TrFE) 공중합체를 이용하였다. 평균 분자량은 약 200,000g/mol,용융 온도(Tm) 및 큐리 온도(Tc)는 각각 150℃ 및 80℃이다. 박막 형성은 용매 메틸에틸케톤(MEK) 내에서 1 ~ 3wt%로 함유된 P(VDF-TrFE) 용액을 이용하여 실시되었다. 제조된 막의 두께는 엘립소메트리(ellipsometry, Gaertner Scientific社)를 이용하여 측정하였으며, 표면 구조는 주사전자현미경(SEM, scanning electron microscope)을 이용하여 확인하였고, 그 값은 약 70 내지 200nm였다. 막의 가열 및 냉각 공정은 정밀하게 콘트롤되는 히팅스테이지 상에서 실시되었다. P(VDF-TrFE) 막은 비교를 위하여 종래의 플랫(flat) 알루미늄 (하부)기판 상에도 만들어졌다. 알루미늄 상부 전극은 10-6mB의 압력과 초당 0.1 ~ 0.2nm의 속도로 직경 200um의 볼(bowl)을 이용하여 쉐도우 마스크 방법에 따라 고분자막 상에서 증발처리되었다. 강유전성 특성은 컴퓨터 제어 가상 접지 회로(computer controlled virtual ground circuit)를 이용하여 얻어졌다. 모든 측정은 실온에서 실시되었다. 막의 구조는 SEM(히타치 S-2700)을 이용하여 확인되었으며, 그리고 한국 포항 가속기 실험실에서 4C2 빔 라인상에서 그레이징 인시던스 X-레이 회절(GIXD,Grazing Incidence X-ray Diffraction)을 이용하여 측정하였다. 상기 측정은 0.01~0.0150 범위의 그레이징 인시던스 각도를 갖는 모노크로마타이즈된(monochromatized) X-레이(λ=0.1608 nm)를 이용하여 수행되었으며, 산란 세기(scattered intensity)는 SCX:4300-165/2 CCD 검출기(Princeton Instruments)를 이용하여 기록되었다.
135℃
어닐링
후의
플랫
알루미늄 하부기판 및 에칭 알루미늄 하부기판에서의 P-E
이력곡선
P(VDF-TrFE)가 알루미늄 하부전극에 캐스팅된 그대로의 상태에서는 종래의 플랫한 알루미늄하부전극 및 본 발명에서 사용하는 나노구조를 갖는 알루미늄하부전극 모두에서 이전에 보고된 바와 같이 낮은 결정성으로 인하여 포화 이력곡선 루프를 관찰할 수 없었다.
그러나 135℃에서 2시간 동안 어닐링 처리된 이후에 플랫한 알루미늄 하부전 극과 토포그래픽한 나노구조를 갖는 알루미늄 하부전극의 두가지 유형의 하부 전극에 형성된 P(VDF-TrFE)의 강유전성 분극 히스테리시스(hysteresis) 루프를 관찰할 수 있었다.
도 4는 어닐링처리 이후에 종래의 플랫한 알루미늄하부전극과 에칭된 알루미늄하부전극에서 박막 커패시터로부터 얻어진 양호한 포화상태 P-E 이력 곡선을 나타낸다. 도 4와 같이 잔류분극(Pr)이 개선된 것은, Tc 및 Tm 사이의 어닐링처리 과정에서 개선된 결정성으로 인하여, 전기장에 평행한 축 b를 갖는 바람직한 결정 배향이 되었기 때문이다.
에칭된 알루미늄 전극 및 플랫 알루미늄 전극을 이용한 포화 곡선에서 인가된 스윕 전압(sweep voltage)이 ±30V 이상이었을때 Pr은 각각 약 12.2와 10uC/cm2이었다. 상기 두 경우에 대한 항전압(coercive voltage)은 유사하였으며, 약 10V였다.
에칭 알루미늄 전극이 구비된 커패시터에 있어서, 종래의 플랫 알루미늄 전극을 구비한 커패시터에 비하여 조금 큰 Pr 값을 나타내는 이유는, 에칭 알루미늄 전극을 사용하는 경우 P(VDF-TrFE) 고분자 막과의 증가된 접촉 표면적에 따른 것이다. 에칭된 알루미늄 전극을 이용한 경우에 있어서 접촉 면적은 완전 육각형 격자 라는 가정하에 평탄 전극의 것과 비교하여 30% 정도 더 증가한다.
135℃에서
어닐링
한 후, 온도를 증가시켜 가면서 230℃까지
어닐링한
후의 강유전성 특성
용융 및 재결정 이후의 강유전성 특성을 관찰하기 위하여, 135℃에서 2시간 동안 어닐링된 P(VDF-TrFE) 박막을 용융 온도 Tm 이상인 155℃로부터 230℃ 사이에서 어닐링 처리되었다. 바이어스전압을 통한 분극 측정은 각각의 온도에 대하여 30분 동안 열 처리 이후에 RT에서 수행되었다. Pr의 직하 상태가 155℃에서 160℃의 범위에서 관찰되었으며, 도 5(200℃까지의 측정치만 도시함)에 도시된 바와 같은 플랫 알루미늄 전극을 이용한 경우에 있어서, 보다 증가된 온도에서의 어닐링 공정과 함께 추가로 더 감소하여 작은 크기의 분극을 나타내는 것을 관찰할 수 있었다. 이렇게 플랫 알루미늄 전극에서 고온에서의 어닐링으로 인하여 분극이 급격히 감소하는 이유는, P(VDF-TrFE)의 축b의 배향성이 재결정 과정 동안에 기판에 평행한 방향으로 변화하여, 결과적으로 플랫 알루미늄 전극 상에서 P(VDF-TrFE) 막내에서의 분극 소멸을 가져오기 때문이다. 이와 대조적으로, 본 발명에서 사용하는 에칭 알루미늄 하부전극을 갖는 커패시터를 이용한 Tm 이상의 어닐링 처리에서는, 135 ℃에서 어닐링하여 얻은 가장 높은 분극의 약 10% 정도 낮은 값에 해당하는 10uC/cm2의 잔류분극(Pr)을 나타낸다. 185℃ 에서의 어닐링 처리 이후에도, 본 발명의 캐퍼시터에서는 비교적 큰 정도의 강유전성 분극이 유지되었지만, 도 5에 도시된 바와 같이 200℃에서 3.5uc/cm2에서의 어닐링 처리에 따라 급격히 분극이 감소하였다. 그러나 에칭 알루미늄 기판을 이용한 200℃에서의 잔류분극 값 역시 플랫 알루미늄 기판의 것과 비교하여 여전히 더 높다.
도 6은 135℃에서 1차 어닐링 한 후, 다시 185℃에서 2차 어닐링한 플랫 알루미늄 하부전극을 이용한 커패시터와 에칭 알루미늄 하부전극을 이용한 커패시터에서의 P-E 이력곡선이다. 플랫 알루미늄 전극을 이용한 경우는 강유전성 특성을 거의 보여주지 않는데 비하여, 에칭된 알루미늄 전극을 갖는 커패시터가 약 10um/cm2의 잔류분극(Pr) 수치를 나타냈다.
그레이징
인시던스
X-ray
스캐터링
실험
에칭 알루미늄 하부 전극을 이용한 강유전성 분극의 예외적인 열적 안정성을 이해하기 위하여, 다양한 온도에서 어닐링 처리된 P(VDF-TrFE) 박막에 대하여 그레이징 앵글 X-레이 스캐터링을 수행하였다. Tm 이하의 온도에서 어닐링 처리되는 경우는 플랫 알루미늄 전극의 경우와 같이, 에칭된 알루미늄 전극에서의 P(VDF-TrFE) 결정의 축 b는 에칭된 알루미늄 전극에 직교하는 방향으로 정렬된다.
135℃에서 2시간 동안 어닐링된 샘플에 대하여 Tm 온도 이상의 어닐링 처리에 의하여, 결정 축 b의 배향 방향을 에칭된 알루미늄 기판에 평행하게 회전시켰 다. 이는 첨부 도 7의 (a)에 도시된 바와 같이, 135℃에서 1차 어닐링된 에칭 알루미늄 하부전극을 이용한 커패시터를 다시 185℃에서 열처리한 후의 2D X-레이 패턴은 이퀘이터(equator) 인근에서 (110) 및 (200) 리플렉션(reflection)이 증가되는 것을 보인다. 상기와 같은 현상은 결정 축 b가 에칭된 알루미늄 기판에 평행하는 배열을 나타낸다. 이와 같은 결과는 에칭된 알루미늄 전극이라도, 플랫 알루미늄 전극과 같이 용융점 이상에서의 어닐링으로 인하여 결정축 b가 알루미늄 기판에 평행하게 되어, 도 6에 도시된 플랫 알루미늄 하부전극의 보다 큰 영구적인 분극을 얻지 못하는 것처럼 보인다.
그러나, 종래 플랫 알루미늄 전극과 에칭 알루미늄 전극을 이용한 두개의 샘플 사이에서의 차이는 실온에서 ±30V 이하의 비교적 낮은 스위핑 전기장으로 인하여 발생한다. 상기 전기장 하에서 플랫 알루미늄 전극을 이용한 샘플에서는 배향 변화가 없었다. 이와 대조적으로, 도 7의 (a)와 같이 185℃에서 어닐링 처리된 에칭된 알루미늄 전극을 이용한 샘플에서 관찰된 이퀘이터 근처에서의 밀도 높은 (110) 및 (200) 리플렉션은, 전기장을 가하는 경우 메리디안(meridian) 근처로의 바람직한 배향성(도 7(b) 참조)은 강유전성 분극에 직접적인 영향을 미치는 극성 축 b가 에칭된 알루미늄 기판에 대하여 직교하여, 두개의 전극 사이의 전기장를 따라 정렬되며, 이에 따라 결과적으로 도 5에 도시된 바와 같이 높은 Pr을 갖는 포화 이력 루프를 만들게 된다. 즉, 에칭 알루미늄 하부전극의 경우에 고온에서의 열적 안정성을 높이기 위하여 단순히 용융온도 이하의 1차 열처리(어닐링) 및 용융온도 이상에서 2차 어닐링(열처리) 만으로는 강유전성이 발현되지 않으며, 전기장을 가하는 경우 축 b가 전기장에 평행한 방향으로 로테이션을 한다. 흥미롭게도, 200℃에서 어닐링 처리되고 그리고 전기 폴링(electric poling)로 처리된 에칭된 알루미늄 전극을 갖는 샘플은 도 5의 거의 0의 분극의 행동과 일치하며, 도 7(b)와 유사한 결정 재구성을 보여주지 못한다.
Wang 등에 의한 최근의 연구는, 초박형 용융 인출(melt-drawn) PVDF 막의 결정 라멜라(lamellar) 배향은, 위상 알파(α)로부터 위상 베타(β)까지의 다형적 결정 변형이 일어나는 동안에 탄소 증발 표면 상(carbon evaporated surface)에서 용융 및 개결정화 이후에까지 유지된다고 보고하고 있다. 본 발명의 시스템에서, 용융 및 재결정화 이후에 에칭된 알루미늄 전극의 토포그래픽 및 주기적 나노 구조에 결합된 박형 P(VDF-TrFE) 레이어에서 상기와 유사한 작용이 관찰되었다. 에칭된 알루미늄 전극 표면 근처에서 용융되기 이전에 결정 배향성의 메모리를 갖는 초박형 유효 레이어에 의하여 낮은 전기장 환경하에서 에칭된 알루미늄 기판에 직교하는 방향의 축 b로 결정의 재배치가 일어나며, 이에 따라 상당히 큰 분극이 관찰되었다. 실온에서 P(VDF-TrFE)의 구조상의 재배치 능력은 본 발명자들의 다른 연구에서도 약 1MV/cm 전기장 분위기 하에서 이미 확인되었다.
고분자의 용융점 아래에서의 제조공정(fabrication process)로 얻어진 고분자 크리스탈의 배향이 용융 및 재결정 후에도 다시 나타나는 크리스탈 메모리 이펙 트는, 다양한 세미-크리스탈 고분자(semi-crystalline polymer)에서도 보고된 바 있다. 매우 복잡하게 얽힌 긴 형태의 고분자 체인의 특성이 메모리 효과에 있어서 주요 원인으로 알려져 있다. 고분자 결정의 용융은 사전에 결정화 라멜라 내로 채워진 고분자 체인이 펼쳐짐에 의하여 시작된다. 고분자 결정 용융에 대한 실험 온도가 용융점보다 충분히 높지 않으면, 언폴딩 상태의 비결정 고분자 체인은 체인이동성이 부족하여 결정화 라멜라 내에 최초로 위치하는 장소 근처에 다시 위치하게 된다.
계속되는 결정화에 의하여 언폴딩된 비결정 체인이 용융 이전의 것과 유사한 배향성으로 결정 라멜라를 구성하게 된다. 본 발명의 시스템에는, Tm 이상의 온도 즉, 200℃에서 P(VDF-TrFE) 박막의 어닐링 처리에 의하여 이전의 체인 구성이 램덤하게 배열되며, 이에 따라 결정 메모리를 잃게되어 도 5에 도시된 대단히 적은 분극이 일어나게 된다. 에칭된 알루미늄 기판 근처의 결정 배향성은 185℃까지의 열 처리까지는 기억되는 것으로 판단된다.
따라서, Tm 이상의 온도에서 열처리를 한 이후의 보다 큰 분극을 위한 필수적인 사항은 135℃의 온도에서 어닐링 처리하여 얻어지는 바람직한 배향성을 갖는 P(VDF-TrFE) 결정를 충분히 형성하는 것이다.
폴리아크릴산(PAA, poly(acrylic acid))) 용액을 이용한 분리 방법을 이용하 여, 에칭된 알루미늄 전극과 직접으로 접촉하며, 135℃에서 어닐링 처리된 P(VDF-TrFE) 막의 하부 표면을 검사하였다. 도 8의 주기적으로 오목 형상을 갖는 알루미늄 표면 상에 효과적으로 채워진 약 30nm의 폭을 갖는 바늘 형상의 결정을 보여주고 있다. 플랫 알루미늄 표면(도 9)과 접촉하는 P(VDF-TrFE)의 접촉 표면에서 관찰되는 것과 같은 길이 약 200nm 및 폭 약 30nm를 갖는 일반적인 바늘 형상의 결정과 비교하여, 본 발명에서의 P(VDF-TrFE) 표면에서의 결정은 심하게 구부러져 도 8에서와 같이 그 자신을 반구형상의 패턴화된 알루미늄 표면의 형상에 수용되도록 한다. 135℃에서 열처리를 하지 않고 스핀캐스팅한 이후에, 170℃에서 직접 어닐링 처리된 샘플에서 강유전성 분극이 관찰되지 않았다. 이에 따라, 하부 레이어 상에 유효하게 채워진 강유전성 결정은 Tm 온도 이상의 온도에서의 어닐링 처리 이후에 높은 분극을 얻는데 중요한 역할을 하는 것을 알 수 있다.
토포그래픽 및 주기적 나노 구조를 갖는 에칭된 알루미늄 하부 전극은 그 용융 온도보다 35℃ 더 높은 185℃까지 어닐링 처리한 이후에 P(VDF-TrFE) 박막의 강유전성 분극에 있어서 높은 온도 안정성을 보여주었다. 에칭된 알루미늄 전극을 이용함에 의하여, 용융 및 재결정화로부터 만들어지는 전극에 평행한 축 b로 배향성을 갖는 결정은 결정 축 b가 전극에 직교하는 배향성으로 보다 쉽게 재구성되어 보다 큰 강유전성 분극을 얻게되는 것이다.
종래에는 알루미늄하부전극, P(VDF-TrFE)박막 및 상부전극으로 이루어진 커패시터에 있어서, 알루미늄 하부전극으로서 표면이 매끄러운 플랫(flat) 알루미늄 하부전극을 사용하였다. 플랫 알루미늄 하부전극에서의 P(VDF-TrFE)박막의 용융 온도(~155℃) 근처에서 어닐링(annealing)시 잔류분극(remanent polarization)이 현저하게 저하되었지만, 본 발명과 같이 에칭된 알루미늄 하부전극에서는 185℃까지 어닐링처리를 실시한 이후에도 약 10uC/cm2의 상당히 큰 잔류분극이 유지되었다. 따라서, 본 발명과 같이 하부전극으로서 에칭 알루미늄 하부전극을 사용하는 경우 열적 안정성이 향상되어 고온을 요하는 CMOS공정에 적합한 장점이 있다.
Claims (6)
- 알루미늄 하부전극, 상기 하부전극 상에 형성되는 P(VDF-TrFE) 강유전성 박막 및 상기 P(VDF-TrFE) 강유전성박막 위에 형성되는 상부전극을 포함하여 이루어지는 커패시터에 있어서, 상기 알루미늄 하부전극으로서 토포그래픽하며 주기적인 나노크기 표면 구조를 갖는 에칭된 알루미늄 하부전극을 사용하는 것을 특징으로 하는 P(VDF-TrFE)기반 커패시터.
- 제 1 항에서, 상기 에칭된 알루미늄 하부전극의 표면은 나노크기의 오목반구형볼(recessed semi-spherical bowl)형상이 주기적으로 나타나는 표면구조를 갖는 것을 특징으로 하는 P(VDF-TrFE)기반 커패시터.
- 제 2 항에서, 상기 에칭된 알루미늄 하부전극은 알루미늄 0.3 M 수산(oxalic acid, C2H2O4) 내에서 순수 알루미늄 기판의 아노다이징(anodization)과, 그 후 제2염화구리(cupric chloride, CuCl2) 용액에서 화학적으로 에칭됨으로써 제조되는 것을 특징으로 하는 P(VDF-TrFE) 기반 커패시터.
- 본 발명은알루미늄 하부전극, 상기 하부전극 상에 형성되는 P(VDF-TrFE) 강유전성 박막 및 상기 P(VDF-TrFE) 강유전성박막 위에 형성되는 상부전극을 포함하 여 이루어지는 커패시터에 있어서, P(VDF-TrFE)의 용융온도 이상의 고온에서의 어닐링 후에도 분극 특성을 유지하기 위한 방법으로서,P(VDF-TrFE)의 용융온도에서 1차 어닐링(anealing) 하는 단계(I);P(VDF-TrFE)의 용융온도 이상에서 2차 어닐링하는 단계(II); 및단계(II) 이후 저전압의 전기장을 가하여 주는 전기분극화(electric poling) 단계(III)를 포함하는 P(VDF-TrFE) 기반 커패시터의 고온 안정성 향상방법.
- 제 4 항에서, 상기 단계(I)의 어닐링 온도가 120 ~ 140℃인 것을 특징으로 하는 P(VDF-TrFE) 기반 커패시터의 고온 안정성 향상방법.
- 제 4 항에서, 상기 단계(III)의 전기분극화(electric poling)는, ±30V 이하의 스위핑전기장을 가하여 주는 것을 특징으로 하는 P(VDF-TrFE) 기반 커패시터의 고온 안정성 향상방법.
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