KR101148338B1 - ＰＶＤＦ－ＴｒＦＥ／토포그래픽 나노패턴 ＯＳ의 복합 절연층의 제조방법, 상기 절연층을 적용한 커패시터 및 전계효과트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 PVDF-TrFE/토포그래픽 오르가노실리케이트 나노패턴 게이트 절연체를 갖는 강유전성 전계효과 트랜지스터 및 커패시터에 관한 기술이다. 본 발명의 방법에 의해 제조된 PVDF-TrFE/OS의 복합 절연층은 저전압 구동이 가능하고, 누설전류를 최소화할 수 있는 장점이 있다.
Description
본 발명은 강유전체 절연층을 사용하는 커패시터와 전계효과트랜지스터에 관한 기술로서, 더욱 구체적으로는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트의 복합 절연층에 관한 기술이다.
용액 공정을 통하여 제조될 수 있는 강유전성 고분자를 포함하는 고성능의 비휘발성 강유전성 메모리는 플렉서블 디바이스에 대한 용도뿐만 아니라, 저비용으로 효과적으로 제조할 수 있는 장점 때문에 모바일 분야에서 각광을 받고 있다.
PVDF(poly vinylidene fluoride) 또는, PVDF와 TrFE(trifloroethylene)와의 공중합체인 PVDF-TrFE는 대표적인 강유전성 고분자로서, 전기장의 극성을 변화시킴으로써 고분자 체인의 수소와 불소 사이의 영구 쌍극자의 회전이 일어나 강유전성 스위칭이 일어난다. PVDF 또는 PVDF-TrFE를 사용하는 FeFET의 성능 개선을 위하여, 비파괴적 판독 능력, 확장성, 휨성, 내구성, 장시간 데이터 리텐션, 재질을 통한 점멸비 증가 등의 다양한 연구가 진행되어 오고 있다.
현재까지 많은 연구를 통하여, PVDF 또는 PVDF-TrFE를 적용한 FeFET(Ferroelectric Field Effect Transistor)의 성능개선이 이루어지기는 했으나, 몇 가지 문제점은 아직 미해결 상태여서, 소자의 성능 저하 요인으로 작용하고 있다. 본 발명자의 견해로 상기 미해결 기술 중 하나로 신뢰할만한 데이터 리텐션 성능을 보이면서 10 V 이하의 저전압에서 구동 가능한 FeFET를 제조할 수 있는 기술이다. 반도체 그레인-그레인의 불일치, 필름의 핀홀과 남아있는 용매로 인하여 발생하는 구조적 결함으로 인하여 발생하는 누설전류를 최소화하기 위하여 두꺼운 강유전성 게이트 절연체 필름이 사용되었으며, 따라서 이러한 두꺼운 필름의 사용으로 인하여 15 ~ 100 V의 높은 게이트 전압이 필요하였다.
상기 문제를 해결하기 위하여 체인 팩킹이 조밀(dense)한 PVDF-TrFE 박막을 만드는 적절한 용매의 선택을 통한 해결 방법 이외에, 대부분의 종래 연구에서는 게이트 전극과 강유전체 사이에 다양한 중간 삽입층, 예를 들어, SiO2, Al2O3, PVP, P(S-r-MMA) 등의 삽입층을 삽입하는 기술이 제시되었다.
본 발명의 목적은 별도의 중간 삽입층을 사용하지 않더라도, PVDF-TrFE의 바람직한 결정성장으로 인하여 누설전류가 최소화되고, 저전압으로 구동 가능한 PVDF-TrFE를 절연층으로 적용한 커패시터와 전계효과트랜지스터를 제공하는 데 있다.
또한, 본 발명은 상기 목적을 이루기 위하여, 토포그래픽하며 나노패턴화된 오르가노실리케이트 패턴 위에 PVDF-TrFE가 코팅된 복합 절연층을 제공하는 데 있다.
본 발명은 상기 과제의 해결 수단으로서, 비극성 용매, 양친매성 블록공중합체, 상기 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 기판 위에 코팅하여, 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 기판 위에 코팅된 용액을 상기 블록공중합체의 연소 온도 이상으로 가열하여, 블록공중합체는 모두 제거하고, 오르가노실리케이트만의 토포그래픽 나노패턴을 남기는 단계(II); 및 상기 기판 위에서 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III)를 포함하는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트의 복합 절연층의 제조방법을 제공한다.
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것이 바람직하다.
상기 연소온도는 400℃ 이상인 것이 바람직하다.
상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것이 바람직하다.
상기 열적 어닐링 온도는 100℃ ~ 170℃인 것이 바람직하다.
상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것이 바람직하다.
또한, 본 발명은 하부전극, 절연층 및 상부전극으로 이루어진 커패시터에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 하부전극 위에 코팅하여, 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 하부전극 위에 코팅된 용액을 상기 블록공중합체의 연소 온도 이상으로 가열하여, 블록공중합체는 모두 제거하고, 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 하부전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 및 상부전극을 형성하는 단계(IV)를 포함하는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트의 복합 절연층을 적용한 커패시터의 제조방법을 제공한다.
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것이 바람직하다.
상기 연소온도는 400℃ 이상인 것이 바람직하다.
상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것이 바람직하다.
상기 열적 어닐링 온도는 100℃ ~ 170℃인 것이 바람직하다.
상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것이 바람직하다.
또한, 본 발명은 게이트 전극, 강유전성 게이트 절연층, 반도체층, 소스 및 드레인 전극이 적층되어 이루어진 전계효과트랜지스터의 제조 방법에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 게이트 전극 위에 코팅하여, 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 게이트 전극 위에 형성하는 단계(I); 상기 게이트 전극 위에 코팅된 용액을 상기 블록공중합체의 연소 온도 이상으로 가열하여, 블록공중합체는 모두 제거하고, 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 게이트 전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 반도체층을 형성하는 단계(IV); 및 소스 및 드레인 전극을 형성하는 단계(V)를 포함하는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트의 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법을 제공한다.
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것이 바람직하다.
상기 연소온도는 400℃ 이상인 것이 바람직하다.
상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것이 바람직하다.
상기 열적 어닐링 온도는 100℃ ~ 170℃인 것이 바람직하다.
상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것이 바람직하다.
본 발명은 양친매성 블록공중합체의 자기조립으로부터 형성된 패턴을 탬플릿(template)으로 하여 토포그래픽하게 나노패턴구조를 갖는 무기질 오르가노실리케이트 위에, PVDF-TrFE가 적층된 박막 강유전체층을 제공한다. 본 발명의 상기 복합 절연층을 적용한 경우, 절연층의 결점이 적어 별도의 삽입층이 없이도 누설전류를 최소화하면서, 저전압으로 구동이 가능한 커패시터와 트랜지스터를 제조할 수 있는 장점이 있다.
도 1은 PVDF-TrFE/OS 나노패턴 게이트 절연체를 갖는 FeFET의 제조 방법을 설명하는 도면이다.
도 2a의 상부도면은 토포그래픽 나노패턴 OS의 평면을 측정한 SEM 측정결과이며, 도 2a의 삽입도는 여러 개의 고차 반사를 보여주는 2D GISAXS 측정결과이며, 도 2a의 하부도면은 토포그래픽 나노패턴 OS의 단면를 SEM으로 측정한 결과이며, 도 2b의 상부도면은 도 2a의 OS 나노패턴 위에 0.5 중량%의 PVDF-TrFE 용액을 스핀코팅하여 제조한 PVDF-TrFE/OS 복합 절연층의 평면을 측정한 SEM 측정결과이며, 도 2b의 삽입도는 AFM 이미지이며, 도 2b의 하부도면은 단면의 SEM 측정결과이다.
도 3a는 OS 나노 패턴 위에 스핀코팅된 후, 135℃에서 2 시간 동안 어닐링을 거친 PVDF-TrFE 박막의 2D GIWAX 측정결과이며, 도 3b는 OS 나노패턴 위에 스핀코팅된 PVDF-TrFE의 바람직한 결정배향을 도시한 도면이다.
도 4a는 Al/(PVDF-TrFE/OS 토포그래픽 나노패턴 강유전성 절연층)/고농도 도핑 Si 으로 이루어진 커패시터의 P-E 이력곡선이며, 도 4a의 삽입도는 커패시터의 구조를 나타내는 설명도이며, 도 4b는 OS 나노패턴이 있는 경우와 없는 경우의 PVDF-TrFE 필름의 전류-전압 특성곡선이다.
도 5a는 PVDF-TrFE/OS 나노패턴 게이트 절연체를 적용한 FeFET의 V D = -1V, 채널길이(L)= 70 ㎛, 채널폭(W) = 50 ㎛ 하에서 I D - V G 전달특성곡선이며, 도 5a의 삽입도는 FeFET의 구조를 나타내는 설명도이며, 도 5b는 매초마다 측정한 ON과 OFF 상태에서의 드레인전류를 측정한 결과이며, 도 5b의 삽입도는 Au 소스 및 드레인 전극 사이의 단결정 TIPS-PEN을 갖는 FeFET의 OM 이미지이다.
도 2a의 상부도면은 토포그래픽 나노패턴 OS의 평면을 측정한 SEM 측정결과이며, 도 2a의 삽입도는 여러 개의 고차 반사를 보여주는 2D GISAXS 측정결과이며, 도 2a의 하부도면은 토포그래픽 나노패턴 OS의 단면를 SEM으로 측정한 결과이며, 도 2b의 상부도면은 도 2a의 OS 나노패턴 위에 0.5 중량%의 PVDF-TrFE 용액을 스핀코팅하여 제조한 PVDF-TrFE/OS 복합 절연층의 평면을 측정한 SEM 측정결과이며, 도 2b의 삽입도는 AFM 이미지이며, 도 2b의 하부도면은 단면의 SEM 측정결과이다.
도 3a는 OS 나노 패턴 위에 스핀코팅된 후, 135℃에서 2 시간 동안 어닐링을 거친 PVDF-TrFE 박막의 2D GIWAX 측정결과이며, 도 3b는 OS 나노패턴 위에 스핀코팅된 PVDF-TrFE의 바람직한 결정배향을 도시한 도면이다.
도 4a는 Al/(PVDF-TrFE/OS 토포그래픽 나노패턴 강유전성 절연층)/고농도 도핑 Si 으로 이루어진 커패시터의 P-E 이력곡선이며, 도 4a의 삽입도는 커패시터의 구조를 나타내는 설명도이며, 도 4b는 OS 나노패턴이 있는 경우와 없는 경우의 PVDF-TrFE 필름의 전류-전압 특성곡선이다.
도 5a는 PVDF-TrFE/OS 나노패턴 게이트 절연체를 적용한 FeFET의 V D = -1V, 채널길이(L)= 70 ㎛, 채널폭(W) = 50 ㎛ 하에서 I D - V G 전달특성곡선이며, 도 5a의 삽입도는 FeFET의 구조를 나타내는 설명도이며, 도 5b는 매초마다 측정한 ON과 OFF 상태에서의 드레인전류를 측정한 결과이며, 도 5b의 삽입도는 Au 소스 및 드레인 전극 사이의 단결정 TIPS-PEN을 갖는 FeFET의 OM 이미지이다.
이하에서는 도면을 참고하여 본 발명에 대하여 설명하기로 한다. 이하 설명에서 오르가노실리케이트(organo silicate)를 "OS"로 약칭하기로 한다. 또한, 본 발명에서 "토포그래픽(topographic)"의 의미는 마이크로패턴 또는 나노패턴 내에서패턴에 의해 높이가 다른 부분이 있음을 의미한다. 이하에서는 양친매성 블록공중합체로 PS-b-PEO를 예로 들어 설명하기로 하나, PS-b-P4VP와 같은 양친매성 블록공중합체 등도 모두 사용가능하므로, 본 발명의 권리범위는 상기 블록공중합체에 한정되지 않는다.
도 1은 본 발명의 방법에 의하여 PVDF-TrFE/토포그래픽 나노패턴 OS의 복합 강유전성 절연층 및 FeFET의 제조방법을 설명하는 도면이다.
먼저, 비극성 용매, 양친매성 블록공중합체, OS를 포함하는 복합용액을 준비한다. 비극성 용매에 용해된 비극성 PS 매트릭스 안에 극성 PEO 블록의 실린더형 마이셀이 서로 유각형으로 팩킹되어 있다. 극성을 갖는 유기실리케이트 전구체는 극성 PEO 블록과만 선택적으로 혼합된다. 따라서, 양친매성 블록공중합체의 자기 조립에 의한 패턴 중, 극성 블록, 즉, PS-b-PEO의 경우 PEO 블록의 패턴에 OS가 혼합되어, OS 역시 PEO의 패턴을 그대로 따른다.
다음으로, 상기 준비된 OS 복합 용액을 기판, 특히, FeFET의 제조의 경우에는 게이트 전극 위에, 커패시터의 경우에는 두 전극 중 어느 하나에, 상기 OS의 복합용액을 스핀코팅한다. 스핀코팅 이외에, 다양한 코팅 방법이 모두 사용 가능하며, 코팅 방법은 본 발명의 핵심이 아니므로, 코팅 방법에 따라 본 발명의 권리범위가 한정되지 않는다. 스핀코팅 후 용매를 증발시키면 도 1의 맨 위쪽의 그림과 같이, PS 매트릭스 안에 PEO가 일정한 패턴으로 자기조립되어, 기판에 대하여 수직으로 배열된 주기적인 라멜라 형태로 형성된다. 물론 사용하는 블록공중합체에 따라 패턴이 다르게 나타날 수 있으나, 패턴 내에 밸리(valley)를 형성하기만 하면 된다.
다음으로, 상기 패턴 중에서 양친매성 블록공중합체를 완전히 제거하고, OS를 가교결합(cross-linking) 하기 위하여, 상기 양친매성 블록공중합체가 연소할 수 있는 충분한 고온, 예를 들어, 이하 실험에서는 PS-b-PEO의 경우 450℃에서 2 시간 동안 베이킹(baking)하였다. 450℃에서 베이킹을 하면, 블록공중합체는 모두 연소하여 제거되어, PEO의 패턴 내에서 혼합되어 있던 OS만이 그대로 남아 PEO의 패턴을 유지한다. 그러면, 도 1과 같이 토포그래픽하게 OS 라멜라가 나노크기로 주기를 이루며 패턴을 형성한다. 상기 연소온도는 사용하는 양친매성 블록공중합체에 따라 달라지겠지만, 400℃ 이상이면 유기물인 블록공중합체는 연소가 이루어진다.
다음으로, 상기 토포그래픽한 OS의 나노패턴 위에 PVDF-TrFE 박막을 제조하기 위하여, OS 나노패턴 위에 PVDF-TrFE 용액을 통상의 코팅 방법, 예를 들어, 스핀코팅하고 용매를 증발시켜 PVDF-TrFE/토포그래픽 나노패턴 OS의 복합 절연층을 제조할 수 있다. 상기 복합 절연층은 커패시터에 사용하는 경우 강유전성 절연층으로 사용되며, FeFET에 사용되는 경우 강유전성 게이트 절연층으로 사용된다. 상기 스핀코팅된 PVDF-TrFE는 열적 어닐링을 더 거쳐, PVDF-TrFE의 결정성장을 촉진할 수 있으며, PVDF-TrFE의 100 ~ 170℃ 이하가 바람직하다. 너무 고온이면 연소할 수 있으며, 저온일 경우 결정성장을 위한 유동성을 충분히 확보할 수 없기 때문이다.
다음으로, FeFET 구조를 완성하기 위하여, 상기 OS 나노패턴 위에 스핀코팅된 PVDF-TrFE 필름 위에 단결정 TIPS-PEN 활성층을 통상의 용매교환법을 통하여 제조한 후, Au 소스 및 드레인 전극은 열증착을 통하여 제조하면, 바텀게이트 탑콘택트형 전계효과트랜지스터를 도 1과 같이 완성할 수 있다. 물론, 커패시터에 사용하는 경우, 반도체 채널층, 소스 및 드레인 전극 대신에 상기 복합 절연층 위에 전극을 한 층 더 형성시키면 된다.
실험예
1 :
PVDF
-
TrFE
/
토포그래픽
나노패턴
OS
의 복합
절연층
박막의 결정 구조 분석
PS와 PEO의 분자량은 각각 20,000 g/mol, 14,000 g/mol, 전체 분자량 34,000 g/mol, 다분산지수(polydispersity) 1.08의 PS-b-PEO 블록공중합체는 폴리머소스사(Polymer Source, Inc.)의 제품을 사용하였다. 용매 프로필렌 글리콜 모노메틸 에테르 아세테이트에 용해된 벌크 상태에서, 상기 블록공중합체는 PS 매트리스에 육각형으로 패킹된 PEO 실린더형 마이크로도메인이 자기 형성되었다. 실험에 사용한 OS는 분자량 약 2 kgmol-1이고, T/Q 는 75/25인 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체를 사용하였다. 용매 프로필렌 글리콜 모노메틸 에테르 아세테이트에 용해된 4중량% PS-b-PEO 용액과, 용매 프로필렌 글리콜 프로필 에테르에 용해된 4 중량% OS 용액의 혼합용액을 도핑된 Si 웨이퍼 위에 스핀코팅하여 제조하였다. 캐스팅된 샘플은 PS-b-PEO를 제거하고 OS를 가교결합하기 위하여 승온속도 5℃/분으로 450℃까지 승온한 후 2시간 동안 베이킹하여, 도 1과 같이 양친매성 블록공중합체의 자기조립으로부터 형성된 패턴을 탬플릿(template)으로 하여, 토포그래픽하게 나노패턴구조를 갖는 무기질 오르가노실리케이트의 패턴을 얻었다.
상기에서 제조된 고농도 도핑 Si 기판 위에 형성된 토포그래픽 OS 라멜라의 평면을 측정한 SEM 측정결과는 도 2a와 같다. 기판에 수직으로 배향된 자기 조립(self assembly)으로 형성된 OS 라멜라는 30 nm 폭과 50 nm 주기로 라멜라 패턴이었다.
도 2a의 삽입도는 2D GISAXS(grazing incident small angle X-ray scattering) 패턴으로서, 고차 반사(high order reflection)를 갖는 수직 OS 라멜라의 대면적의 배향을 확인할 수 있었다. 도 2a와 같이 첫번째 피크 위치에 대한 상대적인 피크의 위치(qn/q1)은 1,2,3,4의 예상된 수치를 나타내고 있다. 도 2a의 아래에 있는 SEM 측정사진은 상기 박막의 단면측정 결과로서, 높이 약 30 nm의 OS 라멜라가 수직에 가까운 단면 형상을 하고 있음을 확인할 수 있었다.
상기 토포그래픽 나노패턴화된 OS 필름 위에 강유전성 절연층인 PVDF-TrFE 필름을 형성하기 위하여, 융점(Tm)과 큐리온도(Tc)는 각각 160℃, 80℃, 27.5 중량%의 TrFE를 갖는 PVDF-TrFE 공중합체가 메칠에틸케톤(MEK) 용해된 0.5 중량% PVDF-TrFE 용액을 상기 토포그래픽 OS 나노 패턴 위에 스핀코팅하여 PVDF-TrFE 박막을 제조하였다. 스핀 코팅 후 PVDF-TrFE의 결정화도를 증가시키기 위하여 135℃에서 2 시간 동안 어닐링하였다. PVDF-TrFE 박막은 두께가 약 100 nm였다. OS 라멜라 밸리(valley)는 도 2b의 평면에 대한 SEM 측정결과와 같이 강유전성 고분자로 완전히 채워진다. 어닐링 과정은 PVDF-TrFE의 결정도를 증가시킬 뿐만 아니라, OS 라멜라의 밸리 내로 PVDF-TrFE가 흘러가도록 도와준다. OS의 토포그래픽 나노패턴의 밸리에 갇혀서 결정화되는 PVDF-TrFE 영역은, 평평한 기판 위에서 동일 조건에서 제작된 PVDF-TrFE 박막에서 관찰되는 결정 그레인 바운더리를 많이 갖아 결정의 구조적 결점이 많은 것과는 대조적임을 확인할 수 있었다.
도 2b의 아래에 있는 샘플의 절단면에 대한 SEM 측정결과는, OS 밸리 영역에 PVDF-TrFE가 완전히 채워진 것을 뚜렷히 보여준다. 도면에는 없으나, PAA(poly(acrylic acid)) 용액을 이용하여, OS 나노패턴으로부터 PVDF-TrFE를 떼어내어 OS 나노패턴과 직접적으로 접촉하고 있는 PVDF-TrFE 필름의 하부 표면을 관찰하였는데, 매우 매끈하고(smooth) 흠이 없는 표면을 갖음을 보여주며, 이것은 강유전성 PVDF-TRFE 결정이 OS 나노패턴의 밸리 내에서 조밀(dense)하게 결정성장하였음을 의미한다. OS 나노패턴의 밸리에 연관되지 않은 여분의 PVDF-TrFE는 평평한 기판에서와 같이 바늘형상 결정도메인을 형성하였다.
도 3a는 OS 나노 패턴 위에 스핀코팅된 후, 135℃에서 2 시간 동안 어닐링을 거친 PVDF-TrFE 박막(도 2a의 샘플)의 2D GIWAXS 측정결과이며, 도 3b는 OS 나노패턴 위에 스핀코팅된 PVDF-TrFE의 바람직한 결정배향을 도시한 도면이다.
OS 나노패턴의 밸리에 갇힌 PVDF-TrFE 필름의 분자 배향을 이해하기 위하여, GIWAXS(grazing incidence wide angle X-ray scattering) 측정을 하였다. 2D GIWAXS 패턴은 2개의 뚜렷한 반사(reflection)를 보였다. 하나는 메리디안(meridian)에, 하나는 메리디안으로부터 60°떨어진 위치이며, 이것은 PVDF-TrFE 결정이 OS 나노패턴에 갇혀있을 때 결정이 바람직하게 배열되었음을 의미한다. 메리디안에서의 반사는 표면에 누워있는 고분자 체인에 노멀(normal) 방향의 필름 표면을 따라서 배열된 바람직한 (110) 또는 (200) 결정으로부터 일어난다. PVDF-TrFE 결정의 사방정계 격자때문에, 거의 (200) 및(110) 스페이싱(spacing)에 가까운 스페이싱이 관찰되었다. 2D GIWAXS 패턴의 azimuthal intensity profile로부터의 반폭치(FWHM)은 약 10도였다. GIWAXS의 결과로부터, OS 밸리를 따라 PVDF-TrFE 체인 컨피규레이션이 바람직하게 배열됨을 알 수 있었다. 토포그래픽 OS 나노패턴의 밸리에 갇힌 PVDF-TrFE 필름의 바람직한 결정성장 및 구조적 결함의 최소화는 강유전성 분극 스위칭을 촉진할 뿐만 아니라, 후술하는 것과 같이 트랜지스터의 누설전류를 크게 감소시켰다.
실험예
2 :
PVDF
-
TrFE
/
토포그래픽
나노패턴
OS
의 복합
절연층을
적용한 커패시터의 물성 실험
전극/(hybrid PVDF-TrFE/OS 나노패턴)/전극으로 이루어진 커패시터는 하부전극으로 고농도 p 도핑 Si 웨이퍼를 기판으로 사용하여 제조하였다. 알루미늄 상부전극은 열증착하여 제조하였으며, 두꼐는 약 100 nm 였다. 강유전성 특징은 가상접지회로(Radiant Technologies Precision LC unit)를 이용하여 측정하였다.
OS 나노패턴 위에서 스핀 코팅 후 135℃에서 2 시간 동안 어닐링된 100 nm 두께의 PVDF-TrFE박막을 적용한 커패시터는 전형적인 이력곡선을 보이는데, 도 4a와 같이 ±4 V의 스윕전압(sweep voltage)에서 잔류분극(P r , remanent polarization)은 6.8 μC/cm2, 항전력(Vc, coercive voltage)은 약 5.8 V으로 저전압 구동이 가능함을 확인할 수 있었다. 본 발명의 강유전성 분극 거동에서는, 도 4a와 같이 ±10 V에서 약 3.1 μC/cm2의 P r 을 보였다. ±10 V에서의 상기 P r 값은 단결정 TIPS-PEN 활성 채널층을 갖는 FeFET의 절연층으로서 충분히 큰 값으로서, 누설전류가 최소화되면서 긴 데이타 리텐션을 갖는다. 사실 약 2 μC/cm2의 P r 이면, PVDF-TrFE 필름 위에 형성된 Si 활성층을 갖는 FeFET 메모리에 필요한 값이다.
도 4b와 같이, OS 나노패턴을 갖는 MFM형 커패시터와 OS 나노패턴을 적용하지 않은 MFM형 커패시터의 전류-전압(J-V) 특성곡선은 누설전류를 감소시키는데 OS 나노패턴이 효과적임을 증명해준다. 고농도 도핑된 Si 평판형 기판 위에 준비된 약 100 nm 두께의 PVDF-TrFE 필름을 갖는 커패시터에서 순방향전압(forward bias voltage)의 로그스케일에서 누설전류가 갑자기 증가한다(도 4b에서 "pristine"으로 표기된 라인). 대조적으로, 본 발명의 PVDF-TrFE/OS 나노패턴층을 적용한 커패시터의 경우(도 4b에서 "OS pattern"으로 표기한 라인), 도 4b와 같이 10 V에서 약 10-7 A/cm2 정도로서, 누설전류가 매우 적게 증가하고 있음을 알 수 있었다. 전류밀도는 8V에서 OS 나노패턴을 사용하지 않은 것에 비하여 약 106 정도 적었다. 앞에서 설명한 것과 같이, OS 나노패턴을 적용함으로써, PVDF-TrFE 필름의 누설전류를 크게 줄일 수 있는 것은 주기적인 OS 밸리 내에 형성된 거의 결점없이 조밀한(dense) PVDF-TrFE 필름때문이었다. 즉, 본 발명과 같이 토포그래픽한 OS 나노패턴 위에 스핀코팅된 PVDF-TrFE 박막을 적용한 커패시터에서 누설전류를 차단하는데 큰 효과가 있음을 알 수 있었다.
실험예 3 : PVDF - TrFE / 토포그래픽 나노패턴 OS 의 복합 게이트 절연층을 갖는 강유전성 전계효과트랜지스터의 물성실험
단결정 TIPS-PEN 활성 채널을 갖는 FeFET 메모리의 제조는 고농도 p 도핑 Si 게이트 전극 위에 형성된 OS 나노패턴 위에 PVDF-TrFE 게이트 절연체를 형성하는 것부터 시작한다. 단결정 TIPS-PEN을 소스와 드레인 전극 사이에 형성함으로써, 바텀게이트 탑콘택트형 FeFET를 완성할 수 있었다.
도 5a는 PVDF-TrFE/OS 나노패턴 게이트 절연체를 적용한 FeFET의 V D = -1V, 채널길이(L)= 70 ㎛, 채널폭(W) = 50 ㎛에서, I D - V G 전달특성곡선이며, 도 5a의 삽입도는 FeFET의 구조를 나타내는 설명도이며, 도 5b는 매초마다 측정한 ON과 OFF 상태에서의 드레인전류를 측정한 결과이며, 도 5b의 삽입도는 Au 소스 및 드레인 전극 사이의 단결정 TIPS-PEN을 갖는 전계효과트랜지스터의 OM(Optical Microscope) 이미지이다.
강유전성 PVDF-TrFE/OS 나노패턴층을 갖는 단결정 TIPS-PEN FeFET은 도 5a와 같이 게이트 전압을 함수로 하여 -1 V의 소스-드레인 전압에서 전형적인 소스-드레인 전류(I DS ) 이력곡선을 보였다. 상기 커브는 게이트전압이 ±8V 이상일 때 포화되었다. 네거티브 바이어스 게이트전압에서의 I DS 의 급격한 증가는 TIPS-PEN에 축적된 여분의 정공으로부터 기인한다. 게이트전압이 0으로 갔을 때, I DS 는 -8 V 게이트전압에서 포화된 값 그대로 있는데, 이는 PVDF-TrFE 필름의 H-F 이중극자의 비휘발성때문이다. 상기 디바이스에 포지티브 게이트 전압이 더 가해지면, H 원자가 TIPS-PEN 층을 향하는 H-F 이중극자로 스위칭하여, I DS 의 급격한 감소를 유발하였다. 분극현상의 비휘발성은 도 5a와 같이, 포지티브 전압의 제거 후에도 전류가 남아있도록 하였다. 본 발명의 디바이스에서 단결정 TIPS-PEN 채널은 ±8 V에서 채널-강유전층의 계면에서 여분의 정공에 의해 완전히 채워지는데, 이것은 약 3.1 μC/cm2의 PVDF-TrFE/OS 복합 절연층의 표면전하밀도에 해당한다. 누설전류와 밀접하게 관련되어 있는 디바이스의 OFF 전류는, 도 5b의 결과와 같이, OS 나노패턴의 밸리에 갇혀 결정성장한 구조적으로 조밀한(dense) PVDF-TrFE으로 인하여 10-10A 정도에서 크게 변화하지 않았다. 본 발명의 FeFET에서의 ON/OFF 쌍안정성(bistability)은 게이트 전압 스윕 ±8V에서, 약 102이었다.
데이터 리텐션은 유기 또는 무기 강유전체를 갖는 신뢰할만한 FeFET을 제조하는데 있어서 매우 중요한 요소이다. 본 발명의 복합 절연층을 갖는 단결정 TIPS-PEN FeFET의 ON과 OFF 상태 모두의 데이터 리텐션은, ± 8V에서 스위칭을 한 후에 -1 V의 일정한 V DS 에서 제로 게이트 바이어스 하에서 ON과 OFF 상태의 I DS 를 독립적으로 구한 후 계산하였다. 시간에 따른 양 전류의 직접외삽법(direct extrapolation)으로부터 단결정 TIPS-PEN의 화학적 물리적 물성이 환경적인 저하(degradation)없이 보존된다면, 10년 이상의 장기 데이터 리텐션을 기대할 수 있다.
Claims (18)
- 비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 기판 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 기판 위에 코팅된 용액을 상기 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 기판 위에서 상기 토포그래픽 나노패턴 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III)를 포함하며,
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법.
- 삭제
- 제1항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법.
- 제1항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법.
- 제4항에서, 상기 열적 어닐링 온도가 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법.
- 제1항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법.
- 하부전극, 절연층 및 상부전극으로 이루어진 커패시터에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 하부전극 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 하부전극 위에 코팅된 용액을 상기 양친매성 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 하부전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 및 상부전극을 형성하는 단계(IV)를 포함하며,
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법.
- 삭제
- 제7항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법.
- 제7항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법.
- 제10항에서, 상기 열적 어닐링 온도는 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법.
- 제7항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법.
- 게이트 전극, 강유전성 게이트 절연층, 반도체층, 소스 및 드레인 전극이 적층되어 이루어진 전계효과트랜지스터의 제조 방법에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 게이트 전극 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 게이트 전극 위에 형성하는 단계(I); 상기 게이트 전극 위에 코팅된 용액을 상기 양친매성 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 게이트 전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 반도체층을 형성하는 단계(IV); 및 소스 및 드레인 전극을 형성하는 단계(V)를 포함하며,
상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법.
- 삭제
- 제13항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법.
- 제13항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법.
- 제16항에서, 상기 열적 어닐링 온도는 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법.
- 제13항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법.
Priority Applications (1)
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| KR1020100121924A KR101148338B1 (ko) | 2010-12-02 | 2010-12-02 | ＰＶＤＦ－ＴｒＦＥ／토포그래픽 나노패턴 ＯＳ의 복합 절연층의 제조방법, 상기 절연층을 적용한 커패시터 및 전계효과트랜지스터의 제조방법 |
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