KR20080098440A - 선택가능한 하위 정밀도에 대하여 감소된 전력 요구조건들을 가지는 부동 소수점 프로세서 - Google Patents

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Abstract

본 발명은 주어진 정밀도를 가지는 부동 소수점 프로세서를 사용하여 부동 소수점 연산을 수행하기 위한 방법 및 장치에 관한 것이다. 하나 이상의부동 소수점 수들에 대한 부동 소수점 연산을 위해 하위정밀도가 선택된다. 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트을 발생한다. 전력은 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 부동 소수점 프로세서 내의 하나 이상의 컴포넌트들로부터 제거되며, 상기 하나 이상의 컴포넌트들로부터 제거된 전력으로 부동 소수점 연산이 수행된다.

Description

선택가능한 하위 정밀도에 대하여 감소된 전력 요구조건들을 가지는 부동 소수점 프로세서{FLOATING-POINT PROCESSOR WITH REDUCED POWER REQUIREMENTS FOR SELECTABLE SUBPRECISION}
본 발명은 주어진 정밀도를 가지는 부동 소수점 프로세서를 사용하여 부동 소수점 연산을 수행하기 위한 방법 및 장치에 관한 것이다.
부동 소수점 프로세서들은 높은 속도로 특정 수학 연산들, 예컨대 곱셈, 나눗셈, 삼각 함수들 지수 함수들을 수행하는 계산 유니트들을 특징으로 한다. 따라서, 강력한 계산 시스템들은 종종 메인 프로세서 또는 보도 프로세서의 일부로서 부동 소수점 프로세서들을 통합한다. 숫자의 부동 소수점 표현은 공통적으로 부호부, 지수부 및 가수부를 포함한다. 부동 소수점 숫자의 값을 구하기 위해, 가수에는 지수가 제곱된 밑수(컴퓨터에서 공통적으로 2)가 곱해진다. 부호부는 결과 값에 적용된다.
부동 소수점 프로세서의 정밀도는 가수를 표현하기 위해 사용되는 비트들의 개수에 의해 한정된다. 가수에서 많은 비트들이 사용될수록, 정밀도는 높아진다. 부동 소수점 프로세서의 정밀도는 일반적으로 특정 애플리케이션에 따라 결정된다. 예를 들어, ANSI/IEEE-754 표준(하기에서 공통적으로 최신식 컴퓨터들)은 1-비트 부호부, 8-비트 지수부 및 23-비트 가수부를 가지는 32-비트 단일 포맷을 규정한다. 가수부의 23개 부분 비트들 만이 32-비트 인코딩시 저장되며, 이진 소수점의 좌측에는 바로 정수 비트가 수반된다. IEEE-754는 또한 1-비트 부호부, 11-비트 지수부 및 53-비트 가수부를 가지는 64-비트 이중 포맷을 규정한다. 단일 인코딩과 유사하게, 가수부의 52개 부분 비트들만이 64-비트 인코딩시 저장되고, 이진 소수점의 좌측에는 바로 정수 비트가 수반된다. 정밀도가 높아질수록 정확성도 높아지지만, 공통적으로 전력 소비가 증가한다.
부동 소수점 대수 연산들의 수행은 부동 소수점 프로세서들이 공통적으로 단일 포맷 또는 단일 및 이중 포맷들 모두에 의해 제공되는 정밀도에 제한되기 때문에 계산에 있어 비효율적일 수 있다. 몇몇 애플리케이션들이 상기 타입의 정밀도를 필요로 하지만, 다른 애플리케이션들은 필요로하지 않을 수 있다. 예를 들어, 몇몇 그래픽 애플리케이션들은 16-비트 가수부만을 필요로 할 수 있다. 상기 그래픽 애플리케이션들에 대하여, 16 비트 정밀도 이상의 정확성은 불필요한 전력 소비를 발생하는 경향이 있다. 이는 특히 몇가지 예를 들어 무선 전화기들, 개인 디지털 보조장치들(PDA), 랩탑들, 게임 콘솔들, 호출기들 및 카메라들과 같이 전력 수요가 많은 배터리 동작 디바이스들과 관련된다. 만약 애플리케이션이 항상 일정한 감소된 정밀도를 요구하는 것으로 공지되면, 부동 소수점 프로세서는 감소된 정밀도로 설계되고 구성될 수 있다. 그러나, 범용 프로세서들에 대하여 공통적인 상황은 CD 그래픽을 생성하는 것과 같은 특정 애플리케이션에 대하여 감소된 정밀도가 수용가능할 수 있고, 예컨대 위성 위치측정 시스템(GPS) 기능을 구현하는 다른 애 플리케이션들에 대하여 증가된 정밀도가 요구될 수 있다는 것이다. 따라서, 부동 소수점 포맷의 감소된 정밀도 또는 하위 정밀도가 선택가능한 부동 소수점 프로세서가 당업계에 요구된다. 전력 관리 기술들은 부동 소수점 프로세서가 선택된 하위 정밀도를 지원하는데 필요한 것보다 더 많은 전력을 소비하지 않도록 하는데 사용될 수 있다.
정밀도 포맷을 가지는 부동 소수점(floating-point) 프로세서를 사용하여 부동 소수점 연산을 수행하는 방법의 양상이 개시된다. 상기 방법은 하나 이상의 부동 소수점 수들에 대한 상기 부동 소수점 연산을 위해 하위 정밀도(subprecision)을 선택하는 단계를 포함하고, 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트을 발생한다. 상기 방법은 또한 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 부동 소수점 프로세서 내의 하나 이상의 컴포넌트들로부터 전력을 제거하는 단계 및 상기 하나 이상의 컴포넌트들로부터 제거된 전력으로 상기 부동 소수점 연산을 수행하는 단계를 포함한다.
정밀도 포맷을 가지는 부동 소수점 프로세서의 일 양상이 개시된다. 상기 부동 소수점 프로세서는 하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 구성된 부동 소수점 제어기를 포함하고, 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생하며, 부동 소수점 제어기는 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 부동 소수점 프로세서 내의 하나 이상의 컴포넌트들로부터 전력을 제거하도록 추가로 구성된다. 부동 소수점 프로세서는 추가로 상기 부동 소수점 연산을 수행하도록 구성된 부동 소수점 연산자를 포함한다.
정밀도 포맷을 가지는 부동 소수점 프로세서의 또다른 양상이 개시된다. 부동 소수점 프로세서는 다수의 부동 소수점 수들을 저장하도록 구성된 다수의 저장 엘리먼트들을 가지는 부동 소수점 레지스터 및 상기 부동 소수점 레지스터 내에 저장된 상기 부동 소수점 수들 중 하나 이상의 부동 소수점 수들에 부동 소수점 연산을 수행하도록 구성된 부동 소수점 연산자를 포함한다. 부동 소수점 프로세서는 또한 상기 하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 구성된 부동 소수점 제어기를 포함하며, 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생하고, 상기 하나 이상의 초과 비트들은 상기 부동 소수점 레지스터의 상기 하나 이상의 저장 엘리먼트들 내에 저장되고, 상기 부동 소수점 제어기는 상기 하나 이상의 초과 비트들에 대한 상기 저장 엘리먼트들로부터 전력을 제거하도록 추가로 구성된다.
정밀도 포맷을 가지는 부동 소수점 프로세서의 또다른 양상이 개시된다. 부동 소수점 프로세서는 다수의 부동 소수점 수들을 저장하도록 구성된 부동 소수점 레지스터 및 상기 부동 소수점 레지스터 내에 저장된 상기 부동 소수점 수들 중 하나 이상의 부동 소수점 수들에 부동 소수점 연산을 수행하도록 구성된 로직을 가지는 부동 소수점 연산자를 포함한다. 부동 소수점 프로세서는 또한 하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 구성된 부동 소수점 제어기를 포함하고, 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생하며, 상기 부동 소수점 제어기는 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 로직의 일부분으로부터 전력을 제거하도록 추가로 구성된다.
부동 소수점 프로세서 및 부동 소수점 연산들을 수행하는 방법의 다른 실시예들은 상기 부동 소수점 프로세서와 부동 소수점 연산 수행 방법의 다양한 실시예들이 설명을 위해 도시되고 개시되는 하기의 실시예에 의해 당업자에게 용이하게 인식될 것임이 이해 되어야 한다. 구현되는 것과 같이, 부동 소수점 프로세서 및 부동 소수점 연산 방법의 다른 및 서로 다른 실시예들이 가능하며, 상기 실시예들을 설명하기 위해 사용되는 세부 사항들은 다양한 점에서 수정될 수 있다. 따라서, 도면 및 실시예는 제한이 아니라 설명을 위한 것으로 간주될 것이다.
도 1은 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서의 일 예를 도시하는 기능 블럭도이다.
도 2는 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서에서 사용되는 부동 소수점 레지스터 파일의 일 예의 도식적 설명이다.
도 3A는 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서를 사용하여 수행되는 부동 소수점 덧셈의 일 예를 설명하는 개념도이다.
도 3B는 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서를 사용하여 수행되는 부동 소수점 곱셈의 일 예를 설명하는 개념도이다.
하기에 설명되 실시예는 첨부된 도면과 함께 본 개시물의 다양한 실시예들을 설명하기 위한 것이나, 본 개시물이 실행될 수 있는 실시예들만을 표현하도록 의도되지 않는다. 실시예는 본 개시물의 충분한 이해를 허용하기 위해 특정 세부 내용들을 포함한다. 그러나, 본 개시물은 상기 특정 세부 내용들 없이 실행될 수 있음이 당업자에 의해 인식될 것이다. 몇몇 경우들에서, 공지된 구조들 및 컴포넌트들은 본 개시물의 개념들을 더 명확하게 설명하기 위해 블럭도 형태로 도시된다.
부동 소수점 프로세서의 적어도 일 실시예에서, 하나 이상의 부동 소수점 연산들에 대한 정밀도는 특정 포맷의 정밀도로부터 감소될 수 있다. 또한, 부동 소수점 프로세서가 선택된 하위 정밀도를 지원하는데 필요한 것 보다 많은 전력을 소비하지 않도록 하기 위해 전력 관리 기술들이 사용될 수 있다. 수학적 연산들을 수행하도록 부동 소수점 프로세서에 제공되는 명령들은 프로그램 가능한 제어 필드를 포함할 수 있다. 제어 필드는 부동 소수점 포맷의 하위 정밀도를 선택하고, 전력 소비를 관리하기 위해 사용될 수 있다. 부동 소수점 포맷의 하위 정밀도를 특정 연산에 대하여 요구되는 정도로 선택하고, 따라서 선택된 하위 정밀도를 지원하도록 부동 소수점 프로세서의 전력 소비를 감소시킴으로써, 더 큰 효율 뿐만 아니라 상당한 전력의 절약이 달성될 수 있다.
도 1은 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서(FPP)(100)의 일 예를 설명하는 기능 블럭도이다. 부동 소수점 프로세서(100)는 부동 소수점 레지스터 파일(FPR;110), 부동 소수점 제어기(CTL;130), 및 부동 소수점 수학 연산자(FPO;140)를 포함한다. 부동 소수점 프로세서(100)는 메인 프로세서, 보조 프로세서 또는 버스나 다른 채널을 통해 메인 프로세서에 접속된 개별 엔티티의 일부로서 구현될 수 있다.
부동 소수점 레지스터 파일(110)은 임의의 적절하 저장 매체가 될 수 있다. 도 1에 도시된 실시예에서, 부동 소수점 레지스터 파일(110)은 몇몇 어드레싱 가능한 레지스터 위치들(115-1(REG1), 115-2(REG2), ..., 115-N(REGN))을 포함하며, 상기 위치들은 각각 부동 소수점 연산에 대한 피연산자(operand)를 저장하도록 구성된다. 피연산자들은 예를 들어, 메모리로부터의 데이터 및/또는 이전의 부동 소수점 연산들의 결과를 포함할 수 있다. 부동 소수점 프로세서에 제공되는 명령들은 메인 메모리로/부터 연산자들을 이동시키는데 사용된다.
도 2는 도 1과 관련하여 설명되는 것과 같이 선택가능한 하위 정밀도를 가지는 부동 소수점 프로세서(100)에서 사용되는 부동 소수점 레지스터 파일(110)에 대한 데이터 구조의 일 예를 개략적으로 설명한다. 도 2에서 설명되는 실시예에서, 부동 소수점 레지스터 파일(110)은 16개의 어드레싱 가능한 레지스터 위치들을 포함하며, 각각의 레지스터 위치는 편의를 위해 도 2의 참조 부호(200)를 사용하여 참조된다. 각각의 레지스터 위치(200)는 IEEE-754 32-비트 단일 포맷으로 32-비트 이진 부동 소수점 수를 저장하도록 구성된다. 특히, 각각의 레지스터 위치(200)는 1-비트 부호부(202), 8-비트 지수부(204) 및 24-비트 분수부(206)를 포함한다. 그러나, 부동 소수점 프로세서(100)의 다른 실시예들은 IEEE 32-비트 단일 포맷(IEEE 64-비트 이중 포맷을 포함하지만 그에 제한되지 않음)과는 상이하게 포맷화되는 부동 소수점 레지스터 파일(110)을 포함할 수 있고 및/또는 서로 다른 개수의 레지스터 위치들을 포함할 수 있다.
도 1을 다시 참조하여, 부동 소수점 제어기(130)는 제어 신호(133)를 사용하여 부동 소수점 연산들의 하위 정밀도를 선택하기 위해 사용될 수 있다. 제어 레지스터(CRG;137)는 예컨대 하나 이상의 명령들의 제어 필드 내에서 전송되는 하위 정밀도 선택 비트들과 함께 로딩될 수 있다. 하기에서 상세히 설명되는 방식으로, 하위 정밀도 선택 비트들은 피연산자들의 정밀도를 감소시키기 위해 부동 소수점 제어기(130)에 의해 사용될 수 있다. 하위 정밀도 선택 비트들은 부동 소수점 프로세서(100)의 일부분들을 턴 오프하기 위해 사용될 수 있다. 예를 들어, 하위 정밀도 선택 비트들은 선택된 하위 정밀도에 대하여 요구되지 않는 비트들에 대한 부동 소수점 레지스터 엘리먼트들로부터 전력을 제거하기 위해 사용될 수 있다. 일련의 스위치들은 부동 소수점 연산자(140) 내의 부동 소수점 레지스터 엘리먼트들 및 로직에서 전력을 제거하고 인가하기 위해 사용될 수 있다. 부동 소수점 레지스터(110) 및 부동 소수점 연산자(140) 내부 또는 외부의 스위치들은 전계 트랜지스터들 또는 임의의 다른 타입의 스위치들이 될 수 있다.
부동 소수점 연산자(140)는 부동 소수점 연산들을 수행하도록 구성된 하나 이상의 컴포넌트들을 포함할 수 있다. 상기 컴포넌트들은 부동 소수점 덧셈 및 뺄 셈 명령들을 실행하도록 구성된 부동 소수점 덧셈기(ADD;142) 및 부동 소수점 곱셈 명령들을 실행하도록 구성된 부동 소수점 곱셈기(MUL;144)과 같은 계산 유니트들을 포함할 수 있지만 이에 제한되지 않는다. 도 1에 도시된 것과 같이, 부동 소수점 연산자(140) 내의 계산 유니트들, ADD(142) 및 MUL(144)의 각각은 계산 유니트들 사이 및 각각의 계산 유니트와 부동 소수점 레지스터 파일(110) 사이에서 피연산자들이 전달되도록 하는 방식으로 서로 및 부동 소수점 레지스터 파일(110)에 접속된다. 부동 소수점 연산자는 설명되는 것과 같이 개별 접속들(134, 135, 136, 137, 138, 139)을 통해 부동 소수점 레지스터에 접속될 수 있거나 버스 또는 임의의 다른 적절한 결합을 통해 접속될 수 있다. 부동 소수점 프로세서(100)의 적어도 하나의 실시예에서, 계산 유니트들(ADD(142) 및 MIL(144)) 중 임의의 유니트의 출력은 임의의 다른 계산 유니트의 입력이 될 수 있다. 부동 소수점 레지스터 파일(110)은 중간 결과들 뿐만 아니라 부동 소수점 연산자(140)로부터 출력된 결과들을 저장하기 위해 사용될 수 있다.
덧셈기(142)는 부동 소수점 포맷으로 표준 대수 연산들을 수행하도록 구성된 종래의 부동 소수점 덧셈기가 될 수 있다. 곱셈기(144)는 부동 소수점 곱셈을 수행하도록 구성된 종래의 부동 소수점 곱셈기가 될 수 있다. 곱셈기(144)는 예를 들어, 부스(Booth) 또는 변형된 부스 알고리즘을 사용하여 구현할 수 있고, 부분곱(partial product)들을 생성하는 부분곱 생성 로직 및 부분곱들을 가산하는 다수의 실행-저장 덧셈기들을 포함할 수 있다.
도 1에는 간단함을 위해 덧셈기(142) 및 곱셈기(144) 만이 도시되지만, 부동 소수점 연산자(140)는 또한 당업계에 공지되고 부동 소수점 수학 연산의 다른 타입을 실행하도록 구성되는 다른 계산 유니트들(비도시)을 포함할 수 있다. 상기 계산 유니트들은 부동 소수점 나눗셈 명령들을 수행하도록 구성된 부동 소수점 나눗셈기, 부동 소수점 제곱근 도출 명령들을 수행하도록 구성된 부동 소수점 제곱근 도출 명령들, 부동 소수점 지수 명령들을 실행하도록 구성된 부동 소수점 지수 연산자, 대수 함수들을 계산하기 위한 명령들을 수행하도록 구성된 부동 소수점 대수 연산자 및 삼각 함수들을 계산하기 위한 명령들을 수행하도록 구성된 부동 소수점 삼각 연산자를 포함하지만 이에 제한되지 않는다.
부동 소수점 프로세서(100)의 서로 다른 실시예들은 전술된 계산 유니트들 중 단 하나 또는 몇몇 또는 전부를 포함할 수 있다. 예를 들면, 덧셈기(142) 및 곱셈기(144)는 입력된 피연산자들을 정렬하는 정렬기들 및 결과를 표준 포맷으로 쉬프트하는 정규화기들, 특정 라운딩 모드에 기초하여 결과를 라운딩하는 라운더들과 같은 하나 이상의 공지된 종래의 서브 유니트들을 포함할 수 있다. 비트-인버터들, 곱셈기들, 카운터들 및 조합 로직 회로들과 같은 공지된 회로 엘리먼트들이 덧셈기(142) 및 곱셈기(144)에 포함된다.
도 1에서 설명되는 것과 같이, 부동 소수점 연산자(140)는 부동 소수점 레지스터 파일(110)에 결합되어 요구되는 부동 소수점 연산의 각각의 명령에 대하여 관련된 계산 유니트, 즉 덧셈기(142) 또는 곱셈기(144)가 부동 소수점 레지스터 파일(110)로부터 하나 이상의 위치들 REG1, ..., REGN에 저장된 하나 이상의 피연산자들을 수신할 수 있도록 한다.
부동 소수점 레지스터 파일(110)로부터 피연산자들을 수신하면, 부동 소수점 연산자(140) 내의 하나 이상의 계산 유니트들은 부동 소수점 제어기(130)에 이해 선택된 하위 정밀도로 수신된 피연산자들에 대하여 요구되는 부동 소수점 연산의 명령을 실행할 수 있다. 도 1에 도시된 것과 같이, 출력은 저장을 위해 부동 소수점 레지스터에 다시 전송될 수 있다.
부동 소수점 프로세서(100)의 실시예에서, 소프트웨어 선택가능 모드는 프로그램 제어하에 또는 전술된 것과 같이, 부동 소수점 연산들의 정밀도를 감소시키기 위해 사용될 수 있다. 부동 소수점 프로세서(100)에 제공되는 명령들은 하위 정밀도 선택 비트들을 포함하는 프로그램가능한 제어 필드를 포함할 수 있다. 하위 정밀도 선택 비트들은 제어 레지스터(137)에 기록되며, 상기 제어 레지스터(137)는 차례로 부동 소수점 연산 동안 각각이 피연산자에 대한 가수의 비트 길이를 제어한다. 선택적으로, 하위 정밀도 선택 비트들은 도 1에 도시된 모니터 스크린/키보드 또는 마우스(150)를 포함하지만 이에 제한되지 않는 임의의 적절한 사용자 인터페이스로부터 직접 제어 레지스터(137)에 기록될 수 있다. 부동 소수점 프로세서(100)의 또다른 실시예에서, 하위 정밀도 선택 비트들은 메인 프로세서 또는 그 동작 시스템으로부터 직접 제어 레지스터(137)로 기록될 수 있다. 부동 소수점 제어기(130) 내에 도시된 제어 레지스터(137)는 자립형 엔티티로서 상주하거나, 또다른 엔티티에 통합되거나, 다수의 엔티티들에 분포될 수 있다.
하위 정밀도 선택 비트들은 부동 소수점 연산의 정밀도를 감소시키기 위해 사용될 수 있다. 이는 다양한 방식들로 달성될 수 있다. 일 실시예에서, 부동 소 수점 제어기(130)는 전력이 하위 정밀도 선택 비트들에 의해 규정되는 정밀도를 충족하기 위해 요구되지 않는 분수부의 초과 비트들에 대한 부동 소수점 레지스터로부터 제거되도록 할 수 있다. 예를 들어, 만약 부동 소수점 레지스터 파일 내의 각각의 위치가 23-비트 분수부를 포함하고, 부동 소수점 연산을 위해 요구되는 하위 정밀도가 10-비트이면, 분수부의 단 9개의 공통적으로 최상위 비트들(MSB)이 요구되며, 숨겨진 비트 또는 정수 비트가 10번째 비트를 형성한다. 전력은 나머지 14개 분수 비트들을 유지하기 위해 부동 소수점 레지스터 엘리먼트들로부터 제거될 수 있다. 만약 하나 이상의 명령들에 대한 하위 정밀도가 16-비트들로 증가되면, 가수부의 15개 MSB들이 요구된다. 후자의 경우에, 전력은 분수부의 8개 최하위 비트들(LSB)에 대한 부동 소수점 레지스터 엘리먼트로부터 제거될 수 있다.
또한, 초과 가수 비트들에 상응하는 부동 소수점 연산자(140) 내의 로직은 전력을 요구하지 않는다. 따라서, 선택된 하위 정밀도의 결과로서 사용되지 않고 유지되는 부동 소수점 연산자(140) 내의 로직으로의 전력을 제거함으로써 전력의 절약이 달성될 수 있다.
도 3A는 전력이 부동 소수점 연산자 내의 로직에 선택적으로 인가되는 부동 소수점 덧셈의 일 예를 설명하는 개념도이다. 특히, 도 3A는 각각 선택된 하위 정밀도를 특징으로 하고 함께 가산되는 2개의 입력 부동 소수점 수들(302, 304)을 사용하는 부동 소수점 덧셈 연산을 개념적으로 설명한다. 간략함을 위해 2개의 수들(302, 304)은 미리 정렬되어 어떤 쉬프팅도 수행되지 않도록 한다. 완전한 정밀 도 모드에서 부동 소수점 덧셈 동작은 도 3A에 도면 부호 3101, 3102, ..., 310i, ..., 310n으로 표시되는 연속 단계들을 통해 수행된다. 표준 변환에 따라, 부동 소수점 레지스터는 각각이 수를 형성하는 비트들을 최우측 LSB로부터 최좌측 MSB의 순서대로 저장한다. 도 3A에서 우측에서 좌측으로 이동하는 각각의 연속 단계들은 선행하는 단계들에서 발생된 비트들과 비교하여 증가된 중요도(significance)를 가지는 비트들을 수반한다.
도 3A에 도시된 예에서, 선택된 하위 정밀도는 선(305)으로 표시된다. 전력은 선(305)의 우측으로 각 단계를 구현하는데 사용되는 로직으로부터 제거될 수 있다. 최종의 전력 다운된 단계(310i)로부터의 실행 C는 제로가 된다. 전력은 라인(305)의 좌측에 각각의 단계를 구현하는데 사용되는 로직에만 제공된다. 도 3A에서, 부동 소수점 연산자의 활성 단계들에 제공되는 전력 제공 비트들은 도면 부호(322)를 사용하여 X 표시들로 도시되는 반면, 전력이 제거되어 단계들에 제공되는 전력 비제공 비트들은 도면 부호(324)를 사용하여 원형 표시들로 도시된다.
도 3B는 전력이 부동 소수점 연산자 내의 로직에 선택적으로 인가되는 부동 소수점 곱셈 연산의 일 예를 설명하는 개념도이다. 부동 소수점 곱셈 연산은 도 1에 도면 부호(144)로 도시된 부동 소수점 곱셈기 MUL에서 수행된다. 곱셈기 내에서 상당수의 로직은 전원이 다운될 수 있고, 따라서 상당한 전력을 절약할 수 있다. 도 3B에 도시된 이진 곱셈은 쉬프트된 부동 소수점 수들의 일련의 덧셈이다. 설명되는 실시예에서, 이진 곱셈은 쉬프트 및 가산 기술을 사용하여 k-비트 피곱셈 수(402) 및 k-비트 곱셈수(404) 사이에 수행된다. 쉬프트 및 가산 기술은 부스 알고리즘 또는 변형된 부스 알고리즘 곱셈기로 대체될 수 있다.
부동 소수점 덧셈의 경우에서와 같이, 부동 소수점 곱셈은 도 3B에 410-1, ..., 410-m으로 도시된 일련이 단계들에서 수행된다. 간단함을 위해, 부스 알고리즘이 사용된다고 가정할 때, 하나의 부분곱이 곱셈기(404) 내의 모든 비트들에 대하여 생성되며, 부분곱(420-i)은 상응하는 단계(410-i) 동안 생성된다. 만약 곱셈기의 값이 0이면, 상응하는 부분곱은 0으로만 구성되고, 만약 비트의 값이 1이면, 상응하는 부분곱은 피곱셈수의 카피(copy)가 된다. 각각의 부분곱(420-i)은 그와 연관되는 곱셈기 비트의 함수로서 좌측 쉬프트되며, 이후에 동작은 다음 단계로 이동하한다. 각각이 부분곱은 쉬프트된 수로 보여질 수 있다. 곱셈기 내의 비트 0과 연관된 부분곱은 좌측 쉬프트된 제로 비트들이고, 비트 1과 연관된 부분곱은 좌측 쉬프트된 1 비트이다. 부분곱들 또는 쉬프트된 부동 소수점 수들(420-i)은 곱셈을 위한 출력 값(430)을 생성하기 위해 함께 가산된다.
도 3B에 도시된 실시예에서, 제어기(130)에 의한 요구되는 감소된 정밀도의 선택은 선 405을 사용하여 표시된다. 도 3A와 함께 설명된 부동 소수점 덧셈의 경우에서와 같이, 전력은 선(405)의 우측에서 단계들을 구현하는데 사용되는 로직으로부터 제거될 수 있다. 전력은 오직 선택된 하위 정밀도를 지원하기 위해 실제 필요한 단계들, 즉 라인(405) 좌측의 단계들에만 인가된다. 도 3B에서, 전력 제공 로직에 제공되는 비트들은 X들로 도시되는 반면, 전력 비제공 단계들에 제공되는 비트들은 원들로 도시된다.
도 3B에 도시된 것과 같이, 제 1 부분곱(420-1)에 대하여, 도면 부호(402)를 사용하여 도시된 비트들의 개수 N에 대한 로직은 전력이 제공되지 않는다. 제 2 부분곱에 대하여, N-1개 비트들에 대한 로직은 전원이 제공되지 않는다. m-번째 부분곱 또는 쉬프트된 부동 소수점 수(420-m)에 대하여, 도면 부호(414)를 사용하여 도시된 개수(N-m+1)의 비트들에 대한 로직은 전원이 제공되지 않는다. 비트들의 개수 N는 나머지 단계들의 정밀도에 악영향을 미치지 않도록 선택된다.
전술된 부동 소수점 곱셈으로부터 발생된 출력값은 함께 곱해지는 2개의 입력 값들(402, 404)의 폭들의 합과 동일한 폭(비트들의 개수)을 갖는다. 출력값(430)은 선택된 하위 정밀도로 끝수가 버려질 수 있고(truncated), 즉 선택된 정밀도 미만인 출력 값(430)의 임의의 비트들이 선택된 정밀도를 특징으로 하는 끝수가 버려진 출력 수를 생성하기 위해 끝수가 버려질 수 있다. 선택적으로, 출력값(430)은 선택된 정밀도를 가질 수 있다. 선택된 정밀도보다 중요하지 않은 출력 비트들에는 전력이 제공되지 않을 수 있다.
본 명세서에서 개시된 실시예와 관련하여 다양하게 설명되는 논리 유니트들, 블럭들, 모듈들, 회로들, 엘리먼트들 및/또는 컴포넌트들은 범용 프로세서, 디지털 신호 처리기(DSP), 응용 집적 회로(ASIC), 현장 프로그램가능한 게이트 어레이(FPGA), 또는 다른 프로그램가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 요소들, 또는 본 명세서에 개시된 기능을 수행하도록 설계된 그들의 임의의 조합의 일부인 부동 소수점 프로세서에서 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서가 될 수 있지만, 선택적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계가 될 수 있다. 프로세서는 또한 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 다른 구성과 같은 컴퓨팅 장치들의 조합으로서 실행될 수 있다.
본 명세서에 개시된 실시예와 관련하여 설명되는 방법 또는 알고리즘의 단계는 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 그들의 조합에서 즉시 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 제거가능한 디스크, CD-ROM 또는 임의의 다른 저장 매체 형태로 당업자에게 공지된다. 예시적인 저장 매체는 저장매체로부터 정보를 판독하고 정보를 기록할 수 있는 프로세서에 접속된다. 선택적으로, 저장 매체는 프로세서의 필수 구성요소이다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC은 사용자 터미널 내에 상주할 수 있다. 선택적으로, 프로세서 및 저장 매체는 사용자 디바이스내에서 이산요소들로서 상주할 수 있다.
개시된 실시예의 전술된 설명은 당업자가 본 발명을 구현하고 이용하기에 용이하도록 하기 위하여 제공되었다. 이들 실시예에 대한 여러 가지 변형은 당업자에게 자명하며, 여기서 한정된 포괄적인 원리는 본 발명의 사용 없이도 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 설명된 실시예에 한정되는 것이 아니며, 여기에 개시된 원리 및 신규한 특징에 나타낸 가장 넓은 범위에 따른다. 단수의 엘리먼트에 대한 참조는 특정하게 언급되지 않는한 "하나 및 단 하나"를 의미하기 위한 것이 아니라 "하나 이상"을 의미한다. 당업자에게 공지되거나 추후 공지될 본 개시물을 통해 설명된 다양한 실시예들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 본 명세서에서 참조로 통합되고 청구항에 의해 함축된다. 또한, 본 명세서에 개시된 내용중 어느 것도 상기 개시물이 청구항들에 명백하개 언급되는지에 상관없이 대중에게 제시될 수는 없다. 엘리먼트들이 단어 "수단"을 사용하여 언급되거나 방법 청구항에서 상기 엘리먼트들이 "단계"를 사용하여 언급되지 않는 다면, 35 U.S.C. §112 제 6 항의 규정에서 고려되지 않는다.

Claims (24)

  1. 최대 정밀도를 가지는 부동 소수점(floating-point) 프로세서를 사용하여 부동 소수점 연산을 수행하는 방법으로서,
    하나 이상의 부동 소수점 수들에 대한 상기 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도(subprecision)을 선택하는 단계 - 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생시킴 - ;
    다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 부동 소수점 프로세서 내의 하나 이상의 컴포넌트들로부터 전력을 제거하는 단계; 및
    상기 하나 이상의 컴포넌트들로부터 제거된 전력으로 상기 부동 소수점 연산을 수행하는 단계를 포함하는 방법.
  2. 제 1항에 있어서,
    다수의 저장 엘리먼트들을 가지는 부동 소수점 레지스터를 사용하는 단계를 더 포함하며,
    상기 하나 이상의 초과 비트들은 상기 저장 엘리먼트들 중 하나 이상의 저장 엘리먼트들에 저장되고, 상기 전력이 제거된 하나 이상의 컴포넌트들은 상기 하나 이상의 초과 비트들에 대한 저장 엘리먼트들을 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서,
    상기 부동 소수점 연산을 수행하기 위한 로직을 가지는 부동 소수점 연산자를 사용하는 단계를 더 포함하며,
    상기 전력이 제거된 하나 이상의 컴포넌트들은 다른 경우에 상기 하나 이상의 초과 비트들을 처리하기 위해 사용될 상기 로직의 일부분을 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 부동 소수점 연산을 수행하기 위한 로직을 가지는 부동 소수점 연산자를 사용하는 단계를 더 포함하며,
    상기 전력이 제거된 하나 이상의 컴포넌트들은 다른 경우에 상기 하나 이상의 초과 비트들을 처리하기 위해 사용될 상기 로직의 일부분을 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 부동 소수점 연산은 덧셈을 포함하는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서,
    상기 로직의 일부분으로부터의 실행(carry-out)이 제로가 되게 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 4항에 있어서,
    상기 부동 소수점 연산은 곱셈을 포함하는 것을 특징으로 하는 방법.
  8. 최대 정밀도를 가지는 부동 소수점 프로세서로서,
    하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 - 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생시킴 - 구성되고, 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 부동 소수점 프로세서 내의 하나 이상의 컴포넌트들로부터 전력을 제거하도록 추가로 구성되는 부동 소수점 제어기; 및
    상기 부동 소수점 연산을 수행하도록 구성된 부동 소수점 연산자를 포함하는 부동 소수점 프로세서.
  9. 제 8항에 있어서,
    다수의 저장 엘리먼트들을 가지는 부동 소수점 레지스터를 더 포함하고,
    상기 하나 이상의 초과 비트들은 상기 저장 엘리먼트들 중 하나 이상의 엘리먼트들에 저장되며,
    상기 전력이 제거될 수 있는 하나 이상의 컴포넌트들은 상기 하나 이상의 초 과 비트들에 대한 저장 엘리먼트들을 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  10. 제 9항에 있어서,
    상기 부동 소수점 연산자는 상기 부동 소수점 연산을 수행하기 위한 로직을 포함하며,
    상기 전력이 제거될 수 있는 하나 이상의 컴포넌트들은 다른 경우에 상기 하나 이상의 초과 비트들을 처리하기 위해 사용될 상기 로직의 일부분을 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  11. 제 8항에 있어서,
    상기 부동 소수점 연산자는 상기 부동 소수점 연산을 수행하기 위한 로직을 포함하며,
    상기 전력이 제거될 수 있는 하나 이상의 컴포넌트들은 다른 경우에 상기 하나 이상의 초과 비트들을 처리하기 위해 사용될 상기 로직의 일부분을 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  12. 제 11항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 덧셈기를 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  13. 제 12항에 있어서,
    상기 부동 소수점 연산자는 전력이 제거될 때 상기 로직의 일부분으로부터의 실행(carry-out)이 제로가 되게 하도록 추가로 구성되는 것을 특징으로 하는 부동 소수점 프로세서.
  14. 제 11항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 곱셈기를 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  15. 최대 정밀도를 가지는 부동 소수점 프로세서로서,
    다수의 부동 소수점 수들을 저장하도록 구성된 다수의 저장 엘리먼트들을 가지는 부동 소수점 레지스터;
    상기 부동 소수점 레지스터 내에 저장된 상기 부동 소수점 수들 중 하나 이상의 부동 소수점 수들에 부동 소수점 연산을 수행하도록 구성된 부동 소수점 연산자; 및
    상기 하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 - 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생시킴 - 구성된 부동 소수점 제어기를 포함하며,
    상기 하나 이상의 초과 비트들은 상기 부동 소수점 레지스터의 상기 하나 이상의 저장 엘리먼트들 내에 저장되고,
    상기 부동 소수점 제어기는 상기 하나 이상의 초과 비트들에 대한 상기 저장 엘리먼트들로부터 전력을 제거하도록 추가로 구성되는 부동 소수점 프로세서.
  16. 제 15항에 있어서,
    상기 부동 소수점 연산자는 상기 부동 소수점 연산을 수행하도록 구성된 로직을 포함하며,
    상기 부동 소수점 제어기는 다른 경우에 상기 하나 이상의 초과 비트들을 처리하기 위해 사용될 상기 로직의 일부분으로부터 전력을 제거하도록 더 구성되는 것을 특징으로 하는 부동 소수점 프로세서.
  17. 제 16항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 덧셈기를 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  18. 제 17항에 있어서,
    상기 부동 소수점 연산자는 전력이 제거될 때 상기 로직의 일부분으로부터의 실행(carry-out)이 제로가 되게 하도록 추가로 구성되는 것을 특징으로 하는 부동 소수점 프로세서.
  19. 제 16항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 곱셈기를 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  20. 최대 정밀도를 가지는 부동 소수점 프로세서로서,
    다수의 부동 소수점 수들을 저장하도록 구성된 부동 소수점 레지스터;
    상기 부동 소수점 레지스터 내에 저장된 상기 부동 소수점 수들 중 하나 이상의 부동 소수점 수들에 부동 소수점 연산을 수행하도록 구성된 로직을 가지는 부동 소수점 연산자;
    상기 하나 이상의 부동 소수점 수들에 대한 부동 소수점 연산을 위해 상기 최대 정밀도 미만의 하위 정밀도를 선택하도록 - 상기 하위 정밀도의 선택은 상기 하나 이상의 부동 소수점 수들의 각각에 대하여 하나 이상의 초과 비트들을 발생시킴 - 구성되고, 다른 경우에 상기 하나 이상의 초과 비트들을 저장하거나 처리하기 위해 사용될 상기 로직의 일부분으로부터 전력을 제거하도록 추가로 구성되는 부동 소수점 제어기를 포함하는 부동 소수점 프로세서.
  21. 제 20항에 있어서,
    상기 부동 소수점 레지스터는 상기 부동 소수점 수를 저장하도록 구성된 다수의 저장 엘리먼트들을 포함하며,
    상기 하나 이상의 초과 비트들은 상기 하나 이상의 엘리먼트들에 저장되며,
    상기 부동 소수점 제어기는 상기 하나 이상의 초과 비트들에 대한 저장 엘리먼트들로부터 전력을 제거하도록 추가로 구성되는 것을 특징으로 하는 부동 소수점 프로세서.
  22. 제 20항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 덧셈기를 포함하는 것을 특징으로 하는 부동 소수점 프로세서.
  23. 제 22항에 있어서,
    상기 부동 소수점 연산자는 전력이 제거될 때 상기 로직의 일부분으로부터의 실행(carry-out)이 제로가 되게 하도록 추가로 구성되는 것을 특징으로 하는 부동 소수점 프로세서.
  24. 제 20항에 있어서,
    상기 부동 소수점 연산자는 부동 소수점 곱셈기를 포함하고,
    상기 전력은 상기 부동 소수점 곱셈기 내에서의 부분곱(partial product)들을 포함하는 엘리먼트들의 일부분들로부터 제거되는 것을 특징으로 하는 부동 소수점 프로세서.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002481A (ko) * 2014-05-08 2017-01-06 마이크로 모우션, 인코포레이티드 페일세이프 계산들을 수행하기 위한 방법

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8412760B2 (en) 2008-07-22 2013-04-02 International Business Machines Corporation Dynamic range adjusting floating point execution unit
US8150902B2 (en) 2009-06-19 2012-04-03 Singular Computing Llc Processing with compact arithmetic processing element
CN101916182B (zh) * 2009-09-09 2014-08-20 威盛电子股份有限公司 使用非架构的数据格式的快速浮点结果的转送
US8375078B2 (en) * 2009-09-09 2013-02-12 Via Technologies, Inc. Fast floating point result forwarding using non-architected data format
US8219605B2 (en) * 2010-05-28 2012-07-10 International Business Machines Corporation Decimal floating-pointing quantum exception detection
US8918446B2 (en) * 2010-12-14 2014-12-23 Intel Corporation Reducing power consumption in multi-precision floating point multipliers
US20120215825A1 (en) * 2011-02-22 2012-08-23 Mavalankar Abhay M Efficient multiplication techniques
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US9128697B1 (en) * 2011-07-18 2015-09-08 Apple Inc. Computer numerical storage format with precision type indicator
WO2013100783A1 (en) 2011-12-29 2013-07-04 Intel Corporation Method and system for control signalling in a data path module
US10289412B2 (en) 2012-02-09 2019-05-14 Qualcomm Incorporated Floating point constant generation instruction
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US9829956B2 (en) * 2012-11-21 2017-11-28 Nvidia Corporation Approach to power reduction in floating-point operations
US9189200B1 (en) * 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9268528B2 (en) * 2013-05-23 2016-02-23 Nvidia Corporation System and method for dynamically reducing power consumption of floating-point logic
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US10331583B2 (en) 2013-09-26 2019-06-25 Intel Corporation Executing distributed memory operations using processing elements connected by distributed channels
US9461667B2 (en) * 2013-12-30 2016-10-04 Samsung Electronics Co., Ltd. Rounding injection scheme for floating-point to integer conversion
US9389863B2 (en) * 2014-02-10 2016-07-12 Via Alliance Semiconductor Co., Ltd. Processor that performs approximate computing instructions
US10235232B2 (en) 2014-02-10 2019-03-19 Via Alliance Semiconductor Co., Ltd Processor with approximate computing execution unit that includes an approximation control register having an approximation mode flag, an approximation amount, and an error threshold, where the approximation control register is writable by an instruction set instruction
US9588845B2 (en) * 2014-02-10 2017-03-07 Via Alliance Semiconductor Co., Ltd. Processor that recovers from excessive approximate computing error
US9916130B2 (en) 2014-11-03 2018-03-13 Arm Limited Apparatus and method for vector processing
US10297001B2 (en) * 2014-12-26 2019-05-21 Intel Corporation Reduced power implementation of computer instructions
US9927862B2 (en) 2015-05-21 2018-03-27 Microsoft Technology Licensing, Llc Variable precision in hardware pipelines for power conservation
US11010166B2 (en) * 2016-03-31 2021-05-18 Intel Corporation Arithmetic logic unit with normal and accelerated performance modes using differing numbers of computational circuits
US20170322808A1 (en) * 2016-05-05 2017-11-09 Cirrus Logic International Semiconductor Ltd. Low-power processor with support for multiple precision modes
CN114004349A (zh) * 2016-08-05 2022-02-01 中科寒武纪科技股份有限公司 一种能支持不同位宽运算数据的运算单元、方法及装置
US10042607B2 (en) * 2016-08-22 2018-08-07 Altera Corporation Variable precision floating-point multiplier
US10402168B2 (en) * 2016-10-01 2019-09-03 Intel Corporation Low energy consumption mantissa multiplication for floating point multiply-add operations
US10572376B2 (en) 2016-12-30 2020-02-25 Intel Corporation Memory ordering in acceleration hardware
US10416999B2 (en) 2016-12-30 2019-09-17 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
US10474375B2 (en) 2016-12-30 2019-11-12 Intel Corporation Runtime address disambiguation in acceleration hardware
US10558575B2 (en) 2016-12-30 2020-02-11 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
US10445234B2 (en) 2017-07-01 2019-10-15 Intel Corporation Processors, methods, and systems for a configurable spatial accelerator with transactional and replay features
US10387319B2 (en) 2017-07-01 2019-08-20 Intel Corporation Processors, methods, and systems for a configurable spatial accelerator with memory system performance, power reduction, and atomics support features
US10515049B1 (en) 2017-07-01 2019-12-24 Intel Corporation Memory circuits and methods for distributed memory hazard detection and error recovery
US10445451B2 (en) 2017-07-01 2019-10-15 Intel Corporation Processors, methods, and systems for a configurable spatial accelerator with performance, correctness, and power reduction features
US10467183B2 (en) 2017-07-01 2019-11-05 Intel Corporation Processors and methods for pipelined runtime services in a spatial array
US10469397B2 (en) 2017-07-01 2019-11-05 Intel Corporation Processors and methods with configurable network-based dataflow operator circuits
US10515046B2 (en) 2017-07-01 2019-12-24 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
US10496574B2 (en) 2017-09-28 2019-12-03 Intel Corporation Processors, methods, and systems for a memory fence in a configurable spatial accelerator
US11086816B2 (en) 2017-09-28 2021-08-10 Intel Corporation Processors, methods, and systems for debugging a configurable spatial accelerator
US10445098B2 (en) 2017-09-30 2019-10-15 Intel Corporation Processors and methods for privileged configuration in a spatial array
US10380063B2 (en) 2017-09-30 2019-08-13 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator having a sequencer dataflow operator
RU2686628C1 (ru) * 2017-12-25 2019-04-29 Акционерное общество "Ангстрем" (АО "Ангстрем") Устройство сложения-вычитания чисел для цифро-сигнального процессора
US10445250B2 (en) 2017-12-30 2019-10-15 Intel Corporation Apparatus, methods, and systems with a configurable spatial accelerator
US10565134B2 (en) 2017-12-30 2020-02-18 Intel Corporation Apparatus, methods, and systems for multicast in a configurable spatial accelerator
US10417175B2 (en) 2017-12-30 2019-09-17 Intel Corporation Apparatus, methods, and systems for memory consistency in a configurable spatial accelerator
US11307873B2 (en) 2018-04-03 2022-04-19 Intel Corporation Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator with predicate propagation and merging
US10564980B2 (en) 2018-04-03 2020-02-18 Intel Corporation Apparatus, methods, and systems for conditional queues in a configurable spatial accelerator
US10853073B2 (en) 2018-06-30 2020-12-01 Intel Corporation Apparatuses, methods, and systems for conditional operations in a configurable spatial accelerator
US10459866B1 (en) 2018-06-30 2019-10-29 Intel Corporation Apparatuses, methods, and systems for integrated control and data processing in a configurable spatial accelerator
US11200186B2 (en) 2018-06-30 2021-12-14 Intel Corporation Apparatuses, methods, and systems for operations in a configurable spatial accelerator
US10891240B2 (en) 2018-06-30 2021-01-12 Intel Corporation Apparatus, methods, and systems for low latency communication in a configurable spatial accelerator
CN109086815B (zh) * 2018-07-24 2021-08-31 中国人民解放军国防科技大学 基于fpga的决策树模型中的浮点数离散化方法
US10713012B2 (en) * 2018-10-15 2020-07-14 Intel Corporation Method and apparatus for efficient binary and ternary support in fused multiply-add (FMA) circuits
US10678724B1 (en) 2018-12-29 2020-06-09 Intel Corporation Apparatuses, methods, and systems for in-network storage in a configurable spatial accelerator
US10817291B2 (en) 2019-03-30 2020-10-27 Intel Corporation Apparatuses, methods, and systems for swizzle operations in a configurable spatial accelerator
US10915471B2 (en) 2019-03-30 2021-02-09 Intel Corporation Apparatuses, methods, and systems for memory interface circuit allocation in a configurable spatial accelerator
US11029927B2 (en) 2019-03-30 2021-06-08 Intel Corporation Methods and apparatus to detect and annotate backedges in a dataflow graph
US10965536B2 (en) 2019-03-30 2021-03-30 Intel Corporation Methods and apparatus to insert buffers in a dataflow graph
US11037050B2 (en) 2019-06-29 2021-06-15 Intel Corporation Apparatuses, methods, and systems for memory interface circuit arbitration in a configurable spatial accelerator
EP3792752A1 (en) * 2019-09-11 2021-03-17 Nokia Solutions and Networks Oy Arithmetic unit
US11907713B2 (en) 2019-12-28 2024-02-20 Intel Corporation Apparatuses, methods, and systems for fused operations using sign modification in a processing element of a configurable spatial accelerator
GB2600915B (en) * 2020-10-07 2023-02-15 Graphcore Ltd Floating point number format
US11797074B2 (en) 2021-05-25 2023-10-24 Google Llc Multi-mode integrated circuits with balanced energy consumption

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1280624A1 (ru) 1985-07-01 1986-12-30 Предприятие П/Я А-7638 Устройство дл умножени чисел с плавающей зап той
JPH0269822A (ja) 1988-09-06 1990-03-08 Fujitsu Ltd 浮動小数点演算回路
US5200912A (en) 1991-11-19 1993-04-06 Advanced Micro Devices, Inc. Apparatus for providing power to selected portions of a multiplying device
JPH07146777A (ja) 1993-11-24 1995-06-06 Matsushita Electric Ind Co Ltd 演算装置
JP3428741B2 (ja) * 1994-02-14 2003-07-22 松下電器産業株式会社 演算装置とアドレス発生装置及びプログラム制御装置
US5996083A (en) * 1995-08-11 1999-11-30 Hewlett-Packard Company Microprocessor having software controllable power consumption
US6233672B1 (en) * 1997-03-06 2001-05-15 Advanced Micro Devices, Inc. Piping rounding mode bits with floating point instructions to eliminate serialization
JPH10326129A (ja) * 1997-05-23 1998-12-08 Mitsubishi Electric Corp 半導体装置
WO2002057893A2 (en) 2000-10-27 2002-07-25 Arc International (Uk) Limited Method and apparatus for reducing power consuption in a digital processor
US7020789B2 (en) * 2002-12-31 2006-03-28 Intel Corporation Processor core and methods to reduce power by not using components dedicated to wide operands when a micro-instruction has narrow operands
TWI269228B (en) 2003-01-07 2006-12-21 Ibm Floating point unit, processor chip, and computer system to resolve data dependencies
US7496776B2 (en) * 2003-08-21 2009-02-24 International Business Machines Corporation Power throttling method and apparatus
JP2005078518A (ja) 2003-09-02 2005-03-24 Renesas Technology Corp マイクロコントローラユニットおよびそのコンパイラ
US7418606B2 (en) 2003-09-18 2008-08-26 Nvidia Corporation High quality and high performance three-dimensional graphics architecture for portable handheld devices
US7290024B2 (en) * 2003-12-18 2007-10-30 Intel Corporation Methods and apparatus for performing mathematical operations using scaled integers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170002481A (ko) * 2014-05-08 2017-01-06 마이크로 모우션, 인코포레이티드 페일세이프 계산들을 수행하기 위한 방법

Also Published As

Publication number Publication date
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CA2641334C (en) 2015-07-21
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BRPI0708284A2 (pt) 2011-05-24

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