KR20080097140A - 패킷 기반 멀티미디어 인터페이스 추정 방법 - Google Patents

패킷 기반 멀티미디어 인터페이스 추정 방법 Download PDF

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KR20080097140A
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제네시스 마이크로칩 인코포레이티드
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Abstract

링크 레이트 및 화소/오디오 클럭 레이트를 제공하는 추정 방법이 설명된다.

Description

패킷 기반 멀티미디어 인터페이스 추정 방법{PACKET BASED VIDEO DISPLAY INTERFACE ENUMERATION METHOD}
본 발명은 디스플레이 장치에 관한 발명으로서, 특히, 비디오 디스플레이 장치에 비디오 소스들을 연결하는 데 적합한 디지털 디스플레이 인터페이스에 관한 발명이다.
현재, 비디오 디스플레이 기술은 아날로그 타입 디스플레이 장치(가령, CRT)와 디지털 타입 디스플레이 장치(가령, LCD, 플라즈마 스크린, 등등)으로 나누어져 있으며, 각 타입의 디스플레이 장치들은 이미지를 원활하게 디스플레이하기 위해 특정 입력 신호들에 의해 구동되어야 한다. 예를 들어, 전형적인 아날로그 시스템은 통신 링크를 통해 (비디오 싱크라고 불리는) 디스플레이 장치에 직접 연결되는 아날로그 소스(가령, PC, DVD 플레이어, 등등)를 포함한다. 이러한 통신 링크는 당 분야에 잘 알려진 케이블의 형태를 취하는 것이 일반적이다. 케이블의 예로는 PC의 경우 아날로그 VGA 케이블이 있다. 이는 VGA DB15 케이블이라고도 불린다. 가령, VGA DB15 케이블은 15개의 핀들을 포함하며, 이 핀 각각은 특정 신호를 운반하기 위해 배열된다.
VGA DB15 케이블의 장점 중 한가지는 케이블의 유비쿼터스적 속성에 있다. 즉, 대형이면서 계속하여 확장되어 설치되는 베이스임을 특징으로 한다. 아날로그 시스템들이 지배적이기만 하다면, VGA DB15 외에 다른 어떤 케이블 형태로 벗어날 필요가 없다.
그러나 최근에는 디지털 시스템들이 지속적으로 성정하여, DVI(Digital Visual Interface)같은 디지털 이용 케이블이 좀 더 바람직하게 되가고 있다. DVI는 DDWG(Digital Dispaly Working Group)에 의해 생성된 디지털 인터페이스 표준이라는 것이 잘 알려져 잇다. 데이터는 TMDS(transition minimized differential signaling) 프로토콜을 이용하여 전송되어, PC의 그래픽 서브시스템으로부터 디스플레이 장치까지 디지털 신호를 제공한다. DVI는 160MHz 이상의 대역폭을 취급하며, 따라서, 한 세트의 링크들로 UXGA 및 HDTV를 지원한다.
최근의 디스플레이 인터커넥트 경향은 데스크탑 디스플레이 인터커넥트 애플리케이션용으로 VGA(아날로그) 및 DVI(디지털)을, 그리고, 랩탑 및 그외 다른 올-인-원 장치 내 내부 연결 애플리케이션 용으로 LVDS(디지털)을 포함한다. 그래픽 IC 벤더, 디스플레이 컨트롤러 IC 벤더, 모니터 제작자, 그리고 PC OEM, 그리고 PC 소비자들은 디자인, 제품 정의, 제작, 마케팅, 그리고 구매 결정에 인터페이스 선택사항을 요소화하여야 한다. 예를 들어, 소비자가 아날로그 VGA 인터페이스를 가진 PC를 구매할 경우, 소비자는 VGA 인터페이스에 의해 제공되는 아날로그 비디오 신호가 특정 모니터에 내장된 아날로그-디지털 컨버터(ADC)에 의해 또는 인라인 ADC에 의해 디지털화되어 있도록 하는 아날로그 모니터나 디지털 모니터를 구매하 여야 한다.
따라서, 링크 클럭으로부터 화소 클럭을 재발생시키기 위한 간단한 추정 방법을 구현하는 것이 바람직할 것이다.
발명의 일실시예에 따르면,
링크 유닛을 통해 링크 레이트(LR)로 전송되는 다수의 멀티미디어 데이터 패킷들을 이용하여 멀티미디어 소스 데이터를 제공하도록 배열되는 멀티미디어 소스 장치를 멀티미디어 싱크 장치에 연결하는 링크 유닛을 구비한 시스템에서, 멀티미디어 소스 데이터에 대응하는 멀티미디어 클럭 레이트(MMC)를 제공하는 방법에 있어서, 상기 방법은,
- 계수 MF1, 계수 MF2, 계수 MF3, 계수 MF4를 포함하는 한 세트의 MF 계수들로 마스터 주파수(MF)를 표현하는 단계,
- 계수 A, 계수 B, 계수 C, 계수 D를 포함하는 한 세트의 MMC 계수들을 이용하여 마스터 주파수의 서브세트로 멀티미디어 클럭 레이트(MMC)를 표현하는 단계로서, 이때, A의 값은 MF1의 값 이하이고, B의 값은 MF2의 값 이하이며, C의 값은 MF3의 값 이하이고, D의 값은 MF4의 값 이하인 것을 특징으로 하는 단계,
- 계수 A', 계수 B', 계수 C', 계수 D'을 포함하는 한 세트의 LR 계수들을 이용하여 마스터 주파수의 서브세트로 링크 레이트(LR)를 표현하는 단계로서, 이때, A'의 값은 MF1의 값 이하이고, B'의 값은 MF2의 값 이하이며, C'의 값은 MF3의 값 이하이고, D'의 값은 MF4의 값 이하인 것을 특징으로 하는 단계, 그리고,
- 상기 한 세트의 MMC 계수와 상기 한 세트의 LR 계수들을 이용하여 링크 레이트(LR)로부터 멀티미디어 클럭 레이트(MMC)를 제공하는 단계
를 포함하는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법이 제공된다.
발명의 일실시예에 따르면,
링크 유닛을 통해 링크 레이트(LR)로 전송되는 다수의 멀티미디어 데이터 패킷들을 이용하여 멀티미디어 소스 데이터를 제공하도록 배열되는 멀티미디어 소스 장치를 멀티미디어 싱크 장치에 연결하는 링크 유닛을 구비한 시스템에서, 멀티미디어 소스 데이터에 대응하는 멀티미디어 클럭 레이트(MMC)를 제공하는 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체에 있어서, 상기 방법은,
- 계수 MF1, 계수 MF2, 계수 MF3, 계수 MF4를 포함하는 한 세트의 MF 계수들로 마스터 주파수(MF)를 표현하는 단계,
- 계수 A, 계수 B, 계수 C, 계수 D를 포함하는 한 세트의 MMC 계수들을 이용하여 마스터 주파수의 서브세트로 멀티미디어 클럭 레이트(MMC)를 표현하는 단계로서, 이때, A의 값은 MF1의 값 이하이고, B의 값은 MF2의 값 이하이며, C의 값은 MF3의 값 이하이고, D의 값은 MF4의 값 이하인 것을 특징으로 하는 단계,
- 계수 A', 계수 B', 계수 C', 계수 D'을 포함하는 한 세트의 LR 계수들을 이용하여 마스터 주파수의 서브세트로 링크 레이트(LR)를 표현하는 단계로서, 이때, A'의 값은 MF1의 값 이하이고, B'의 값은 MF2의 값 이하이며, C'의 값은 MF3의 값 이하이고, D'의 값은 MF4의 값 이하인 것을 특징으로 하는 단계, 그리고,
- 상기 한 세트의 MMC 계수와 상기 한 세트의 LR 계수들을 이용하여 링크 레이트(LR)로부터 멀티미디어 클럭 레이트(MMC)를 제공하는 단계
를 포함하는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체가 제공된다.
본 발명에 따르면, 링크 클럭으로부터 화소 클럭을 다시 발생시키기 위한 간단한 추정 방법을 얻을 수 있다.
본 발명의 인터페이스는 포인트-투-포인트 방식이고, 패킷-기반이며, 플러그 앤드 플레이 방식인 시리얼 디지털 디스플레이 인터페이스로서, 데스크탑 모니터에 이용하기 적합한 오픈(open) 및 스케일러블(scalable) 방식의 인터페이스이고, HDTV 디스플레이 등등을 포함하는 소비자 전자 디스플레이 장치와, 노트북/올-인-원 PC 내의 LCD 연결을 제공할 수 있는 인터페이스다. Vsync, Hsync, DE, 등등과 같은 단일 비디오 라스터 플러스 타이밍 신호들을 전송하는 종래의 디스플레이 인터페이스들과는 달리, 본 발명의 인터페이스는 물리적 링크 내에 구축된 "가상 파이프(virtual pipe)" 형태로 동시에 한개 이상의 패킷 스트림들을 전송할 수 있는 멀티-스트림 패킷 트랜스터 시스템을 제공한다.
가령, 도 1은 발명의 일실시예에 따른 크로스 플랫폼 패킷 기반 디지털 비디오 디스플레이 인터페이스(100)를 일반화한 도면이다. 이 인터페이스(100)는 물리 적 링크(106)(파이프라고도 불림)를 이용하여 송신기(102)를 수신기(104)에 연결한다. 도시되는 실시예에서, 다수의 데이터 스트림(108-112)들이 송신기(102)에서 수신되며, 송신기(102)는 필요시, 각각의 데이터 스트림을 대응하는 숫자의 데이터 패킷(114)들로 패킷화한다. 이 데이터 패킷들은 그후 대응하는 데이터 스트림들로 형성되고, 각각의 데이터 스트림은 관련 가상 파이프(116-120)를 이용하여 수신기(104)에 전달된다. 각각의 가상 링크에 대한 링크 레이트(즉, 데이터 패킷 트랜스퍼 레이트)는 특정 데이터 스트림에 대해 최적화될 수 있어서, 이에 따라 물리적 링크(106) 관련 링크 레이트를 각기 가지는 데이터 스트림들을 운반하게 된다. 데이터 스트림(110-114)들은 비디오, 그래픽, 오디오 등등과 같이 다양한 형태를 취할 수 있다.
일반적으로, 소스가 비디오 소스일 경우, 데이터 스트림(110-114)들은 컴포지트 비디오, 시리얼 디지털, 패럴렐 디지털, RGB, 또는 컴퓨터 디지털 비디오 등등과 같이 임의의 수와 종류로 잘 알려진 포맷들을 가질 수 있는 다양한 비디오 신호들을 포함할 수 있다. 비디오 신호는 소스(102)가 아날로그 텔레비전, 스틸 카메라, 아날로그 VCR, DVD 플레이어, 캠코더, 레이저 디스크 플레이어, TV 튜너, 셋탑박스, 등등과 같은 아날로그 비디오 소스의 형태를 포함한다고 가정할 경우 아날로그 비디오 신호일 수 있다. 소스(102)가 디지털 텔레비전(DTV), 디지털 스틸 카메라, 등등과 같이 디지털 이미지 소스를 포함할 수 있다. 디지털 비디오 신호는 SMPTE 274M-1995(1920x1080 해상도, 프로그래시브 또는 인터레이스드 스캔), SMPTE 296M-1997(1280x720 해상도, 프로그래시브 스캔), 표준 480 프로그레시브 스캔 비 디오 등등과 같이 임의의 수와 종류의 잘 알려진 디지털 포맷들일 수 있다.
소스(102)가 아날로그 이미지 신호를 제공하는 경우에, A/D 컨버터가 아날로그 전압이나 전류 신호를 디지털 처리에 적합한 디지털 방식으로 인코딩된, 일련의 개별적인 수치들(신호)로 변환한다. 다양한 A/D 컨버터들 중 어떤 것도 사용될 수 있다. 예를 들어, 다른 A/D 컨버터들은 Philips, Texas Instrument, Analog Device, Brootree 사 등등에서 제작한 컨버터들을 포함한다.
예를 들어, 데이터 스트림(110)이 아날로그 타입 신호일 경우, 송신기(102)에 포함되거나 송신기(102)에 연결된 A/D 컨버터가 아날로그 데이터를 디지털화하여, 그 후 패키타이저에 의해 패킷화시킨다. 즉, 패킷타이저는 디지털화된 데이터 스트림(110)을 다수의 데이터 패킷(114)으로 변환한다. 각각의 데이터 패킷은 가상 링크(116)를 이용하여 수신기(104)에 전송된다. 수신기(104)는 데이터 패킷(114)들을 원본 포맷으로 적절하게 재조합함으로서 데이터 스트림(110)을 재구성한다. 링크 레이트가 네이티브 스트림 레이트에 독립적임 점에 주목하여야 한다. 유일한 요건은, 물리적 링크(106)의 링크 대역폭이 전송될 데이터 스트림의 집합 대역폭보다 높아야 한다는 점이다. 기술되는 실시예에서, 입력 데이터(가령, 비디오 데이터의 경우 화소 데이터)는 데이터 매핑 정의에 기초하여 해당 가상 링크 상에서 패킹된다. 이러한 방식으로, 물리적 링크(106)는 DVI같은 종래의 인터커넥트들처럼, 링크 문자 클럭 당 한개의 화소 데이터만을 운반하지 않는다.
이러한 방식으로, 인터페이스(100)는 비디오 및 그래픽 데이터뿐만이 아니라, 필요시 오디오 및 그외 다른 애플리케이션 데이터를 전달할 수 있는 스케일러 블한 매체를 제공한다. 추가적으로, 본 발명은 핫-플러그 이벤트 검출을 지원하며, 물리적 링크(또는 파이프)를 그 최적 전송 속도로 자동 세팅한다. 본 발명은 다중 플랫폼에 대해 적합한 모든 디스플레이에 대한 로우 핀 카운트(low pin count)의 순수한 디지털 디스플레이 인터커넥트를 제공한다. 이러한 플랫폼들은 호스트 투 디스플레이(host to display), 랩탑/올-인-원, 그리고 HDTV 및 그외 다른 소비자 전자 장치를 포함한다.
비디오 및 그래픽스 데이터를 제공함에 추가하여, 실질적으로 완변하고 인스턴트 디스플레이 정렬을 제공할 수 있는 디스플레이 타이밍 정보가 임베딩될 수 있다. 이에 따라, "자동 조정" 등과 같은 특징들에 대한 필요성을 완화시킬 수 있다. 본 발명의 인터페이스에서의 패킷 기반 속성은 스케일러블한 특징을 제공하여, 멀티미디어 애플리케이션 용의 다중 비디오/그래픽 스트림 및 오디오 스트림들 등등과 같은 복수의 디지털 데이터 스트림들을 지원할 수 있다. 추가적으로, 추가적인 케이블링없이 USB 트랜스포트가 주변 장치 부착 및 디스플레이 제어를 위해 제공될 수 있다.
도 2는 도 1에 도시되는 시스템(100)에 기초한 시스템(200)으로서, 비디오 소스(202)와 비디오 디스플레이 유닛(204)을 연결하는 데 사용된다. 도시되는 실시예에서, 비디오 소스(202)는 디지털 비디오 소스(디지털 이미지)(206)나 아날로그 비디오 소스(아날로그 이미지)(208), 또는 두가지 모두를 포함할 수 있다. 디지털 비디오 소스(206)의 경우에, 디지털 데이터 스트림(210)이 송신기(102)에 제공되고, 아날로그 비디오 소스(208)의 경우엔, A/D 컨버터 유닛(212)이 연결되어, 아날 로그 데이터 스트림(213)을 대응하는 디지털 데이터 스트림(214)으로 변화시킨다. 디지털 데이터 스트림(214)은 그후 송신기(102)에 의해 디지털 데이터 스트림(210)과 매우 유사한 방식으로 처리된다. 디스플레이 유닛(204)은 아날로그 타입 디스플레이나 디지털 타입 디스플레이일 수 있고, 일부 경우에는, 제공되는 아날로그나 디지털 신호들을 처리할 수 있다. 어떤 경우에도, 디스플레이 유닛(204)은 아날로그 타입 디스플레이의 경우에 수신기(104)를 디스플레이(218) 및 D/A 컨버터 유닛(220)과 인터페이싱시키는 디스플레이 인터페이스(216)를 포함한다. 기술되는 실시예에서, 비디오 소스(202)는 임의의 형태를 취할 수 있고(가령, PC 데스크탑 컴퓨터, 디지털 또는 아날로그 TV, 셋탑박스 등등), 반면에 비디오 디스플레이 유닛(104)은 비디오 디스플레이의 형태를 취할 수 있다(가령, LCD 타입 디스플레이, CRT 타입 디스플레이, 등등).
비디오 소스나 비디오 싱크의 종류에 관계없이, 다양한 데이터 스트림들이 물리적 링크(106)를 통해 전송되기 전에, 디지털화되고 패킷화된다. 물리적 링크(106)는 등시성 데이터 스트림을 위해 단방향 메인 링크(222)를 포함하고, 링크 셋업과, 비디오 소스(202) 및 비디오 디스플레이(204) 간의 그외 다른 데이터 트래픽(가령, 다양한 링크 관리 정보, USB 데이터, 등등)을 위해 양방향 보조 채널(224)을 포함한다.
메인 링크(222)는 이에 따라, 멀티플 등시성 데이터 스트림을 동시에 전송할 수 있다(가령, 멀티플 비디오/그래픽스 스트림과 멀티 채널 오디오 스트림). 본 실시예에서, 메인 링크(222)는 여러가지의 가상 채널들을 포함하며, 각각의 가상 채 널은 초당 수기가비트의 속도로 등시성 데이터 스트림(가령, 비압축 그래픽스/비디오 및 오디오 데이터)들을 전송할 수 있다. 논리적 관점에서, 메인 링크(222)는 단일 물리적 파이프로 나타나며, 이러한 단일 물리적 파이프 내에서 멀티플 가상 파이프들이 구축될 수 있다. 이러한 방식으로, 논리 데이터 스트림들은 물리적 채널에 할당되지 않고, 대신에, 각각의 논리 데이터 스트림이 자체 논리 파이프(즉, 앞서 언급한 가상 채널)에서 운반된다.
본 실시예에서, 메인 링크(222)의 속도나 전송 속도는 링크 상황을 보상하도록 조정될 수 있다. 가령, 일실시예에서, 메인 링크(222)의 속도가 채널 당 1.0Gbps의 최저속에서부터 2.5Gbps까지의 범위 내에서 0.4Gbps 증분치로 조정될 수 있다(도 3 참조). 채널 당 2.5Gbps에서, 메인 링크(222)는 단일 채널에 대해 18비트/화소의 칼라 깊이로 SXGA 60Hz를 지원한다. 채널 수의 감소는 인터커넥트 비용을 절감시킬 뿐 아니라, 휴대용 장치 등과 같은 전력에 민감한 장비에 있어 중요한 조건인 전력 소모를 또한 감소시킨다. 그러나, 채널 수를 네개까지 증가시킴으로써, 메인 링크(222)는 60Hz에서 화소당 24비트의 칼라 깊이로 WQSXGA(3200 x 2048 이미지 해상도)를 지원할 수 있다. 또는 60Hz에서 화소당 18비트의 칼라 깊이로 QSXGA(2560 x 2048)를 지원할 수 있다. 채널 당 1.0 Gbps의 최저 속도에서도, 비압축 HDTV(즉, 1080i 또는 720p) 데이터 스트림을 지원하는 데 두개의 채널만이 요구된다.
본 실시예에서, 메인 링크 데이터 레이트는 구성된 가상 링크들의 집합적 대역폭을 메인 링크 데이터 레이트의 대역폭이 초과하도록 선정된다. 인터페이스에 전달된 데이터는 그 네이티브 레이트에서 송신기에 도달한다. 수신기 내의 시간-베이스 복원(TBR) 유닛(226)은 필요시, 메인 링크 데이터 패킷들에 임베딩된 시간 스탬프를 이용하여 스트림의 원본 네이티브 레이트를 다시 발생시킨다. 그러나, 도 2B에 도시된, 적절히 구성된 디지털 디스플레이 장치(232)의 경우, 디스플레이 데이터가 링크 문자 클럭 레이트에서 디스플레이 드라이버 전자 장치에 전송되기 때문에 시간 베이스 복원이 불필요하다(따라서, 채널 수가 대폭 감소하며, 복잡도감소, 디스플레이의 비용 감소 등이 동반된다). 예를 들어, 도 2C는 어레이(240) 내 선택된 디스플레이 요소(238)들을 구동시키기 위해 로우 드라이버(236)와 조합하여 사용되는 다양한 컬럼 드라이버(234)에 디스플레이 데이터가 파이프라인 연결되어 있기 때문에, 어떤 시간 베이스 복원도 필요치 않도록 구성된 일례의 LCD 패널(232)을 도시한다.
다른 실시예들은 링크 레이트와 화소/오디오 클럭 레이트에 대해 간단한 추정 방법(enumeration method)을 기술한다. 오늘날 존재하는 모든 표준 화소/오디오 클럭 주파수들이 다음의 마스터 주파수의 서브세트임을 이해하여야 할 것이다. 발명의 일실시예에 따르면, 이러한 마스터 주파수(23.76 GHz)는 네개의 매개변수 A, B, C, D의 함수로 표현될 수 있다.
23.76 GHz = 2A x 3B x 5C x 11D Hz
이때, A = 10, B = 3, C = 7, D = 1 이다.
이는 화소(오디오) 클럭 레이트가 마스터 주파수의 서브세트로 네개의 변수 를 이용하여 표현될 수 있음을 의미한다. 이때, A =< 10, B =< 3, C =< 7, D =< 1 이다.
화소 클럭 레이트 = 2A x 3B x 5C x 11D Hz
화소 (또는 오디오) 클럭 레이트 = 2A x 3B x 5C x 11D Hz
A는 10 이하이기 때문에, A가 4 비트로 표현될 수 있음에 주목하여야 한다. B는 3 이하이기 때문에, B는 2비트를 이용하여 표현될 수 있고, C는 3비트로, D는 1비트로 표현될 수 있다.
링크 레이트(시리얼 링크 비트 레이트, 8B/10B 문자처럼 10-비트 문자를 이용하는 링크의 경우 10)가 화소 클럭 레이트와 다를 수 있는 링크의 경우에도, 이러한 네개의 매개변수 A', B', C', D'으로 링크 레이트를 정의하는 것에 장점이 있다. 이러한 장점은 링크 클럭으로부터 화소/오디오 클럭들을 다시 발생시킬 때의 간단함에 해당한다. 예를 들어, 링크 레이트가 A'=6, B'=3, C'=7, D'=0이라고 세팅되어 있고(즉, LR = 26 * x 33 x 57 x 110), 대응하는 링크 레이트가 135MHz라고 하자. 그러나, 화소 클럭 레이트는 A=8, B=3, C=6, D=0 (즉, PC = 28 x 33 x 56 x 110)이라고 가정하여 이에 대응하는 화소 클럭 레이트가 108MHz라고 가정할 경우, 화소 클럭은 아래의 수식에 따라 링크 클럭으로부터 발생될 수 있다.
화소 클럭 레이트 = (링크 레이트) x (2A- A', 3B- B', 5C- C', 11D- D')
위 예에서,
화소 클럭 레이트/링크 레이트 = (28 x 33 x 56 x 110)/(26 * x 33 x 57 x 110)
또는,
화소 클럭 레이트 = 링크 레이트 x (22 x 30 x 5-1 x110)= 링크 레이트 x 0.8
시간 베이스 복원을 요구하는 시스템들로 돌아가서, 시간 베이스 복원 유닛(226)은 디지털 클럭 신세사이저로 구현될 수 있다. 비압축 비디오 스트림의 경우, 아래에서 상세하게 기술되는 바와 같이 20-비트 값을 가지는 패킷 헤더에 시간 스탬프가 저장된다. 주어진 스트림의 경우, 20비트 중 네 비트가 각각의 헤더에 차례로 저장된다(TS3-0, TS7-4, TS11-8, TS15-12, TS19-16). 다음과 같이 링크 문자 클럭 주파수(Freq_link_char)로부터 네이티브 스트림 주파수(Freq_native)를 얻는다.
Freq_native = Freq_link_char x (TS19-0)/220 : 수식 1
송신기(102)는 링크 문자 클럭 주파수 주기의 220 사이클에서 네이티브 스트림 클럭들의 수를 카운팅함으로서 이러한 시간 스탬프를 발생시킨다. 카운터는 링크 문자 클럭의 매 220 사이클 마다 이 값을 업데이트한다. 이 두 클럭들이 서로 비동기적이기 때문에, 시간 스탬프 값은 시간에 따라 1만큼 변할 것이다. 업데이트 사이에, 송신기(102)는 주어진 패킷 스트림의 헤더에서 동일한 시간 스탬프를 반복적으로 전송할 것이다. 시간 스탬프 값의 급작스런 변화(1 카운트보다 큰 변화)는 스트림 소스의 불안정한 조건을 표시하는 것으로 수신기에 의해 해석될 수 있다.
소스 장치는 오디오 및 비디오 클럭 재발생을 위해 메인 링크를 통해 M과 N 값들을 싱크 장치에 전송할 수 있다.
F_aud _ clk = Maud/Naud * f_ls _ clk
F_vid _ clk = Mvid/Nvid * f_ls _ clk
이때, F_aud _ clk는 오디오 클럭 주파수고, F_vid _ clk는 비디오 클럭 주파수다. 그리고, f_ls _ clk는 링크 심벌 클럭 주파수다.
본 실시예에서는, 동기식 클럭 모드와 비동기식 클럭 모두가 모두 존재한다. 동기식 클럭 모드에서는 M과 N 값들이 주어진 오디오/비디오 포맷에 대해 일정하게 유지된다. 비동기식 클럭 모드에서는 M 값이 시간에 따라 변화하고 N 값은 일정하게 유지된다. 한 실시예에서, N = 215(= 32,726)이다. 이러한 방식으로, 소스 장치는 15-비트 카운터를 이용하여 32,726 LS_CLK 사이클 당 오디오(또는 비디오) 클럭 사이클의 수를 카운팅함으로서 M 값을 측정한다.
오디오 스트림의 경우 어떤 시간 스탬프도 통신되지 않는다. 이 경우에, 소스 장치는 디스플레이 장치에 샘플당 비트수와 오디오 샘플 레이트를 알린다. 수식 2와 링크 문자 레이트에 기초하여 오디오 레이트를 결정함으로서, 디스플레이 장치는 원본 오디오 스트림 레이트를 다시 발생시킨다.
Audio rate = (audio sample rate ) x (# bits per sample) x (# channels) : 수식 2
도 4A에 도시된 메인 링크 데이터 패킷(400)은 도 4B에 도시된 메인 링크 패 킷 헤더(402)를 포함한다. 메인 링크 패킷 헤더(402)는 16비트로 형성되며, 이때 비트 3-0은 스트림 ID(SID: 최대스트림 카운트가 16임을 표시)이고, 비트 4는 시간 스탬프(TS) LSB다. 비트 4가 1과 같은 경우, 패킷 헤더는 시간 스탬프 값에 대해 최하위 4 비트를 가지며, 이는 비압축 비디오 스트림의 경우에만 사용된다. 비트 5는 비디오 프레임 시퀀스 비트로서, 비디오 프레임 바운더리에서 0으로부터 1로, 또는 1로부터 0으로 토글링되는 프레임 카운터의 최하위 비트로 기능한다(비압축 비디오 스트림의 경우에만 사용된다). 비트 7과 비트 6은 예약되며, 비트 8에서 비트 10까지는 4-비트 CRC로서, 앞서의 8개의 비트들에 대한 오류를 체크한다. 비트 15-12는 시간 스탬프/스트림 ID Inversion (TSP/SIDn) 으로서, 비압축 비디오용으로 20-비트 시간 스탬프 값의 네개의 비트들로 사용된다.
본 발명의 인터페이스의 장점들 중 한가지는 서로 다른 포맷을 가질 수 있는 여러가지 데이터 스트림들을 멀티플렉싱할 수 있다는 것이며, 또한, 소정의 메인 링크 데이터 패킷들이 다수의 서브 패킷들을 가지게 할 수 있다는 것이다. 예를 들어, 도 5는 본 발명의 일실시예에 따라 서브 패킷 인클로저 및 멀티플 패킷 멀티플렉싱을 제공하도록 구성된 시스템(500)을 도시한다. 시스템(500)은 도 2에 도시된 시스템(200)의 특정 실시예에 해당한다. 시스템(500)은 송신기(102)에 포함된 스트림 소스 멀티플렉서(502)를 포함하며, 이는 스트림 1 보완 데이터 스트림(504)을 데이터 스트림(210)과 조합하는 데 사용되어, 멀티플렉싱된 데이터 스트림(506)을 형성하게 된다. 멀티플렉싱된 데이터 스트림(506)은 그후 링크 층 멀티플렉서(508)로 전달되고, 이 멀티플렉서(508)는 다수의 데이터 스트림들 중 임의의 것을 조합 하여, 멀티플렉싱된 메인 링크 스트림(510)을 형성한다. 메인 링크 스트림(510)은 다수의 데이터 패킷(512)들로 형성되며, 그 안에 인클로징된 다수의 서브패킷(514)들 중 임의의 것을 포함할 수 있다. 링크 층 디-멀티플렉서(516)는 스트림 ID(SID)와 관련 서브 패킷 헤더들에 기초하여, 멀티플렉싱된 데이터 스트림(510)을 그 구성 데이터 스트림들로 분리하고, 스트림 싱크 디-멀티플렉서(518)는 이 서브 패킷들에 포함된 스트림 1 보완 데이터 스트림을 추가적으로 분리시킨다.
도 6은 도 5에 도시된 스트림(510)의 한 예로서 멀티플렉싱된 메인 링크 스트림(600)의 하이 레벨 다이어그램이다. 이 경우엔 세개의 스트림들이 메인 링크(222) 상에서 멀티플렉싱되어 있다. 본 예의 세개의 스트림들은 UXGA 그래픽스(스트림 ID = 1), 1280x720p 비디오(스트림 ID =2), 그리고 오디오(스트림 ID = 3)다. 메인 링크 패킷(400)의 소형 패킷 헤더 크기는 패킷 오버헤드를 최소화시키고, 이에 따라, 매우 높은 링크 효율을 야기한다. 패킷 헤더가 이렇게 작을 수 있는 이유는, 패킷 속성이 메인 링크(222) 상에서의 패킷 전송 이전에 보조 채널(224)을 통해 통신되기 때문이다.
일반적으로, 메인 패킷 스트림이 비압축 비디오일 경우 서브 패킷 인클로저는 효과적인 기법이다. 왜냐하면, 비압축 비디오 데이터 스트림은 비디오 블랭킹 주기에 해당하는 데이터 아이들 주기를 가지기 때문이다. 따라서, 비압축 비디오 스트림으로 형성된 메인 링크 트랙픽은 이 주기 내에서 일련의 Null 특수 문자 패킷들을 포함할 것이다. 다양한 데이터 스트림들을 멀티플렉싱하는 기능에 집중함으로서, 본 발명의 소정의 구현예는 다양한 방법을 이용하여, 소스 스트림이 비디오 데이터 스트림일 때 메인 링크 레이트와 화소 데이터 레이트 간의 차이를 보상하게 된다. 예를 들어, 도 7에 도시된 바와 같이, 화소 데이터 레이트는 0.5Gb/sec이고, 1 비트의 화소 데이터가 2ns마다 전송된다. 본 예에서, 링크 레이트는 1.25 Gb/sec로 설정되어 있으며, 따라서, 1 비트의 화소 데이터가 0.8 ns 마다 전송된다. 여기서, 송신기(102)는 도 8에 도시된 바와 같이 화소 데이터 간에 특수 문자들을 산재시킨다. 두개의 특수 문자들이 제 1 비트의 화소 데이터 P1과 제 2 비트의 화소 데이터 P2 사이에 배치된다. 이 특수 문자들에 의해 수신기(104)는 각 비트의 화소 데이터를 구분할 수 있다. 화소 데이터의 비트들 간에 특수 문자들을 산재시킴으로서, 링크가 동기화를 유지할 수 있게 하는 데이터의 스테디한 스트림이 또한 생성된다. 본 예에서, 특수 문자는 Null 문자이다. 이러한 방법에는 어떤 라인 버퍼도 필요하지 않다. 오직 작은 FIFO만이 필요하다. 왜냐하면, 링크 레이트가 충분히 빠르기 때문이다. 그러나, 비디오 신호 재현을 위해 수신측에 비교적 많은 로직이 필요하다. 수신기는 특수 문자 시작 및 종료 시기를 인지할 필요가 있다.
산재 방법(interspersing method)에 대한 대안은, 화소 데이터의 일련의 비트들을 null 값같은 특수 문자와 교대하게 하는 것이다. 예를 들어, P1-P4가 송신기(104)에 포함된 라인 버퍼에 공급될 수 있고, 그후 더 많은 화소 데이터가 가용해질 때까지 한개 이상의 null 값들이 버퍼에 공급될 수 있다. 이러한 구현에서는 앞서 설명한 산재 방법에 비해 더 큰 버퍼 공간이 필요하다. 이러한 여러가지 구현예에서, 비교적 빠른 링크 속도로 인해, 라인 버퍼를 채우는 데 요구되는 시간은 라인 버퍼가 채워진 후 데이터를 전송하는 데 걸리는 시간보다 길 것이다.
도 5A를 참고하여 설명한 바와 같이, 본 발명의 인터페이스의 장점 중 한가지는 다양한 데이터 스트림들을 멀티플렉싱할 수 있을 뿐만 아니라, 특정 메인 링크 데이터 패킷 내에 다수의 서브 패킷들을 인클로징할 수 있다는 것이다. 도 9A는 발명의 일실시예에 따른 대표 서브패킷(900)을 나타낸다. 서브패킷(900)은 본 예에서 2바이트인 서브패킷 헤더(902)를 포함하고, 서브패킷 헤더(902) 뒤에는 SPS(sub-packet start) 특수 문자가 이어진다. 서브 패킷(900)을 인클로징하고 있는 메인 링크 데이터 패킷이 서브패킷(900)에 추가하여 패킷 페이로드를 지닐 경우, 서브패킷(900)의 종료는 SPE(sub-packet end) 특수 문자에 의해 반드시 표시되어야 한다. 그렇지 않을 경우, 메인 패킷의 종료는 서브패킷(902)의 종료와 서브패킷(902)를 인클로징하고 있는 메인 패킷의 종료를 마킹한다. 그러나, 메인 패킷이 페이로드를 지니지 않을 경우 서브패킷이 SPE와 함께 종료될 필요는 없다. 도 9B는 발명의 일실시예에 따른 메인 링크 패킷 내의 일례의 서브패킷 포맷을 도시한다. 헤더 필드와 서브패킷 페이로드의 정의는 서브패킷(902)을 이용하는 애플리케이션 전용 프로파일에 의존한다.
서브패킷 인클로저 이용의 특히 유용한 예는 도 10에 도시된 비압축 그래픽스 이미지(224)의 선택적 리프레시에 있다. 전체 프레임(1002)의 속성들은 보조 채널(224)을 통해 전송된다. 왜냐하면 이 속성들은 스트림이 유효 상태를 유지하는 한 일정하게 유지되기 때문이다. 선택적 리프레스 동작에서, 이미지(1000)의 일부분(1004)만이 비디오 프레임마다 업데이트된다. 업데이트된 장방형(즉, 부분(1004))의 네개의 X-Y 좌표들이 매 프레임마다 전송되어야 한다. 왜냐하면, 장방 형 좌표의 값들은 프레임마다 변하기 때문이다. 또다른 예는 256 칼라 그래픽 데이터에 대해 요구되는 칼라 조사표(CLUT) 데이터의 전송이다. 이 경우 8비트 화소 데이터가 256 엔트리 CLUT에 대한 입력이고, CLUT의 콘텐트는 동적으로 업데이트되어야 한다.
단일 양방향 보조 채널(224)은 링크 셋업 및 메인 링크 동작 지원에 유용한 다양한 지원 기능들을 위한 통로를 제공하며, USB 트래픽같은 보조 애플리케이션 데이터를 운반하는 기능을 위한 통로를 제공한다. 가령, 보조 채널(224)을 이용하여, 디스플레이 장치는 sync loss, 패킷 드랍, 그리고 트레이닝 세션 결과같은 이벤트들을 소스 장치에 알릴 수 있다. 예를 들어, 특정 트레이닝 세션이 멈출 경우, 송신기(102)는 중지된 트레이닝 세션의 기선택된 또는 결정된 결과에 기초하여 메인 링크 레이트를 조절한다. 이러한 방식으로, 조정가능한 고속 메인 링크를 비교적 저속의 신뢰성있는 보조 채널과 조합함으로서 생성된 폐루프에 의해, 다양한 링크 조건 하에서 견고한 동작이 가능해진다. 일부 경우에(가령, 도 5B의 예), 소스 장치(202)로부터 싱크 장치(204)까지 데이터를 전송하기 위해 메인 링크(222)의 대역폭의 일부분(522)을 이용하여 논리 양방향 보조 채널(520)이 구축될 수 있고, 싱크 장치(204)로부터 소스 장치(202)까지 단방향 백 채널(54)이 구축될 수 있다. 일부 애플리케이션에서, 이러한 논리 양방향 보조 채널을 이용하는 것은 도 5A에서 나타낸 해프-듀플렉스 양방향 채널을 이용하는 것보다 바람직할 수 있다.
실제 패킷 데이터 스트림들의 전송을 시작하기 전에, 송신기(102)는 모뎀의 링크 셋업의 개념과 유사한 링크 트레이닝 세션을 통해 안정한 링크를 구축한다. 링크 트레이닝 중, 메인 링크 송신기(102)는 기규정된 트레이닝 패턴을 전송하여, 수신기(104)가 솔리드 비트/문자 락(a solid bit/character lock)을 구현할 수 있는 지를 결정할 수 있게 한다. 본 실시예에서, 송신기(102)와 수신기(104) 간의 트레이닝 관련 핸드쉐이킹이 보조 채널 상에서 운반된다. 링크 트레이닝 패턴의 한 예가 도 11에 도시된다. 도시되는 바와 같이, 트레이닝 세션 중, Phase 1은 가장 짧은 런 길이를 나타내고, Phase 2는 이퀄라이저의 최적화를 위해 수신기에 의해 사용되는 가장 긴 런 길이를 나타낸다. Phase 3에서, 링크 품질이 합리적이기만 하다면 비트 락(bit lock)과 문자 락(character lock)이 달성된다. 일반적으로, 트레이닝 주기는 10ms이고, 이 시간에, 대략 107 비트의 데이터가 전송된다. 수신기(104)가 솔리드 락을 달성하지 않을 경우, 수신기(104)는 보조 채널(224)을 통해 송신기(102)에 이를 알리고, 송신기(102)는 링크 레이트를 감소시키고 트레이닝 세션을 반복한다.
트레이닝 세션 통로를 제공함에 추가하여, 보조 채널(224)은 메인 링크 패킷 스트림 디스크립션을 운반하는 데 또한 사용될 수 있다. 이에 따라, 메인 링크(222) 상의 패킷 전송의 오버헤드를 크게 감소시킬 수 있다. 더우기, 보조 채널(224)은 모든 모니터 상에서 발견되는 DDC(Display Data Channel)를 대치하는 EDID (Extended Display Identification Data) 정보를 운반하도록 구성될 수 있다. EDID는 모니터 및 그 기능에 관한 기본 정보를 포함하는 VESA 표준 데이터 포맷이다. 가령, 벤더 정보, 최대 이미지 크기, 칼라 특성, 공장 프리셋 타이밍, 주파수 범위 한계, 모니터 명칭 및 시리얼 넘버를 위한 문자 스트링 등등을 포함하는 표준 데이터 포맷이다. 이 정보는 디스플레이에 저장되어 DDC를 통해 시스템과 통신하는 데 사용된다. DDC는 모니터와 PC 그래픽스 어댑터 사이에 위치한다. 시스템은 이 정보를 컨피규레이션 용도로 사용하여, 모니터와 시스템이 함께 동작할 수 있게 한다. 확장 프로토콜 모드로 불리는 것에서, 보조 채널은 비동기식 및 등시성 패킷들을 필요한 대로 운반할 수 있어서, 키보드, 마우스, 마이크같은 추가적인 데이터 타입들을 지원할 수 있다.
도 12는 발명의 일실시예에 따른 시스템(200)의 논리 층형성(1200)을 도시한다. 정확한 구현은 애플리케이션에 따라 변할 수 있지만, 일반적으로, 소스(가령, 비디오 소스(202))는 송신기 하드웨어를 포함하는 소스 물리 층(1202), 멀티플렉싱 하드웨어 및 상태 머신(또는 펌웨어)를 포함하는 소스 링크 층(1204), 그리고 오디오/비쥬얼/그래픽스 하드웨어 및 관련 소프트웨어같은 데이터 스트림 소스(1206)로 형성된다. 마찬가지로, 디스플레이 장치는 다양한 수신기 하드웨어를 포함하는 물리 층(1208), 디-멀티플렉싱 하드웨어와 상태 머신(또는 펌웨어)를 포함하는 싱크 링크 층(1210), 그리고, 디스플레이/타이밍 컨트롤러 하드웨어 및 부가적인 펌웨어를 포함하는 스트림 싱크(1212)를 포함한다. 소스 애플리케이션 프로파일 층(1214)은 소스가 링크 층(1204)와 통신할 수 있도록 하는 포맷을 정의하고, 마찬가지로, 싱크 애플리케이션 프로파일 층(1216)은 싱크(1212)가 싱크 링크 층(1210)과 통신할 수 있도록 하는 포맷을 정의한다.
다양한 층들이 이제부터 좀 더 상세하게 설명될 것이다.
본 실시예에서, 소스 장치 물리 층(1202)은 전기 서브층(1202-1)과 논리 서 브층(1202-2)을 포함한다. 전기 서브층(1202-1)은 핫 플러그/언플러그 검출 회로, 드라이버/수신기/터미네이션 레지스터, 패럴렐-투-시리얼/시리얼-투-패럴렐 변환, 그리고 스프레드-스펙트럼-가능 PLL 등등같은 인터페이스 초기화/동작을 위한 모든 회로들을 포함한다. 논리 서브층(1202-2)은 패킷화-디-패킷화, 데이터 스크램블링/디-스크램블링, 링크 트레이닝을 위한 패턴 발생, 시간-베이스 복원 회로, 그리고 데이터 인코딩/디코딩(가령, 8B/10B)(ANSI X3.230-1994, clause 11에서 규정됨)을 위한 회로를 포함한다. 이에 따라, 메인 링크(222)에 대해 256개의 링크 데이터 문자와 12개의 제어 문자를 제공하고(도 13 참조), 보조 채널(224)을 위해 Manchester II를 제공한다(도 14 참조).
8B/10B 인코딩 알고리즘은 미국특허 US 4,486,739 호에 개시되어 있다. 그 내용은 본원에서 참고로 인용된다. 당 분야에 잘 알려진 바와 같이, 8B/10B 코드는 시리얼 전송을 위해 8비트 데이터 블록들을 10비트 코드 워드로 인코딩하는 블록 코드다. 추가적으로, 8B/10B 전송 코드는 랜덤 1s 및 0sdml 바이트 폭 데이터 스트림을 5의 최대 런 길이를 가진 1s 및 0s 의 DC 밸런스 스트림으로 변환시킨다. 이러한 코드는 충분한 신호 전이를 제공하여, 트랜시버(110)같은 수신기에 의해 신뢰할 수 있는 클럭 복원을 가능하게 한다. 더우기, DC 밸런스 데이터 스트림은 광섬유 및 전자기 와이어 연결에 장점을 가진다는 것이 입증되었다. 시리얼 스트림에서 1s 및 0s의 평슈ㄴ 수는 동일한 레벨 또는 거의 동일한 레벨로 유지된다. 8B/10B 전송 코드는 1s와 0sdml 수치 간의 디스패러티가 6 및 4 비트 블록 바운더리 사이에서 -2, 0, 또는 2이도록 제약한다. 이러한 코딩 기법은 명령 코드라 불리는 시그 널링을 위한 추가 코드들을 또한 구현한다.
비압축 디스플레이 데이터에 의해 나타나는 반복적 비트 패턴들을 방지하기 위해, 그리고 EMI를 감소시키기 위해, 메인 링크(222) 상에서 전송되는 데이터는 8B/10B 인코딩 이전에 먼저 스크램블링된다. 트레이닝 패킷과 특수 문자들을 제외한 모든 데이터들이 스크램블링될 것이다. 스크램블링 기능은 LFSR(Linear Feedback Shift Registers)로 구현된다. 데이터 암호화가 가능할 때, LFSR 시드의 초기값은 세팅된 암호화 키에 따라 좌우된다. 암호화없이 데이터 스크램블링에 해당할 경우, 초기 값은 고정될 것이다.
데이터 스트림 속성들이 보조 채널(224)을 통해 전송되기 때문에, 메인 링크 패킷 헤더들은 스트림 식별 수치로 기능하며, 따라서, 오버헤드를 크게 감소시키고 링크 대역폭을 최대화시킨다. 메인 링크(222)나 보조 링크(224) 중 어느 것도 개별적인 클럭 신호 라인을 가지지 않는다. 이러한 방식으로, 메인 링크(222)와 보조 링크(224) 상의 수신기들은 데이터를 샘플링하고 입력 데이터 스트림으로부터 클럭을 추출한다. 수신기 전기 서브층의 임의의 PLL(phase lock loop)를 위한 고속 위상 잠김이 중요하다. 왜냐하면, 보조 채널(224)이 해프-듀플렉스 양방향 및 이고 트래픽의 방향은 자주 변하기 때문이다. 따라서, 16 데이터 주기에 불과한 보조 채널 수신기 위상 잠김의 PLL은 Manchester II (MII) 코드의 빈번하고 균일한 신호 전이 덕택이다.
링크 셋업 시간에서, 메인 링크(222)의 데이터 레이트는 보조 채널(224)의 핸드쉐이크를 이용하여 협상된다. 이 과정 중, 이미 알려진 트레이닝 패킷들의 세 트가 메인 링크(222) 상에서 최고 링크 속도로 전송된다. 성공 또는 실패 여부가 보조 채널(224)을 통해 송신기(102)에 다시 전달된다. 트레이닝이 실패할 경우, 메인 링크 속도는 감소하고 트레이닝은 성공할 때까지 계속된다. 이러한 방식으로, 소스 물리 층(1102)은 케이블 문제에 좀더 내성을 갖게 만들어지며, 외부 호스트가 애플리케이션을 모니터링하기에 좀더 적합하게 만들어진다. 그러나, 종래의 디스플레이 인터페이스와는 달리, 메인 채널 링크 데이터 레이트가 화소 클럭 레이트로부터 분리된다. 링크 대역폭이 송신된 스트림의 집합적 대역폭을 초과하도록 링크 데이터 레이트가 세팅된다.
소스 링크 층(1204)은 링크 초기화 및 관리를 취급한다. 예를 들어, 소스 물리 층(1202)으로부터 모니터 케이블의 연결이나 모니터 파워업 시 발생되는 핫 플러그 검출 이벤트를 수신하면, 소스 장치 링크 층(1204)은 보조 채널(224) 상에서 인터체인지를 통해 수신기의 기능을 평가하여, 트레이닝 세션에 의해 결정된 최대 메인 링크 데이터 레이트, 수신기 상의 시간 베이스 복원 유닛의 수, 양단에서의 가용 버퍼 크기, USB 확장 가능 여부를 결정하게 되고, 그후, 관련 핫 플러그 이벤트를 스트림 소스(1206)에 알린다. 추가적으로, 스트림 소스(1206)의 요청이 있을 때, 소스 링크 층(1204)은 디스플레이 기능(가령, EDID)을 판독한다. 정상 동작 중, 소스 링크 층(1204)은 스트림 속성을 보조 채널(224)을 통해 수신기(104)에 전송하고, 메인 링크(222)가 요청 데이터 스트림을 취급하기에 충분한 리소스를 가지고 잇는 지를 스트림 소스(1204)에 알리며, sync loss 와 버퍼 오버플로같은 링크 실패 이벤트들을 스트림 소스(1204)에 알리고, 스트림 소스(1204)에 의해 제출된 MCCS 명령들을 보조 채널(224)을 통해 수신기에 전달한다. 소스 링크 층(1204)과 스트림 소스/싱크 간의 모든 통신은 애플리케이션 프로파일 층(1214)에 정의된 포맷을 이용한다.
일반적으로, 애플리케이션 프로파일층은 스트림 소스(또는 싱크)가 관련 링크 층과 인터페이싱하는 포맷을 규정한다. 애플리케이션 프로파일 층에 의해 규정된 포맷은 다음의 카테고리로 분류될 수 있다. 즉, 애플리케이션 독립 포맷(Link Message for Link Status inquiry)와 애플리케이션 의존 포맷(main link data mapping, time-base recovery equation for receiver, and sink capability/stream attribute messages sub-packet formats)으로 분류될 수 있다. 애플리케이션 프로파일 층은 다음의 칼라 포맷들을 지원한다. 즉, 24-비트 RGB, 16-비트 RG2565, 18-비트 RGB, 30-비트 RGB, 256-칼라 RGB(CLUT 기반), 16-비트 CbCr422, 20-비트 YCbCr422, 그리고 24-비트 YCbCr444 를 지원한다.
예를 들어, 디스플레이 장치 애플리케이션 프로파일 층(APL)(1214)은 인터페이스(100)에 전달되거나 인터페이스(100)로부터 불러들여지는 프레젠테이션 포맷을 포함하는, 메인 링크(222) 상의 스트림 소스/싱크 통신을 위한 포맷을 기술하는 애플리케이션 프로그래밍 인터페이스(API)에 해당한다. APL(1214)의 일부 태양(가령, 전력 관리 명령 포맷)이 베이스라인 모니터 함수이기 때문에, 인터페이스(100)의 모든 용도에 공통이다. 반면에, 데이터 매핑 포맷이나 스트림 속성 포맷같은 다른 비-베이스라인 모니터 함수들은 전송될 등시성 스트림의 타입이나 애플리케이션에 대해 고유하다. 애플리케이션에 관계없이, 스트림 소스(1204)는 메인 링크(222) 상 의 패킷 스트림 전송을 개시하기 전에 현재의 데이터 스트림을 메인 링크(222)가 취급할 수 있는 지를 확인하기 위해 소스 링크 층(1214)에 질의한다.
메인 링크(222)가 현재의 패킷 스트림을 지원할 수 있다고 결정되면, 스트림 소스(1206)는 스트림 속성을 소스 링크 층(1214)에 전송하고, 이는 다시 보조 채널(224)을 통해 수신기에 전송된다. 이 속성들은 수신기에 의해 사용되는 정보로서, 특정 스트림의 패킷을 식별하고, 이 스트림으로부터 원본 데이터를 복원시키며, 이를 다시 스트림의 네이티브 데이터 레이트로 포맷하는 데 사용된다. 데이터 스트림의 속성들은 애플리에키션에 의존적이다.
메인 링크(222) 상에서 요망 대역폭이 가용하지 않을 경우, 스트림 소스(1214)는 이미지 리프레시 레이트나 칼라 깊이를 감소시킴으로서(일례임), 교정 동작을 취할 수 있다.
디스플레이 장치 물리 층(1216)은 링크 데이터 송신/수신에 사용되는 시그널링 기술로부터 디스플레이 장치 링크 층(1210)과 디스플레이 장치 APL(1216)을 분리시킨다. 메인 링크(222)와 보조 링크(224)는 자체 물리 층들을 가지며, 각각의 물리 층은 논리 서브층과 전기 서브층으로 구성된다. 전기 서브층은 커넥터 사양(connector specification)을 포함한다. 예를 들어, 해프-듀플렉스, 양방향 보조 채널(224)은 도 15에 도시되는 바와 같이 링크의 각 단부에 송신기와 수신기를 모두 가진다. 보조 링크 송신기(1502)에는 논리 서브층(1208-1)에 의해 링크 문자들이 제공된다. 이 링크 문자들은 그후 시리얼화되어 대응하는 보조 링크 수신기(1504)에 송신된다. 수신기(1504)는 시리얼화된 링크 문자를 보조 링크(224)로부 터 수신하여, 링크 문자 클럭 레이트에서 데이터를 디-시리얼화한다. 소스 논리 서브층들의 주요 기능은 신호 인코딩, 패킷화, 데이터 스크램블링(EMI 감소를 위함), 그리고 송신기 포트에 대한 트레이닝 패턴 발생이다. 수신기 포트의 경우, 수신기 논리 서브층의 주요 기능은 신호 디코딩, 디-패킷화, 데이터 디-스크램블링, 그리고 시간 베이스 복원이다.
보조 채널 논리 서브층의 주요 기능은, 데이터 인코딩 및 디코딩과, 데이터의 프레이밍/디-프레이밍을 포함한다. 보조 채널 프로토콜에는 두가지 옵션이 존재한다. 즉, (포인트-투-포인트 구조로 링크 셋업/관리 기능으로 제한되는) 독립형 프로토콜은 링크 층 상태 머신이나 펌웨어에 의해 관리될 수 있는 경량 프로토콜이고, 확장 프로토콜은 데이지-체인 싱크 장치같은 구조 및 USB 트래픽같은 다른 데이터 종류를 지원한다. 데이터 인코딩 및 디코딩 기법은 프로톨에 관계없이 동일하며, 반면에 데이터의 프레이밍은 둘 간에 차이가 있다. 도 15를 참조할 때, 보조 채널 전기 서브층은 송신기(1502)와 수신기(1504)를 포함한다. 송신기(1502)에는 논리 서브층에 의해 링크 문자들이 제공되고, 이 링크 문자들은 시리얼화되어 송신된다. 수신기(1504)는 링크 층으로부터 시리얼화된 링크 문자를 수신하여 이를 링크 문자 클럭 레이트에서 디-시리얼화한다. 보조 채널(224)의 양의 신호와 음의 신호들은 도시되는 바와 같이 링크의 각 단부에서 50-오옴 종료 저항기를 통해 접지부에서 종료된다. 본 예에서, 구동 전류는 링크 조건에 따라 프로그래밍가능하며, 대략 8mA 내지 24mARk지의 범위를 가진다. 이에 따라, 대략 40mV 내지 1.2V 의 전위차 Vdifferential_pp의 범위의 전압으로 나타난다. 전기 아이들 모드에서,는 양 의 신호나 음의 신호 중 어느 신호도 구동되지 않는다. 전기 아이들 상태로부터 전송을 시작할 때, SYNC 패턴이 전송되어야 하고 링크가 재구축되어야 한다. 본 실시예에서, SYNC 패턴은 28배의 클럭 레이트에서 보조 채널 차동 신호 쌍들과, 이에 이어지는 Manchester II 코드에서 네개의 1을 토글링하는 것으로 구성된다. 소스 장치의 보조 채널 마스터는 보조 채널(224)의 양의 신호 및 음의 신호들을 주기적으로 구동하거나 측정함으로서 핫-플러그 및 핫-언플러그 이벤트들을 검출한다.
본 실시예에서, 메인 링크(222)는 국부 크리스탈 주파수의 정수배에 해당하는 개별적인, 가변 링크 레이트를 지원한다. 24-MHz의 국부 크리스탈 주파수와 공진하는 링크 레이트의 대표 세트에 관한 도 3을 참조할 수 있다. 도 16에 도시되는 바와 같이, 메인 링크(222)는 소스 장치에 송신기(1602)를, 디스플레이 장치에 수신기(1604)를 가진다.
도시되는 바와 같이, 케이블(1604)은 한 세트의 트위스트 와이어 쌍을 포함하는 형태를 취하며, 레드(R), 그린(G), 블루(B) 비디오 신호들 각각에 대한 상기 세트의 트위스트 와이어 쌍은 전형적인 RGB 칼라 베이스 비디오 시스템(가령, PAL 기반 TV 시스템)에서 제공된다. 당 분야에 잘 알려진 바와 같이, 트위스트 케이블 쌍은 서로 꼬인 독립적으로 절연된 두개의 와이어로 구성되는 타입의 케이블이다. 한개의 와이어는 신호를 운반하고 다른 한개의 와이어는 접지되어 신호 간섭을 흡수한다. 일부 다른 시스템들의 경우엔, 신호들이 NTSC 비디오 TV 시스템에 사용되는 컴포넌트 기반 신호(Pb, Pr, Y)일 수 있다. 케이블 내에서 각각의 트위스트 쌍은 개별적으로 차폐된다. +12V 전력과 접지를 위한 두개의 핀들이 제공된다. 각각 의 차동 쌍의 특성 임피던스는 100오옴 +/-20%다. 전체 케이블이 또한 차폐된다. 이러한 외부 실드 및 개별 실드들은 양 단부 상의 커넥터 쉘에 대해 쇼트된다. 커넥터 쉘들은 소스 장치의 접지부에 대해 쇼트된다. 도 17에 도시된 커넥터(1700)는 소스 장치 단부 상의 커넥터와 디스플레이 장치 단부 상의 커넥터 모두에 대해 동일한 핀아웃을 가진 13개의 핀들을 한개의 열을 따라 배열한다. 소스 장치는 전력을 공급한다.
메인 링크(222)는 양 단부에서 종료되며, 메인 링크(222)가 AC 연결되기 때문에, 종료 전압은 어디에서는 0V와 3.6 V 사이에 있게 된다. 본 구현예에서, 구동 전류는 링크 조건에 따라 프로그래밍가능하고, 대략 3mA 내지 24mA의 범위 내에 있다. 이에 따라, 400mV 내지 1.2V의 Vdifferential_pp의 전압을 나타낸다. 각각의 연결에 대해 트레이닝 패턴을 이용하여 최소 전압 스윙이 선택된다. 전력 관리 모드를 위해 전기 아이들 상태가 제공된다. 전기 아이들 상태에서는 양의 신호나 음의 신호 중 어느 것도 구동되지 않는다. 전기 아이들 상태로부터 전송을 개시할 때, 송신기는 수신기와의 링크를 재구축하기 위해 트레이닝 세션을 수행하여야 한다.
본 발명은 도 18 및 도 19에 제시된 상태 다이어그램을 참고하여 이제부터 설명될 것이다. 따라서, 도 18은 아래 설명되는 소스 상태 다이어그램을 제시한다. 오프 상태(1802)에서, 시스템은 소스가 동작하지 않도록 오프된다. 소스가 동작할 경우, 시스템은 스탠바이 상태(1804)로 전이하여 전력 절감 및 수신기 검출에 적합한 상태가 된다. 수신기가 존재하는 지 여부(즉, 핫 펄륵/플레이)를 검출하기 위 해, 보조 채널은 주기적으로 펄싱되고(가령, 매 10ms마다 1us), 구동 중 종료 저항기들 간의 전압 강하 값이 측정된다. 측정된 전압 강하에 기초하여 수신기가 존재한다고 결정되면, 시스템은 수신기 검출 상태(1806)로 전이하게 된다. 수신기 검출 상태(1806)는 수신기가 검출되었음을 표시한다. 즉, 핫 플러그 이벤트가 검출되었음을 표시한다. 그러나, 수신기가 검출되지 않은 경우, 수신기가 검출될 때까지 또는 타임아웃 시기에 도달할 때까지 수신기 검출이 계속된다. 일부 경우에, 소스 장치는 오프 상태로 진행할 것을 선택할 수 있다. 이 경우에는 어떤 더이상의 디스플레이 검출도 시도되지 않는다.
수신기 검출 상태(1806)에서, 디스플레이 핫 언플러그 이벤트가 검출될 경우, 시스템은 스탠바이 상태(1804)로 다시 전이한다. 그렇지 않을 경우, 소스는 양의 신호와 음의 신호로 보조 채널을 구동시켜서 수신기를 일깨우고, 수신기의 차후 응답이 체크된다. 응답이 수신되지 않을 경우, 수신기는 더이상 깨워지지 않으며 소스는 수신기 검출 상태(1806)를 유지한다. 그러나 디스플레이로부터 신호가 수신될 경우, 디스플레이는 일깨워지고, 소스는 수신기 링크 기능을 판독하게 된다(가령, 최대 링크 레이트, 버퍼 크기, 시간 베이스 복원 유닛의 수). 그리고 시스템은 메인 링크 초기화 상태(1808)로 전이하게 되고, 트레이닝 개시 통지 단계를 개시하게 된다.
이 시점에서, 설정된 링크 레이트에서 메인 링크를 통해 트레이닝 세션을 전송함으로서 트레이닝 세션이 개시되며, 트레이닝 세션은 관련 트레이닝 상태를 체크한다. 수신기는 세개의 phase들 각각에 대해 합격/불합격(pass/fail)을 세팅하 고, 송신기는 합격이 검출된 경우 메인 링크가 해당 링크 레이트에서 준비가 되도록 합격 검출 시에만 다음 단계로 진행할 것이다. 이 시점에서, 인터페이스는 정상 동작 상태(1510)로 전이한다. 그렇지 않을 경우 링크 레이트는 감소하고 트레이닝 세션이 반복된다. 정상 동작 상태(1810) 중, 소스는 계속해서 주기적으로 링크 상태 인덱스를 모니터링하고, 실패할 경우, 핫 언플러그 이벤트가 검출되고 시스템은 스탠바이 상태(1804)로 되돌아가 핫 플러그 검출 이벤트를 기다린다. 그러나 sync loss 가 검출되면, 시스템은 메인 링크 재초기화 이벤트를 위해 상태 (1808)로 되돌아간다.
도 19는 아래 설명되는 디스플레이 상태 다이어그램(1900)의 도면이다. 상태(1902)에서, 어떤 전압도 검출되지 않고 디스플레이는 오프 상태로 진행한다. 스탠바이 모드 상태(1904)에서, 메인 링크 수신기와 보조 채널 슬레이브가 전기 아이들 상태에 있고, 보조 채널 슬레이브 포트의 종료 저항기들 간의 전압 강하가 지정 전압에 대해 모니터링된다. 전압이 검출될 경우, 보조 채널 슬레이브 포트는 온 상태로 바뀌어서 핫 플러그 이벤트를 표시하게 되고, 시스템은 디스플레이 상태(1906)로 이동한다. 그렇지 않을 경우 디스플레이는 스탠바이 상태(1904)로 유지된다. 디스플레이 상태(1906)(메인 링크 초기화 상태)에서, 디스플레이가 검출되면, 보조 슬레이브 포트는 완전히 온 상태로 들어가고, 송신기는 수신기 링크 기능 판독 명령에 응답한다. 그리고 디스플레이 상태는 상태(1908)로 전이한다. 그렇지 않을 경우, 지정 시간주기보다 오랫동안 보조 채널에 활동이 없을 경우, 보조 채널 슬레이브 포트는 스탠바이 상태(1904)로 들어가게 된다.
트레이닝 개시 통지 단계 중, 트레이닝 패턴을 이용하여 이퀄라이저를 조정함으로서, 그래서 각 단계에 대해 결과를 업데이트함으로서, 디스플레이는 송신기에 의해 트레이닝 개시에 응답한다. 트레이닝이 불합격할 경우, 또다른 트레이닝 세션을 기다리고, 트레이닝이 합격할 경우, 정상 동작 상태(1910)로 들어간다. 보조 채널이나 메인 링크에 지정 시간(가령, 10ms) 이상 활동이 없을 경우, 보조 채널 슬레이브 포트는 스탠바이 상태(1904)로 설정된다.
도 20-24는 크로스 플랫폼 디스플레이 인터페이스의 특정 구현예들을 도시한다.
도 20은 본 발명에 따른 송신기(2004)를 포함하는 온-보드 그래픽스 엔진(2002)을 가진 PC 마더보드(2000)를 도시한다. 송신기(2004)는 도 1에 도시된 송신기(102)의 특정 예에 해당한다. 본 실시예에서, 송신기(2004)는 마더보드(2000)에 장착된 커넥터(2006)에 (커넥터(1700)의 라인들을 따라) 연결된다. 커넥터(2006)는 다시 트위스트 케이블 쌍(2010)을 이용하여 디스플레이 장치(2008)에 연결된다.
당 분야에 잘 알려진 바와 같이, PCI 익스프레스(Intel 사 제품)는 고대역폭, 로우 핀 카운트, 시리얼, 인터커넥트 기술로서, 기존 PCI 인프러스트럭처와 소프트웨어 호환성을 유지한다. 이러한 구조에서, PCI 익스프레스 포트는 크로스 플랫폼 인터페이스의 요건들에 부응하도록 증강된다. 이러한 크로스 플랫폼 인터페이스는 도시되는 바와 같이 마더보드에 장착된 커넥터를 이용하여 디스플레이 장치를 직접 구동시킬 수 있다.
커넥터를 마더보드에 장착하는 것이 불가능하거나 실용적이지 않은 경우에, 신호들은 PCI 익스플레스 마더보드의 SDVO 슬롯을 통해 전달될 수 있고, 도 21에 도시된 패시브 카드 커넥터를 이용하여 PC의 후면에 전달될 수 있다. 애드-인(add-in) 그래픽스 카드의 전류 발생에서처럼, 애드-인 그래픽스 카드는 도 23에 제시된 바와 같이 온보드 그래픽스를 대신할 수 있다.
노트북 애플리케이션의 경우에, 마더보드 그래픽스 엔진 상의 송신기는 내부 케이블링을 통해 집적 회로 수신기/TCON을 구동한다. 이는 패널을 직접적으로 구동할 것이다. 가장 가격경쟁력있는 구현의 경우, 수신기/TCON은 패널 상에 장착될 수 있어서, 도 24에 도시된 바와 같이 인터커넥트 와이어의 수를 8이나 10으로 감소시킨다.
모든 상기 예들은 일체형 송신기들을 가정하였다. 그러나, AGP 또는 SDVO 슬롯을 통해 PCI 및 PCI 익스플레스 환경에 일체화되는 독립형 송신기로 구현하는 것이 무척 용이한 편이다. 독립형 송신기는 그래픽스 하드웨어나 소프트웨어에 어떤 변화없이 출력 스트림들을 가능하게 할 것이다.
본 발명의 방법은 본 발명의 실시를 위한 특정 프로세스를 설명하는 순서도와 관련하여 이제부터 설명될 것이다. 특히, 도 25-29는 발명의 다양한 태양들과 조합하여 또는 단독으로 사용될 때 다수의 관련 프로세스들을 기술한다.
도 25는 발명의 일실시예에 따라 인터페이스(100)의 동작 모드를 결정하기 위한 프로세스(2500)를 설명하는 순서도다. 이 프로세스에서, 동작 모드는 비디오 소스와 디스플레이 장치가 모두 디지털일 경우에 디지털 모드로 설정될 것이다. 그 렇지 않을 경우, 동작 모드는 아날로그 모드로 설정될 것이다. 본 문헌에서의 "아날로그 모드"란 종래의 VGA 모드와, 임베딩된 정렬 신호 및 양방향 측파대를 가진 차동 아날로그 비디오를 구비한 개선된 아날로그 모드를 모두 포함한다. 이 개선된 아날로그 모드는 아래에서 설명될 것이다.
단계 2502에서, 비디오 소스에 질의가 이루어져, 비디오 소스가 아날로그 데이터를 지원하는지 디지털 데이터를 지원하는지 여부를 결정한다. 비디오 소스가 아날로그 데이터만을 지원할 경우, 인터페이스(100)의 동작 모드는 아날로그로 설정될 것이며(단계 2508), 프로세스는 종료될 것이다(단계 2512).
비디오 소스가 디지털 데이터를 출력할 수 있을 경우, 프로세스는 단계 2506으로 진행한다. 디스플레이 장치에 질의가 이루어져, 디스플레이 장치가 디지털 데이터를 수신하도록 구성되었는 지를 결정한다. 디스플레이 장치가 아날로그 데이터만을 지원할 경우, 인터페이스의 동작 모드는 아날로그로 설정될 것이며(단계 2508), 프로세스는 종료될 것이다(단계 2512). 그렇지 않을 경우, 인터페이스의 동작 모드는 디지털로 설정된다(단계 2510). 예를 들어, 모드를 디지털로 세팅하도록 인터페이스 내의 스위치를 프로세서가 제어할 수 있다. 일반적으로, 비디오 소스와 비디오 싱크가 모두 대응하는 디지털 모드로 동작하고 있을 때만 인터페이스가 완전 디지털 모드로 동작하도록 구성된다.
도 26은 본 발명의 일실시예에 따라 실시간 비디오 이미지 품질 체크를 제공학 위한 프로세스(2600)의 순서도다. 본 예에서, 프로세스(2600)의 모든 결정사항은 디스플레이 인터페이스에 연결된 프로세서에 의해 이루어진다.
단계 2600에서, 비디오 소스로부터 비디오 신호가 수신된다. 그 후, 수신한 비디오 신호와 관련된 비디오 소스에 의해 신호 품질 테스트 패턴이 제공된다(단계 2602). 단계 2604에서, 품질 테스트 패턴에 기초하여 비트 에러 레이트가 결정된다. 그후, 비트 에러 레이트가 임계치보다 큰 지를 결정한다(단계 2606). 비트 에러 레이트가 임계치보다 크지 않다고 결정될 경우, 비디오 프레임이 더 있는 지가 결정된다(단계 2614). 비디오 프레임이 더 있을 경우, 프로세스는 단계 2600으로 진행한다. 그렇지 않을 경우, 프로세스는 종료된다.
그러나, 비트 에러 레이트가 단계 2606에서 임계치보다 크다고 결정될 경우, 비트 레이트가 최소 비트 레이트보다 큰 지를 또한 결정한다(단계 2608). 비트 레이트가 최소 비트 레이트보다 클 경우, 비트 레이트의 값이 작아지고(단계 2610), 프로세스는 단계 2606으로 되돌아간다. 비트 레이트가 최소 비트 레이트보다 크지 않을 경우, 모드는 아날로그 모드로 변경되고(단계 2612) 프로세스는 종료된다.
도 27은 발명의 일실시예에 따른 링크 셋업 프로세스(2700)의 순서도다. 프로세스(2700)는 핫 플러그 검출 이벤트 통지를 수신하면서 시작된다(단계 2702). 단계 2704에서, 관련 보조 채널을 이용하여 메인 링크 질의가 이루어져, 최대 데이터 레이트, 수신기에 포함된 시간 베이스 복원 유닛의 수, 그리고 가용 버퍼 크기를 결정한다. 그후 단계 2706에서, 트레이닝 세션을 이용하여 최대 링크 데이터 레이트가 확인되며, 단계 2708에서, 데이터 스트림 소스에 핫 플러그 이벤트를 알린다. 단계 2710에서, 보조 채널을 이용하여 디스플레이의 기능(가령, EDID 이용)이 결정되고, 디스플레이는 단계 2712에서 질의에 응답한다. 그 결과 단계 2714에서 메인 링크 트레이닝 세션의 협업(collaboration)이 이루어진다.
그후 단계 2716에서, 스트림 소스는 보조 채널을 이용하여 수신기에 스트림 속성들을 전송하고, 단계 2718에서, 요청된 숫자의 데이터 스트림들을 메인 링크가 지원할 수 있는 지 여부를 스트림 소스가 통지받는다. 단계 2720에서, 다양한 데이터 패킷들이 관련 패킷 헤더를 더함으로서 형성되며, 다수의 소스 스트림들의 멀티플렉싱이 예약된다. 단계 2722에서, 링크 상태가 OK 인지 여부가 결정된다. 링크 상태가 OK가 아닐 경우, 소스는 링크 불합격 이벤트(link failure event)를 통지받는다(단계 2724). 그렇지 않을 경우, 링크 데이터 스트림들은 다양한 패킷 헤더에 기초하여 네이티브 스트림들로 재구성된다(단계 2726). 단계 2728에서, 재구성된 네이티브 데이터 스트림들은 디스플레이 장치에 전달된다.
도 28은 발명의 일실시예에 따라 트레이닝 세션을 수행하는 프로세스(2800)의 순서도다. 트레이닝 세션 프로세스(2800)는 도 25에 도시된 동작(2506)의 한가지 구현예다. 트레이닝 세션은 수신기에 세팅된 링크 레이트에서 메인 링크를 통해 트레이닝 패턴을 전송함으로서 개시된다(단계 2802). 발명의 일실시예에 따라 전형적인 링크 트레이닝 패턴이 도 11에 도시된다. 도시되는 바와 같이, 트레이닝 세션 중, Phase 1은 가장 짧은 런 길이를 나타내고, Phase 2는 가장 긴 런 길이를 나타낸다. Phase 3에서, 링크 품질이 합리적이기만 하다면 비트 락(bit lock)과 문자 락(character lock)이 모두 달성된다. 단계 2804에서, 수신기는 관련 트레이닝 상태를 체크하고, 트레이닝 상태 체크에 기초하여 수신기는 세개의 phase 각각과 송신기에 대해 합격/불합격(pass/fail)을 세팅한다(단계 2806). 각각의 phase에서, 수신기는 합격만을 검출하였을 때 다음 phase로 진행할 것이며, 수신기가 합격을 검출하지 못하였을 경우, 수신기는 링크 레이트를 감소시키고 트레이닝 세션을 반복한다. 메인 링크는 합격이 검출되는 링크 레이트에 놓이게 된다(단계 2812).
도 29는 발명의 구현에 사용되는 컴퓨터 시스템(2900)의 도면이다. 컴퓨터 시스템(2900)은 본 발명을 실시할 수 있는 그래픽스 시스템의 한가지 예에 불과하다. 컴퓨터 시스템(2900)은 중앙 처리 유닛(CPU)(1510), RAM(2920), ROM(2925), 한개 이상의 주변 장치(2930), 그래픽스 컨트롤러(2960), 주기억 장치(2940, 2950), 그리고 디지털 디스플레이 유닛(2970)을 포함한다. 당 분야에 잘 알려진 바와 같이, ROM은 CPU(2910)에 일방향으로 데이터 및 명령을 전송하는 기능을 한다. RAM은 양방향으로 데이터 및 명령을 전달하는 데 사용된다. CPU(2910)는 다수의 프로세서를 포함할 수 있다. 물론 한개의 프로세서도 가능하다. 주기억 장치(2940, 2950)는 임의의 적절한 컴퓨터 판독형 매체일 수 있다. 일반적으로 대용량 기억 장치에 해당하는 보조 기억 매체(2980) 역시 CPU(2910)에 양방향으로 연결되고, 추가적인 데이터 기억 용량을 제공한다. 보조 기억 매체(2980)는 컴퓨터 코드, 데이터, 등등을 포함하는 프로그램들을 저장하는 데 사용될 수 있는 컴퓨터 판독형 매체다. 일반적으로, 보조 기억 매체(2980)는 하드 디스크나 테이프같은 기억 매체이며, 주기억 장치(2940, 2950)에 비해 느린 편이다. 보조 기억 매체(2980)는 자기 테이프나 페이퍼 테이프 판독기 또는 그외 달리 잘 알려진 장치들의 형태를 취할 수 있다. 보조 기억 매체(2980) 내에 유지되는 정보는 적절한 경우에, RAM(2920)의 일부분으로 표준 방식으로 가상 메모리로 채택될 수 있다.
CPU(2910)는 한개 이상의 입/출력 장치(2990)에 또한 연결된다. 입/출력 장치(2990)의 예로는 비디오 모니터, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치식 디스플레이, 트랜스듀서 카드 리더, 자기 또는 페이퍼 테이프 리더, 태블릿, 스타일러스, 음성 또는 수기 인지 장치, 또는 그외 다른 입력 장치들을 들 수 있다. 마지막으로, CPU(2910)는 컴퓨터나 통신 네트워크에 연결될 수 있다. 가령, 네트워크(2995)같은 네트워크 연결을 이용하여 인터넷 네트워크나 인트라넷 네트워크에 연결될 수 있다. 이러한 네트워크 연결을 이용하여, CPU(2910)는 네트워크로부터 정보를 수신할 수 있고, 네트워크에 정보를 출력할 수도 있다. 이는 상술한 방법 단계들을 수행하는 과정에서 이루어질 수 있다. 이러한 정보는 CPU를 이용하여 실행될 명령들의 시퀀스로 자주 표현되는 데, 네트워크로부터 수신되고 네트워크에 출력될 수 있는 것이다. 가령, 반송파에 실린 컴퓨터 데이터 신호의 형태를 취할 수도 있다. 상술한 장치 및 물질들은 당 분야에 매우 친숙한 것이다.
그래픽스 컨트롤러(2960)는 아날로그 이미지 데이터와 이에 대응하는 기준 신호를 발생시키고, 이 모두를 디지털 디스플레이 유닛(2970)에 제공한다. 아날로그 이미지 데이터는 외부 인코드로부터 또는 CPU(2910)로부터 수신한 화소 데이터에 기초하여 발생될 수도 있다. 일실시예에서, 아날로그 이미지 데이터가 RGB 포맷으로 제공되고, 기준 신호는 당 분야에 잘 알려진 VSYNC 및 HSYNC 신호들을 포함한다. 그러나, 본 발명이 다른 포맷을 가진 아날로그 이미지, 데이터, 기준 신호로 구현될 수도 있다. 가령, 아날로그 이미지 데이터가 비디오 신호 데이터를 이에 대응하는 시간 기준 신호와 함께 포함할 수 있다.
도 1은 보 발명의 일실시예에 따른 크로스 플랫폼 디스플레이 인터페이스의 대표도.
도 2A-2C는 발명의 다수의 실시예에 따라 비디오 소스와 비디오 디스플레이를 연결하는 데 사용되는 비디오 인터페이스 시스템의 도면.
도 3은 발명의 일실시예에 따른 일례의 메인 링크 레이트의 도면.
도 4A는 발명의 일실시예에 따른 메인 링크 데이터 패킷의 도면.
도 4B는 발명의 일실시예에 따른 메인 링크 패킷 헤더의 도면.
도 5A는 발명의 일실시예에 따라 서브-패킷 인클로저와 멀티플-패킷 멀티플렉싱을 제공하도록 배열된 시스템의 도면.
도 5B는 도 5A에 도시된 시스템의 또다른 구현예.
도 6은 도 5에 도시된 스트림의 예로 멀티플렉싱된 메인 링크 스트림의 하이 레벨 다이어그램.
도 7은 발명에 따른 데이터 스트림의 또다른 예 도면.
도 8은 발명의 일실시예에 따른 멀티플렉싱된 데이터 스트림의 또한가지 예 도면.
도 9A는 발명의 일실시예에 따른 대표적 서브-패킷의 도면.
도 9B는 발명의 일실시예에 따른 대표적 메인 링크 데이터 패킷의 도면.
도 10은 선택적으로 리프레싱되는 그래픽스 이미지의 일례의 도면.
도 11은 발명의 일실시예에 따른 일례의 링크 트레이닝 패턴의 도면.
도 12는 발명의 일실시예에 따른 시스템의 논리 층형성(logical layering)의 도면.
도 13은 발명의 일실시예에 따라 8B/10B를 이용한 일례의 특수 문자 매핑 도면.
도 14는 발명의 일실시예에 따른 일례의 Manchester II 인코딩 기법의 도면.
도 15는 발명의 일실시예에 따른 대표적 보조 채널 전기 서브층의 도면.
도 16은 발명의 일실시예에 따른 대표적 메인 링크 서브층의 도면.
도 17은 발명의 일실시예에 따른 대표적 커넥터의 도면.
도 18은 발명의 일실시예에 따른 소스 스테이트 다이어그램.
도 19는 발명의 일실시예에 따른 디스플레이 스테이트 다이어그램.
도 20-24는 발명의 다양한 컴퓨터 기반 구현예의 도면.
도 25는 발명의 일실시예에 따른 인터페이스의 동작 모드 결정을 위한 프로세스의 순서도.
도 26은 발명의 일부 태양들에 따라 실시간 비디오 이미지 퀄리티 체크를 제공하는 프로세스의 순서도.
도 27A-27B는 발명의 일실시예에 따른 링크 셋업 프로세스의 순서도.
도 28은 발명의 일실시예에 따른 트레이닝 세션을 수행하기 위한 프로세스의 순서도.
도 29는 발명의 구현에 사용되는 컴퓨터 시스템의 도면.

Claims (20)

  1. 링크 유닛을 통해 링크 레이트(LR)로 전송되는 다수의 멀티미디어 데이터 패킷들을 이용하여 멀티미디어 소스 데이터를 제공하도록 배열되는 멀티미디어 소스 장치를 멀티미디어 싱크 장치에 연결하는 링크 유닛을 구비한 시스템에서, 멀티미디어 소스 데이터에 대응하는 멀티미디어 클럭 레이트(MMC)를 제공하는 방법에 있어서, 상기 방법은,
    - 계수 MF1, 계수 MF2, 계수 MF3, 계수 MF4를 포함하는 한 세트의 MF 계수들로 마스터 주파수(MF)를 표현하는 단계,
    - 계수 A, 계수 B, 계수 C, 계수 D를 포함하는 한 세트의 MMC 계수들을 이용하여 마스터 주파수의 서브세트로 멀티미디어 클럭 레이트(MMC)를 표현하는 단계로서, 이때, A의 값은 MF1의 값 이하이고, B의 값은 MF2의 값 이하이며, C의 값은 MF3의 값 이하이고, D의 값은 MF4의 값 이하인 것을 특징으로 하는 단계,
    - 계수 A', 계수 B', 계수 C', 계수 D'을 포함하는 한 세트의 LR 계수들을 이용하여 마스터 주파수의 서브세트로 링크 레이트(LR)를 표현하는 단계로서, 이때, A'의 값은 MF1의 값 이하이고, B'의 값은 MF2의 값 이하이며, C'의 값은 MF3의 값 이하이고, D'의 값은 MF4의 값 이하인 것을 특징으로 하는 단계, 그리고,
    - 상기 한 세트의 MMC 계수와 상기 한 세트의 LR 계수들을 이용하여 링크 레이트(LR)로부터 멀티미디어 클럭 레이트(MMC)를 제공하는 단계
    를 포함하는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  2. 제 1 항에 있어서, 상기 마스터 주파수(MF)는 αMF1 x βMF2 x γMF3 x δMF4 Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  3. 제 2 항에 있어서, 상기 링크 레이트(LR)는 αA' x βB' x γC' x δD' Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  4. 제 3 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)는 αA x βB x γC x δD Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  5. 제 4 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)와 링크 레이트(LR)의 관계는 아래 수식에 의해 규정되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
    MMC = LR x (αA- A' , βB- B' , γC- C' , δD- D')
  6. 제 5 항에 있어서, 상기 마스터 주파수(MF)가 23.76 GHz 일 때, α = 2, β = 3, γ = 5, δ = 11 이고, MF1 = 10, MF2 = 3, MF3 = 7, MF4 = 1 인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  7. 제 6 항에 있어서, 상기 링크 레이트(LR)는 2A' x 3B' x 5C' x 11D' Hz로 표현되고, 이때, A' <= 10, B' =< 3, C'=< 7, D'=< 1 인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  8. 제 7 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)는 2A x 3B x 5C x 11D Hz로 표현되고, 이때, A <= 10, B =< 3, C=< 7, D=< 1 인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  9. 제 8 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)와 링크 레이트(LR)의 관계는 아래 수식에 의해 규정되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
    MMC = LR x (2A- A' , 3B- B' , 5C- C' , 11D- D')
  10. 제 1 항에 있어서, 상기 멀티미디어 클럭 레이트가 화소 클럭 레이트 또는 오디오 클럭 레이트인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법.
  11. 링크 유닛을 통해 링크 레이트(LR)로 전송되는 다수의 멀티미디어 데이터 패킷들을 이용하여 멀티미디어 소스 데이터를 제공하도록 배열되는 멀티미디어 소스 장치를 멀티미디어 싱크 장치에 연결하는 링크 유닛을 구비한 시스템에서, 멀티미디어 소스 데이터에 대응하는 멀티미디어 클럭 레이트(MMC)를 제공하는 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체에 있어서, 상기 방법은,
    - 계수 MF1, 계수 MF2, 계수 MF3, 계수 MF4를 포함하는 한 세트의 MF 계수들로 마스터 주파수(MF)를 표현하는 단계,
    - 계수 A, 계수 B, 계수 C, 계수 D를 포함하는 한 세트의 MMC 계수들을 이용하여 마스터 주파수의 서브세트로 멀티미디어 클럭 레이트(MMC)를 표현하는 단계로서, 이때, A의 값은 MF1의 값 이하이고, B의 값은 MF2의 값 이하이며, C의 값은 MF3의 값 이하이고, D의 값은 MF4의 값 이하인 것을 특징으로 하는 단계,
    - 계수 A', 계수 B', 계수 C', 계수 D'을 포함하는 한 세트의 LR 계수들을 이용하여 마스터 주파수의 서브세트로 링크 레이트(LR)를 표현하는 단계로서, 이때, A'의 값은 MF1의 값 이하이고, B'의 값은 MF2의 값 이하이며, C'의 값은 MF3의 값 이하이고, D'의 값은 MF4의 값 이하인 것을 특징으로 하는 단계, 그리고,
    - 상기 한 세트의 MMC 계수와 상기 한 세트의 LR 계수들을 이용하여 링크 레이트(LR)로부터 멀티미디어 클럭 레이트(MMC)를 제공하는 단계
    를 포함하는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  12. 제 11 항에 있어서, 상기 마스터 주파수(MF)는 αMF1 x βMF2 x γMF3 x δMF4 Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  13. 제 12 항에 있어서, 상기 링크 레이트(LR)는 αA' x βB' x γC' x δD' Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  14. 제 13 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)는 αA x βB x γC x δD Hz로 표현되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  15. 제 14 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)와 링크 레이트(LR)의 관계는 아래 수식에 의해 규정되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
    MMC = LR x (αA- A' , βB- B' , γC- C' , δD- D')
  16. 제 15 항에 있어서, 상기 마스터 주파수(MF)가 23.76 GHz 일 때, α = 2, β = 3, γ = 5, δ = 11 이고, MF1 = 10, MF2 = 3, MF3 = 7, MF4 = 1 인 것을 특징으 로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  17. 제 16 항에 있어서, 상기 링크 레이트(LR)는 2A' x 3B' x 5C' x 11D' Hz로 표현되고, 이때, A' <= 10, B' =< 3, C'=< 7, D'=< 1 인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  18. 제 17 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)는 2A x 3B x 5C x 11D Hz로 표현되고, 이때, A <= 10, B =< 3, C=< 7, D=< 1 인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
  19. 제 18 항에 있어서, 상기 멀티미디어 클럭 레이트(MMC)와 링크 레이트(LR)의 관계는 아래 수식에 의해 규정되는 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
    MMC = LR x (2A- A' , 3B- B' , 5C- C' , 11D- D')
  20. 제 11 항에 있어서, 상기 멀티미디어 클럭 레이트가 화소 클럭 레이트 또는 오디오 클럭 레이트인 것을 특징으로 하는 멀티미디어 클럭 레이트 제공 방법을 실행하는 프로그램을 기록한 컴퓨터 판독형 기록 매체.
KR1020080039968A 2007-04-30 2008-04-29 패킷 기반 멀티미디어 인터페이스 추정 방법 KR20080097140A (ko)

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US11/742,387 US7567592B2 (en) 2003-05-01 2007-04-30 Packet based video display interface enumeration method

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096604A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 電子機器及び映像受信装置及びその制御方法
US8248960B2 (en) 2007-05-01 2012-08-21 Sharp Kabushiki Kaisha Data transmission with dynamic modulation scheme and/or transfer rate
KR20090100115A (ko) * 2008-03-19 2009-09-23 삼성전자주식회사 액정 표시 모듈 및 이를 포함하는 표시 시스템
EP2237263A1 (en) * 2009-03-30 2010-10-06 Vestel Elektronik Sanayi ve Ticaret A.S. Method and circuit for controlling HDMI related blocks' power in a sink device
US8831161B2 (en) * 2011-08-31 2014-09-09 Apple Inc. Methods and apparatus for low power audio visual interface interoperability
JP6004628B2 (ja) * 2011-10-19 2016-10-12 キヤノン株式会社 電子機器
US9646565B2 (en) * 2012-06-13 2017-05-09 Dell Products L.P. Configurable information handling system display communication link
JP6465541B2 (ja) * 2013-08-06 2019-02-06 キヤノン株式会社 通信装置、再生装置、及びその方法、並びにプログラム
CN114631326B (zh) * 2019-11-12 2024-07-09 索尼集团公司 信息处理设备、信息处理方法、信息处理程序、终端设备以及用于控制终端设备的方法和程序
CN111161690B (zh) * 2020-03-06 2021-03-23 Tcl华星光电技术有限公司 一种显示面板的驱动方法、驱动系统及存储介质
CN111669635B (zh) * 2020-06-15 2022-04-29 武汉精立电子技术有限公司 一种基于视频接口的时钟传输、恢复方法及装置
CN113196720B (zh) * 2021-03-22 2023-07-28 华为技术有限公司 数据处理方法及传输设备、数据处理系统
TWI783588B (zh) * 2021-07-23 2022-11-11 瑞昱半導體股份有限公司 可應用於在顯示裝置中進行多畫面處理之縮放器積體電路

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486739A (en) 1982-06-30 1984-12-04 International Business Machines Corporation Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code
US4796203A (en) 1986-08-26 1989-01-03 Kabushiki Kaisha Toshiba High resolution monitor interface and related interfacing method
US5369775A (en) 1988-12-20 1994-11-29 Mitsubishi Denki Kabushiki Kaisha Data-flow processing system having an input packet limiting section for preventing packet input based upon a threshold value indicative of an optimum pipeline processing capacity
KR910006834A (ko) 1989-09-29 1991-04-30 아오이 죠이치 전원회로의 제조건에 의해 휘도를 변경시킬수 있는 디스플레이 제어장치
FR2670973B1 (fr) 1990-12-19 1994-04-15 Ouest Standard Telematique Sa Systeme de transmission par paquets a compression de donnees, procede et equipement correspondant.
CA2034634C (en) 1991-01-21 1995-02-07 Seiji Kachi Spread packet communication system
JPH04328919A (ja) 1991-04-26 1992-11-17 Fujitsu Ltd 無線呼出し信号方式
US5926155A (en) 1993-02-02 1999-07-20 Hitachi, Ltd. Digital video display system
US5838875A (en) 1993-02-05 1998-11-17 Goldstar Co., Ltd. Apparatus and method for discriminating between analog and digital video signals in high definition video cassette recorder
US5739803A (en) 1994-01-24 1998-04-14 Arithmos, Inc. Electronic system for driving liquid crystal displays
DE69509420T2 (de) 1994-01-28 1999-12-16 Sun Microsystems, Inc. Schnittstelle für eine flache Anzeige bei einem hochauflösenden graphischen Computersystem
US5615376A (en) 1994-08-03 1997-03-25 Neomagic Corp. Clock management for power reduction in a video display sub-system
US5541919A (en) 1994-12-19 1996-07-30 Motorola, Inc. Multimedia multiplexing device and method using dynamic packet segmentation
US5953350A (en) 1995-03-13 1999-09-14 Selsius Systems, Inc. Multimedia client for multimedia/hybrid network
US5745837A (en) 1995-08-25 1998-04-28 Terayon Corporation Apparatus and method for digital data transmission over a CATV system using an ATM transport protocol and SCDMA
US5805173A (en) 1995-10-02 1998-09-08 Brooktree Corporation System and method for capturing and transferring selected portions of a video stream in a computer system
US5835498A (en) 1995-10-05 1998-11-10 Silicon Image, Inc. System and method for sending multiple data signals over a serial link
US5940137A (en) 1996-03-01 1999-08-17 Trw Inc. Symbol timing generation and recovery for data transmission in an analog video signal
US5790083A (en) 1996-04-10 1998-08-04 Neomagic Corp. Programmable burst of line-clock pulses during vertical retrace to reduce flicker and charge build-up on passive LCD display panels during simultaneous LCD and CRT display
US6154225A (en) 1996-10-11 2000-11-28 Silicon Motion, Inc. Virtual refresh™ architecture for a video-graphics controller
US5909465A (en) 1996-12-05 1999-06-01 Ericsson Inc. Method and apparatus for bidirectional demodulation of digitally modulated signals
JP3434653B2 (ja) 1996-12-05 2003-08-11 富士通株式会社 マルチメディアデータ蓄積伝送方法及び装置
US6038000A (en) 1997-05-28 2000-03-14 Sarnoff Corporation Information stream syntax for indicating the presence of a splice point
US6542610B2 (en) 1997-01-30 2003-04-01 Intel Corporation Content protection for digital transmission systems
WO1998036533A1 (en) 1997-02-17 1998-08-20 Communication & Control Electronics Limited Local communication system
US5949437A (en) 1997-02-19 1999-09-07 Appian Graphics Corp. Dual video output board with a shared memory interface
US5918002A (en) 1997-03-14 1999-06-29 Microsoft Corporation Selective retransmission for efficient and reliable streaming of multimedia packets in a computer network
US6151632A (en) 1997-03-14 2000-11-21 Microsoft Corporation Method and apparatus for distributed transmission of real-time multimedia information
US6177922B1 (en) * 1997-04-15 2001-01-23 Genesis Microship, Inc. Multi-scan video timing generator for format conversion
JP3385301B2 (ja) 1997-04-23 2003-03-10 シャープ株式会社 データ信号線駆動回路および画像表示装置
US6049316A (en) 1997-06-12 2000-04-11 Neomagic Corp. PC with multiple video-display refresh-rate configurations using active and default registers
US6020901A (en) 1997-06-30 2000-02-01 Sun Microsystems, Inc. Fast frame buffer system architecture for video display system
US5852630A (en) 1997-07-17 1998-12-22 Globespan Semiconductor, Inc. Method and apparatus for a RADSL transceiver warm start activation procedure with precoding
US6353594B1 (en) 1998-03-04 2002-03-05 Alcatel Canada Inc. Semi-permanent virtual paths for carrying virtual channels
US6249319B1 (en) 1998-03-30 2001-06-19 International Business Machines Corporation Method and apparatus for finding a correct synchronization point within a data stream
US6356260B1 (en) 1998-04-10 2002-03-12 National Semiconductor Corporation Method for reducing power and electromagnetic interference in conveying video data
US6329705B1 (en) * 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
US6593937B2 (en) 1998-06-18 2003-07-15 Sony Corporation Method of and apparatus for handling high bandwidth on-screen-display graphics data over a distributed IEEE 1394 network utilizing an isochronous data transmission format
US6326961B1 (en) * 1998-09-30 2001-12-04 Ctx Opto-Electronics Corp. Automatic detection method for tuning the frequency and phase of display and apparatus using the method
US6661422B1 (en) 1998-11-09 2003-12-09 Broadcom Corporation Video and graphics system with MPEG specific data transfer commands
US6697376B1 (en) 1998-11-20 2004-02-24 Diva Systems Corporation Logical node identification in an information transmission network
JP3768712B2 (ja) 1999-02-09 2006-04-19 キヤノン株式会社 攪拌手段、現像装置、およびプロセスカートリッジ
US6223089B1 (en) * 1999-03-15 2001-04-24 Raylar Design, Inc. Method and apparatus for controlling computers remotely
US6446130B1 (en) 1999-03-16 2002-09-03 Interactive Digital Systems Multimedia delivery system
US6765931B1 (en) 1999-04-13 2004-07-20 Broadcom Corporation Gateway with voice
US6598161B1 (en) 1999-08-09 2003-07-22 International Business Machines Corporation Methods, systems and computer program products for multi-level encryption
US6477252B1 (en) 1999-08-29 2002-11-05 Intel Corporation Digital video content transmission ciphering and deciphering method and apparatus
US6614800B1 (en) 1999-09-02 2003-09-02 International Business Machines Corporation Method and system for virtual private network administration channels
US6633288B2 (en) 1999-09-15 2003-10-14 Sage, Inc. Pixel clock PLL frequency and phase optimization in sampling of video signals for high quality image display
US6608828B1 (en) 1999-09-15 2003-08-19 Ericsson Inc. Methods and systems for decoding headers that are repeatedly transmitted and received along with data on a radio channel
JP3950926B2 (ja) 1999-11-30 2007-08-01 エーユー オプトロニクス コーポレイション 画像表示方法、ホスト装置、画像表示装置、およびディスプレイ用インターフェイス
JP3349490B2 (ja) 2000-02-14 2002-11-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 画像表示方法、画像表示システム、ホスト装置、画像表示装置、およびディスプレイ用インターフェイス
JP4639420B2 (ja) 2000-03-08 2011-02-23 ソニー株式会社 信号伝送装置および信号伝送方法
US6647015B2 (en) 2000-05-22 2003-11-11 Sarnoff Corporation Method and apparatus for providing a broadband, wireless, communications network
JP2002049363A (ja) 2000-05-24 2002-02-15 Sharp Corp 画像表示システム
US6545688B1 (en) * 2000-06-12 2003-04-08 Genesis Microchip (Delaware) Inc. Scanning an image within a narrow horizontal line frequency range irrespective of the frequency at which the image is received
US20020075902A1 (en) 2000-09-22 2002-06-20 Abbas Syed Aun Optimum overhead framing techniques for ADSL DMT modems
WO2002032080A1 (en) 2000-10-11 2002-04-18 Broadcom Corporation Cable modem system and method for supporting packet pdu compression
KR100349205B1 (ko) 2000-11-17 2002-08-21 삼성전자 주식회사 디지탈 영상표시기기의 디브이아이 커넥터 검출 장치 및방법
US6820614B2 (en) 2000-12-02 2004-11-23 The Bonutti 2003 Trust -A Tracheal intubination
CA2327898A1 (en) 2000-12-08 2002-06-08 Alcatel Canada Inc. System and method for establishing a communication path associated with an mpls implementation on an atm platform
KR100467643B1 (ko) 2000-12-28 2005-01-24 엘지전자 주식회사 무선 랜에서의 멀티미디어 데이터 전송 방법
US7161998B2 (en) * 2001-01-24 2007-01-09 Broadcom Corporation Digital phase locked loop for regenerating the clock of an embedded signal
US20020163598A1 (en) 2001-01-24 2002-11-07 Christopher Pasqualino Digital visual interface supporting transport of audio and auxiliary data
US6934389B2 (en) 2001-03-02 2005-08-23 Ati International Srl Method and apparatus for providing bus-encrypted copy protection key to an unsecured bus
TW518844B (en) 2001-03-21 2003-01-21 Ind Tech Res Inst Transmission method of multimedia data packet in network system
US20020149617A1 (en) 2001-03-30 2002-10-17 Becker David F. Remote collaboration technology design and methodology
US7194009B2 (en) * 2001-04-14 2007-03-20 John Wai Tsang Eng Full-service broadband cable modem system
JP3744819B2 (ja) 2001-05-24 2006-02-15 セイコーエプソン株式会社 信号駆動回路、表示装置、電気光学装置及び信号駆動方法
US7257163B2 (en) 2001-09-12 2007-08-14 Silicon Image, Inc. Method and system for reducing inter-symbol interference effects in transmission over a serial link with mapping of each word in a cluster of received words to a single transmitted word
US7295578B1 (en) 2001-09-12 2007-11-13 Lyle James D Method and apparatus for synchronizing auxiliary data and video data transmitted over a TMDS-like link
JP4011320B2 (ja) 2001-10-01 2007-11-21 株式会社半導体エネルギー研究所 表示装置及びそれを用いた電子機器
US20030076282A1 (en) 2001-10-19 2003-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
US7589737B2 (en) 2001-10-31 2009-09-15 Hewlett-Packard Development Company, L.P. System and method for communicating graphics image data over a communication network
GB2383240B (en) 2001-12-17 2005-02-16 Micron Technology Inc DVi link with parallel test data
US7106757B2 (en) 2001-12-19 2006-09-12 Intel Corporation System and method for streaming multimedia over packet networks
JP3778079B2 (ja) 2001-12-20 2006-05-24 株式会社日立製作所 表示装置
US7088398B1 (en) * 2001-12-24 2006-08-08 Silicon Image, Inc. Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data
US7308059B2 (en) 2002-02-06 2007-12-11 Broadcom Corporation Synchronization of data links in a multiple link receiver
US7120203B2 (en) 2002-02-12 2006-10-10 Broadcom Corporation Dual link DVI transmitter serviced by single Phase Locked Loop
JP2003241724A (ja) 2002-02-15 2003-08-29 Rohm Co Ltd ディスプレイモニタ装置
US7161557B2 (en) 2002-04-08 2007-01-09 Clearcube Technology, Inc. Selectively updating a display in a multi-display system
US7283566B2 (en) * 2002-06-14 2007-10-16 Silicon Image, Inc. Method and circuit for generating time stamp data from an embedded-clock audio data stream and a video clock
DE10227199A1 (de) * 2002-06-18 2004-01-08 Robert Bosch Gmbh Schnittstelle und Verfahren zur Bilddatenübertragung
KR100475060B1 (ko) 2002-08-07 2005-03-10 한국전자통신연구원 다시점 3차원 동영상에 대한 사용자 요구가 반영된 다중화장치 및 방법
US7634675B2 (en) 2002-09-05 2009-12-15 Gateway, Inc. Monitor power management
US7075987B2 (en) 2002-09-23 2006-07-11 Intel Corporation Adaptive video bit-rate control
US7802049B2 (en) 2002-10-30 2010-09-21 Intel Corporation Links having flexible lane allocation
US7203853B2 (en) 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US7555017B2 (en) 2002-12-17 2009-06-30 Tls Corporation Low latency digital audio over packet switched networks
US20040203383A1 (en) 2002-12-31 2004-10-14 Kelton James Robert System for providing data to multiple devices and method thereof
US7197680B2 (en) 2003-04-17 2007-03-27 Arm Limited Communication interface for diagnostic circuits of an integrated circuit
US7733915B2 (en) 2003-05-01 2010-06-08 Genesis Microchip Inc. Minimizing buffer requirements in a digital video system
US7424558B2 (en) 2003-05-01 2008-09-09 Genesis Microchip Inc. Method of adaptively connecting a video source and a video display
US20040221312A1 (en) 2003-05-01 2004-11-04 Genesis Microchip Inc. Techniques for reducing multimedia data packet overhead
US7088741B2 (en) 2003-05-01 2006-08-08 Genesis Microchip Inc. Using an auxilary channel for video monitor training
US20040221315A1 (en) 2003-05-01 2004-11-04 Genesis Microchip Inc. Video interface arranged to provide pixel data independent of a link character clock
US7405719B2 (en) 2003-05-01 2008-07-29 Genesis Microchip Inc. Using packet transfer for driving LCD panel driver electronics
US20040218599A1 (en) 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based video display interface and methods of use thereof
US20040218624A1 (en) 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based closed loop video display interface with periodic status checks
US7620062B2 (en) 2003-05-01 2009-11-17 Genesis Microchips Inc. Method of real time optimizing multimedia packet transmission rate
US6992987B2 (en) 2003-05-01 2006-01-31 Genesis Microchip Inc. Enumeration method for the link clock rate and the pixel/audio clock rate
US7068686B2 (en) 2003-05-01 2006-06-27 Genesis Microchip Inc. Method and apparatus for efficient transmission of multimedia data packets
US7296204B2 (en) 2003-05-30 2007-11-13 Wegener Communications, Inc. Error correction apparatus and method
US7800623B2 (en) 2003-09-18 2010-09-21 Genesis Microchip Inc. Bypassing pixel clock generation and CRTC circuits in a graphics controller chip
US7487273B2 (en) 2003-09-18 2009-02-03 Genesis Microchip Inc. Data packet based stream transport scheduler wherein transport data link does not include a clock line

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