KR20080094376A - A method for forming a metal line of semiconductor device - Google Patents

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Abstract

A method for forming a metal interconnection of a semiconductor device is provided to perform an interconnection process for connecting a cell region and a peripheral circuit region by using a hard mask pattern having a pitch not greater than the resolution of exposure equipment. A metal interconnection layer(101) and a hard mask layer(102) are sequentially stacked on an interconnection region that connects a cell line and a peripheral circuit region. A first sub pattern is formed on the hard mask layer. Spacers are formed on the sidewall and the upper surface of the first sub pattern. A second sub pattern is formed in a space between the spacers. The spacer is removed. The hard mask layer is etched by an etch process using the first and second sub patterns to form a hard mask pattern. The metal interconnection layer is etched by an etch process using the hard mask pattern to form an interconnection line that connects a metal interconnection of the cell line with a pad in the peripheral circuit region. The thickness of the spacer can be adjusted to control an interval between the first sub pattern and the second sub pattern.

Description

반도체 소자의 금속 배선 형성 방법{A method for forming a metal line of semiconductor device}A method for forming a metal line of semiconductor device

도 1a 내지 도 1c는 종래 기술에 따른 하드마스크 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of devices for describing a hard mask forming method according to the prior art.

도 2a 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.2A through 6 are cross-sectional views and a plan view of a device for describing a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 금속 배선막100 semiconductor substrate 101 metal wiring film

102 : 하드 마스크막 103 : 제1 보조 패턴막102: hard mask film 103: first auxiliary pattern film

104 : 포토 레지스트 패턴 105 : 스페이서104: photoresist pattern 105: spacer

106 : 제2 보조 패턴막106: second auxiliary pattern film

반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.The minimum pitch of the pattern formed in the photolithography process using light during the manufacturing process of the semiconductor element is determined in accordance with the wavelength of the exposure light used in the exposure apparatus. Therefore, in the present situation in which high integration of semiconductor devices is accelerated, light having a shorter wavelength than that of currently used light must be used to form a pattern of smaller pitch. For this purpose, it is preferable to use X-rays or E-beams, but due to technical problems and productivity, they are still at the laboratory level. Accordingly, a double exposure etching technique (DEET) has been proposed.

도 1a 내지 도 1c는 DEET를 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 피식각층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 피식각층(11)을 식각한다. 식각된 피식각층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.1A to 1C are cross-sectional views for describing DEET. As shown in FIG. 1A, a first photoresist PR1 is coated on a semiconductor substrate 10 having an etched layer 11 and subjected to an exposure and development process. After the first photoresist PR1 is patterned, the etched layer 11 is etched using the patterned first photoresist PR1 as a mask. The line width of the etched layer 11 is 150 nm and the space width is 50 nm.

이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 피식각층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.Subsequently, after the first photoresist PR1 is removed and the second photoresist PR2 is applied to the entire structure, as shown in FIG. 1B, a portion of the etched layer 11 is exposed to be exposed and developed. The second photoresist PR2 is patterned.

이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 피식각층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.Subsequently, as shown in FIG. 1C, the etched layer 11 is re-etched using the patterned second photoresist PR2 as a mask to form a final pattern having a line and space width of 50 nm, and then the second photoresist ( PR2) is removed.

전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어 려워 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다.In the above-described double exposure etching technique, the overlay accuracy in the second photoresist PR2 exposure process is directly connected to the CD (Critical Dimension) variation of the final pattern. In fact, it is difficult to reduce the CD variation because the overlapping accuracy of the exposure equipment is difficult to control below 10nm, and there is a difficulty in controlling OPC (Optical Proximity Correction) by separating the circuit according to the double exposure.

이러한 상황에서 일반적으로 반도체소자가 점점 고집적화됨에 따라 반도체소자의 콘택홀의 사이즈도 점점 작아지고, 이에 따라 콘택에 의해 금속과 금속배선 간을 상호 연결하는 인터 커넥션(interconnection)방법도 동일하게 복잡해지게 되며, 또한 인터커넥션 마진의 확보도 더욱 어려워지게 된다.In this situation, as the semiconductor device becomes more and more highly integrated, the contact hole size of the semiconductor device becomes smaller, and accordingly, the interconnection method for interconnecting the metal and the metal wiring by the contact becomes equally complex. It also makes it harder to secure interconnect margins.

특히, 주변 회로 영역의 패드와 셀 영역 상에 형성된 셀 라인을 일대일로 각각 연결하는 인터 커넥션 공정은 페리 마스크의 분해능 한계에 의해 매우 어렵다.In particular, the interconnection process of connecting the pads in the peripheral circuit area and the cell lines formed on the cell area in one-to-one connection is very difficult due to the resolution limit of the ferry mask.

본 발명이 이루고자 하는 기술적 과제는 제1 식각 공정으로 제1 하드마스크 패턴을 형성하고, 제1 하드 마스크 측벽에 스페이서를 형성한 후 스페이서 사이에 제2 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 이용하여 셀 영역과 주변 회로 영역을 연결하는 인터커넥션 공정을 실시하는 반도체 소자의 금속 배선 형성 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a first hard mask pattern by a first etching process, a spacer is formed on the sidewalls of the first hard mask, and then a second hard mask pattern is formed between the spacers, thereby reducing the exposure equipment resolution. The present invention provides a method for forming a metal wiring of a semiconductor device, which performs an interconnection process for connecting a cell region and a peripheral circuit region using a hard mask pattern having a pitch.

본 발명의 일실시 예에 따르면, 셀 라인과 주변 회로 영역을 연결하는 인터커넥션 영역 상에 금속 배선막, 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계와, 상기 하드 마스크막 상에 제1 보조 패턴을 형성하는 단계와, 상기 제1 보 조 패턴의 측벽 및 상부에 스페이서를 형성하는 단계와, 상기 스페이서 사이의 공간에 제2 보조 패턴을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 제1 및 제2 보조 패턴을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계, 및 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 금속 배선막을 식각하여 상기 셀 라인의 금속 배선과 상기 주변 회로 영역의 패드를 연결하는 인터 커넥션 라인을 형성한다.According to an embodiment of the present invention, the method comprises sequentially forming a metal wiring film and a hard mask film on an interconnection region connecting a cell line and a peripheral circuit region, and forming a first auxiliary pattern on the hard mask film. Forming a spacer; forming a spacer on sidewalls and an upper portion of the first auxiliary pattern; forming a second auxiliary pattern in a space between the spacers; removing the spacer; Etching the hard mask layer by an etching process using first and second auxiliary patterns to form a hard mask pattern; and etching the metal wiring layer by an etching process using the hard mask pattern to etch the metal wires and the periphery of the cell line. It forms an interconnection line connecting the pads of the circuit area.

상기 스페이서는 α-카본층을 이용하여 형성하며, 챔버 내에서 증착과 식각 공정을 반복하여 형성하는 증착 방식(Cycle of Deposition and Etch)으로 형성한다.The spacer is formed using an α-carbon layer, and is formed by a deposition method (Cycle of Deposition and Etch) that is formed by repeating the deposition and etching processes in the chamber.

상기 제1 보조 패턴은 상기 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 상에 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 상기 폴리 실리콘막을 패터닝하는 단계를 포함한다.The first auxiliary pattern may include forming a polysilicon layer on the hard mask layer, forming a photoresist pattern on the polysilicon layer, and performing an etching process using the photoresist pattern to form the polysilicon layer. Patterning.

상기 하드 마스크막은 알파 카본막(α-carbon)과 SiON막의 이중 구조로 형성하며, 상기 제2 보조 패턴은 SOG막으로 형성한다.The hard mask layer is formed of a double structure of an alpha carbon layer and an SiON layer, and the second auxiliary pattern is formed of an SOG layer.

상기 스페이서의 두께를 조절하여 상기 제1 보조 패턴과 상기 제2 보조 패턴간의 거리를 조절하는 것이 바람직하다.The distance between the first auxiliary pattern and the second auxiliary pattern may be adjusted by adjusting the thickness of the spacer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various other forms, and the scope of the present invention is not limited to the following embodiments. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.2A through 6 are cross-sectional views and a plan view of a device for describing a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

도 2a 및 도 2b를 참조하면, 셀 영역과 주변 회로 영역의 패드를 연결하는 인터 커넥션 영역을 포함하는 반도체 기판(100) 상에 금속 배선막(101)을 형성한다. 금속 배선막(101)은 후속 패터닝 공정으로 셀의 금속 배선 라인과 주변 회로 영역의 패드를 연결하는 인터커넥션 라인으로 활용된다.2A and 2B, a metal wiring layer 101 is formed on a semiconductor substrate 100 including an interconnection region connecting pads of a cell region and a peripheral circuit region. The metallization film 101 is used as an interconnection line connecting the metallization line of the cell and the pad of the peripheral circuit area in a subsequent patterning process.

금속 배선막(101)을 포함한 전체 구조 상에 하드 마스크막(102)과 제1 보조 패턴막(103)을 순차적으로 적층하여 형성한다. 하드 마스크막(102)은 알파 카본막(α-carbon)과 SiON막으로 형성함이 바람직하다.The hard mask film 102 and the first auxiliary pattern film 103 are sequentially stacked on the entire structure including the metal wiring film 101. The hard mask film 102 is preferably formed of an alpha carbon film and an SiON film.

상기 알파 카본막은 상부에 만들어지는 마스크를 이용한 하드 마스크막(102) 식각시 식각선택비 부족을 보완하기 위한 역할을 하며, 상기 SiON막은 상부의 마스크 형성시 하부층을 보호하는 역할을 한다. The alpha carbon layer serves to compensate for the lack of etching selectivity when etching the hard mask layer 102 using a mask formed on the upper side, and the SiON layer serves to protect the lower layer when forming an upper mask.

이 후, 전체 구조 상에 포토 레지스트막을 도포한 후, 노광 및 현상 공정을 실시하여 포토 레지스트 패턴(104)을 형성한다.Thereafter, a photoresist film is applied over the entire structure, followed by exposure and development steps to form the photoresist pattern 104.

도 3a 및 도 3b를 참조하면, 패터닝된 포토 레지스트 패턴을 마스크로 이용 하는 식각 공정을 진행하여 하드 마스크막(102)이 노출되도록 제1 보조 패턴막을 식각하여 제1 보조 패턴(103)을 형성한다. 그 후, 스트립 공정을 진행하여 포토 레지스트 패턴을 제거한다.Referring to FIGS. 3A and 3B, the first auxiliary pattern layer is etched to form the first auxiliary pattern 103 by performing an etching process using the patterned photoresist pattern as a mask to expose the hard mask layer 102. . Thereafter, the strip process is performed to remove the photoresist pattern.

이 후, 제1 보조 패턴(103)의 측벽 및 상부에 스페이서(105)를 형성한다. 스페이서(105)는 α-카본막으로 형성하는 것이 바람직하다. α-카본막은 챔버 내에서 증착과 식각 공정을 반복하여 형성하는 증착 방식(Cycle of Deposition and Etch)으로 형성한다. 상술한 증착 방식으로 형성할 경우, α-카본막은 제1 보조 패턴(103)의 측벽과 상부에만 형성될 뿐만 아니라 일정한 두께로 형성된다. 따라서 α-카본막 측벽은 반도체 기판(100) 상에 수직하게 형성된다. 이는 다른 막을 이용하여 스페이서(105)를 형성할 때 후속 형성될 제2 보조 패턴 영역을 오픈하기 위한 식각 공정을 스킵할 수 있고, α-카본막의 두께를 조절하여 최종적으로 형성하려는 패턴들 사이의 간격을 조절할 수 있다. 즉, 스페이서(105)의 두께는 패턴들 간의 거리와 직결된다. 스페이서(105)를 α-카본막 대신 다른 물질을 사용하여 형성할 수 있으나, 상술한 것과 같이 제2 보조 패턴 영역을 오픈하기 위한 식각 공정과 스페이서의 형성 각도를 제어하는 문제로 인하여 α-카본막을 사용하는 것이 바람직하다.Thereafter, the spacers 105 are formed on the sidewalls and the upper portions of the first auxiliary patterns 103. The spacer 105 is preferably formed of an α-carbon film. The α-carbon film is formed by a deposition method (Cycle of Deposition and Etch) is formed by repeating the deposition and etching process in the chamber. When formed by the above-described deposition method, the α-carbon film is not only formed on the sidewalls and the upper portion of the first auxiliary pattern 103 but also has a constant thickness. Therefore, the α-carbon film sidewall is formed vertically on the semiconductor substrate 100. This can skip the etching process for opening the second auxiliary pattern region to be subsequently formed when forming the spacer 105 using another film, and adjusting the thickness of the α-carbon film to finally form the gap between the patterns to be formed. Can be adjusted. That is, the thickness of the spacer 105 is directly related to the distance between the patterns. The spacer 105 may be formed using another material instead of the α-carbon film, but as described above, the α-carbon film may be formed due to an etching process for opening the second auxiliary pattern region and a problem of controlling the formation angle of the spacer. It is preferable to use.

도 3b의 경우, 스페이서(105)에 의해 제1 보조 패턴(103)이 감싸져 도시되지 아니하여야 하나, 편의를 위해 제1 보조 패턴(103)를 도시하였다.In the case of FIG. 3B, the first auxiliary pattern 103 should not be surrounded by the spacer 105, but the first auxiliary pattern 103 is illustrated for convenience.

도 4를 참조하면, 스페이서(105)를 포함한 전체 기판 상에 SOG막(Spin on glass)을 형성한다. SOG막은 패턴 사이의 공간 즉, 제1 보조 패턴(103)을 감싸고 있는 스페이서(105)를 포함한 패턴들 사이의 공간을 완전히 매립하게 된다.Referring to FIG. 4, an SOG film (Spin on glass) is formed on the entire substrate including the spacer 105. The SOG film completely fills the space between the patterns, that is, the spaces between the patterns including the spacers 105 surrounding the first auxiliary pattern 103.

이 후, 도시되지 않았지만, SOG막 상에 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 원하지 않는 영역 상에 형성된 SOG막을 제거할 수 있다.Thereafter, although not shown, an etching process using a photoresist pattern may be performed on the SOG film to remove the SOG film formed on the unwanted region.

이 후, 에치백 공정을 실시하여 스페이서(105) 사이의 하드 마스크막(102) 상에 SOG막을 잔류시켜 제2 보조 패턴(106)을 형성한다.Thereafter, an etch back process is performed to leave the SOG film on the hard mask film 102 between the spacers 105 to form the second auxiliary pattern 106.

도 5를 참조하면, 식각 공정을 실시하여 스페이서를 제거한다. 이로 인하여 스페이서의 두께만큼의 간격을 갖는 제1 보조 패턴(103)과 제2 보조 패턴(106)이 형성된다.Referring to FIG. 5, an etching process is performed to remove the spacers. As a result, the first auxiliary pattern 103 and the second auxiliary pattern 106 having an interval corresponding to the thickness of the spacer are formed.

도 6을 참조하면, 제1 보조 패턴과 제2 보조 패턴을 마스크로 이용한 식각 공정을 실시하여 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 이 후, 하드 마스크 패턴을 이용한 식각 공정을 실시한다. 즉, 인터커넥션 영역 상에 형성된 금속 배선막을 패터닝하여 인터커넥션 라인(101)을 형성한다. 이로 인하여 셀 라인을 주변 회로 영역의 패드에 일대일로 각각 연결하는 인터 커넥션 공정을 분해능에 상관없이 진행할 수 있다.Referring to FIG. 6, an etching process using the first auxiliary pattern and the second auxiliary pattern as a mask is performed to etch the hard mask layer to form a hard mask pattern. Thereafter, an etching process using a hard mask pattern is performed. That is, the interconnection line 101 is formed by patterning a metal wiring film formed on the interconnection region. As a result, the interconnection process of connecting the cell lines to the pads in the peripheral circuit area in a one-to-one manner can be performed regardless of the resolution.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 제1 식각 공정으로 제1 하드마스크 패턴을 형성하고, 제1 하드 마스크 측벽에 스페이서를 형성한 후 스페이서 사이에 제2 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 이용하여 셀 영역과 주변 회로 영역을 연결하는 인터커넥션 공정을 실시하여 셀 라인을 주변 회로 영역의 패드에 일대일로 각각 연결하는 인터 커넥션 공정을 분해능에 상관없이 진행할 수 있다.According to an embodiment of the present invention, by forming a first hard mask pattern in the first etching process, forming a spacer on the sidewalls of the first hard mask, and then forming a second hard mask pattern between the spacers, the exposure equipment resolution or less The interconnection process of connecting the cell region and the peripheral circuit region by using a hard mask pattern having a pitch of 1 may be performed regardless of the resolution. .

Claims (6)

셀 라인과 주변 회로 영역을 연결하는 인터커넥션 영역 상에 금속 배선막, 및 하드 마스크막을 순차적으로 적층하여 형성하는 단계;Sequentially forming a metal wiring film and a hard mask film on an interconnection region connecting the cell line and the peripheral circuit region; 상기 하드 마스크막 상에 제1 보조 패턴을 형성하는 단계;Forming a first auxiliary pattern on the hard mask layer; 상기 제1 보조 패턴의 측벽 및 상부에 스페이서를 형성하는 단계;Forming a spacer on the sidewalls and the upper portion of the first auxiliary pattern; 상기 스페이서 사이의 공간에 제2 보조 패턴을 형성하는 단계;Forming a second auxiliary pattern in a space between the spacers; 상기 스페이서를 제거하는 단계;Removing the spacers; 상기 제1 및 제2 보조 패턴을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및Etching the hard mask layer by an etching process using the first and second auxiliary patterns to form a hard mask pattern; And 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 금속 배선막을 식각하여 상기 셀 라인의 금속 배선과 상기 주변 회로 영역의 패드를 연결하는 인터 커넥션 라인을 형성하는 반도체 소자의 금속 배선 형성 방법.And forming an interconnection line for etching the metal interconnection film to form an interconnection line connecting the metal interconnection of the cell line and the pad of the peripheral circuit region by an etching process using the hard mask pattern. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 α-카본층을 이용하여 형성하며, 챔버 내에서 증착과 식각 공정을 반복하여 형성하는 증착 방식(Cycle of Deposition and Etch)으로 형성하는 반도체 소자의 금속 배선 형성 방법.The spacer is formed using an α-carbon layer, and the metal wiring formation method of a semiconductor device formed by a deposition method (Cycle of Deposition and Etch) is formed by repeating the deposition and etching process in the chamber. 제 1 항에 있어서,The method of claim 1, 상기 제1 보조 패턴은 상기 하드 마스크막 상에 폴리 실리콘막을 형성하는 단계;Forming a polysilicon layer on the hard mask layer; 상기 폴리 실리콘막 상에 포토 레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the polysilicon film; And 상기 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 상기 폴리 실리콘막을 패터닝하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.And patterning the polysilicon layer by performing an etching process using the photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막은 알파 카본막(α-carbon)과 SiON막의 이중 구조로 형성하는 반도체 소자의 금속 배선 형성 방법.The hard mask film is a metal wiring formation method of a semiconductor device formed of a double structure of an alpha carbon film (? -Carbon) and a SiON film. 제 1 항에 있어서,The method of claim 1, 상기 제2 보조 패턴은 SOG막으로 형성하는 반도체 소자의 금속 배선 형성 방법.And the second auxiliary pattern is formed of an SOG film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서의 두께를 조절하여 상기 제1 보조 패턴과 상기 제2 보조 패턴간의 거리를 조절하는 반도체 소자의 패턴 형성방법.The pattern forming method of a semiconductor device to control the distance between the first auxiliary pattern and the second auxiliary pattern by adjusting the thickness of the spacer.
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