KR20060117018A - Method of forming fine pattern of semiconductor device - Google Patents

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이두열
오창우
이석주
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삼성전자주식회사
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Abstract

A method for forming a fine pattern of a semiconductor device is provided to overcome the limit of resolution in a photolithographic process. A first material layer and a second material pattern are sequentially formed on a semiconductor base member(20). A first material pattern(32) is formed on the resultant structure by performing an isotropic etching process on the first material layer using the second material pattern as an etch mask. A third material layer for filling completely the first material pattern is formed thereon. A third material pattern is formed at both sides of the first material pattern by performing an isotropic etching process on the third material layer using the second material pattern as an etch mask. A fourth material pattern(62) is formed in the third material pattern. At this time, the height of the fourth material pattern is the same as that of the first material pattern. The second material pattern is selectively removed therefrom. Then, the third material pattern is selectively removed from the resultant structure.

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming fine pattern of semiconductor device} Method of forming fine pattern of semiconductor device

도 1 내지 도 9는 본 발명의 방법에 따라 미세 패턴을 형성하는 공정을 설명하기 위하여 그 과정을 순서대로 보여주는 단면도이다.1 to 9 are cross-sectional views showing the process in order to explain the process of forming a fine pattern according to the method of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 15 : 물질막10 semiconductor substrate 15 material film

20 : 반도체 기재 22 : 반도체 기재 패턴 20: semiconductor substrate 22: semiconductor substrate pattern

30 : 제 1 물질막 32 : 제 1 물질막 패턴30: first material film 32: first material film pattern

34 : 언더컷 42 : 제 2 물질막 패턴 34: undercut 42: second material film pattern

50 : 제 3 물질막 52 : 제 3 물질막 패턴 50: third material film 52: third material film pattern

60 : 제 4 물질막 62 : 제 4 물질막 패턴 60: fourth material film 62: fourth material film pattern

72 : 미세 패턴, 하드마스크 패턴72: fine pattern, hard mask pattern

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 미세 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fine pattern of a semiconductor device.

반도체 소자의 집적도가 급격히 증가함에 따라 디자인룰도 빠르게 축소되고 있다. 빠르게 축소되는 디자인룰의 패턴을 형성하기 위하여 포토리소그래피 공정의 해상력을 향상시켜야 한다. 미세한 반도체 패턴 형성에 쓰이는 노광 장치의 해상력 R은 노광 파장 λ과 투영렌즈의 개구수 NA에 대하여 R = k1 × (λ / NA) 의 식으로 표시되며, 여기서 k1은 포토레지스트의 성능 등 공정에 의존하는 공정상수이다. 따라서 해상력을 향상시키기 위하여 짧은 파장을 갖는 노광 광원과 개구수가 큰 렌즈계를 사용하여야 하지만, 노광 장치 개발 속도가 디자인룰의 축소 속도를 따라가지 못하고 있으며 또한 장치의 가격 상승의 문제에도 직면하고 있다. 따라서 공정에 의존하는 공정 상수 k1을 줄이는 것과 패터닝 공정 개발에 많은 노력이 시도되고 있으며, 이중 노광(double exposure)이나 사이드 월(sidewall)을 이용하는 이중 패터닝(double patterning)과 같은 공정들을 예로 들 수 있다. 그러나 이중 노광의 경우 2회의 패터닝 공정으로 인하여 전후 패턴 간 오정렬(misalignment)이나 패터닝할 수 있는 모양에 제약이 오는 패턴의 자유도 문제 등이 발생할 수 있다. 사이드 월을 이용한 이중 패터닝 공정에서는 슬롭(slope) 모양으로 만들어지는 하드마스크 패턴의 모양을 바르게 하기 위하여 CMP 공정이 추가로 요구될 수 있다. As the degree of integration of semiconductor devices increases rapidly, design rules are also rapidly decreasing. The resolution of the photolithography process should be improved to form a pattern of rapidly shrinking design rule. The resolution R of the exposure apparatus used to form the fine semiconductor pattern is expressed by the formula R = k1 × (λ / NA) for the exposure wavelength λ and the numerical aperture NA of the projection lens, where k1 depends on the process such as the performance of the photoresist. Is the process constant. Therefore, in order to improve the resolution, an exposure light source having a short wavelength and a lens system having a large numerical aperture must be used, but the development speed of the exposure apparatus does not keep up with the reduction speed of the design rule, and also faces the problem of an increase in the price of the apparatus. Therefore, many efforts have been made to reduce the process-dependent process constant k1 and to develop the patterning process. Examples include processes such as double exposure or double patterning using sidewalls. . However, in the case of the double exposure, two patterning processes may cause misalignment between the front and rear patterns or the pattern freedom problem that is restricted in the patternable shape. In a double patterning process using sidewalls, a CMP process may be additionally required to correct a shape of a hard mask pattern that is formed in a slope shape.

본 발명의 목적은 포토리소그래피 공정에서의 해상 한계를 극복할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a fine pattern of a semiconductor device capable of overcoming a resolution limitation in a photolithography process.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 미세 패턴 형 성 방법에서는 반도체 기재 위에 제 1 물질막을 형성하고 상기 제 1 물질막 위에 제 2 물질막 패턴을 형성한다. 상기 제 2 물질막 패턴을 마스크로 삼고 상기 제 1 물질막을 등방성 식각하여 상기 제 2 물질막 패턴보다 폭이 좁은 제 1 물질막 패턴을 형성한다. 상기 제 1 물질막 패턴 사이를 완전히 채우는 제 3 물질막을 형성한다. 상기 제 2 물질막 패턴을 마스크로 삼고 상기 제 3 물질막을 이방성 식각하여 상기 제 1 물질막 패턴의 양쪽에 접하는 제 3 물질막 패턴을 형성한다. 상기 제 3 물질막 패턴 사이에 상기 제 1 물질막 패턴과 같은 높이의 제 4 물질막 패턴을 형성한다. 상기 제 2 물질막 패턴을 선택적으로 제거한다. 상기 제 3 물질막 패턴을 선택적으로 제거하여 상기 제 1 물질막 패턴과 상기 제 4 물질막 패턴으로 이루어진 최종 미세 패턴을 형성한다.In order to achieve the above object, in the method of forming a fine pattern of a semiconductor device according to the present invention, a first material film is formed on a semiconductor substrate and a second material film pattern is formed on the first material film. The first material layer is isotropically etched using the second material layer pattern as a mask to form a first material layer pattern that is narrower in width than the second material layer pattern. A third material layer may be formed to completely fill between the first material layer patterns. Using the second material layer pattern as a mask, the third material layer is anisotropically etched to form a third material layer pattern contacting both sides of the first material layer pattern. A fourth material layer pattern having the same height as the first material layer pattern is formed between the third material layer patterns. The second material layer pattern is selectively removed. The third material layer pattern may be selectively removed to form a final fine pattern including the first material layer pattern and the fourth material layer pattern.

한편, 상기 제 1 물질막 패턴과 상기 제 4 물질막 패턴을 마스크로 삼고 상기 반도체 기재를 식각하는 단계를 더 포함할 수 있다.The method may further include etching the semiconductor substrate using the first material layer pattern and the fourth material layer pattern as a mask.

본 명세서에서 반도체 기재는 반도체 기판 또는 반도체 기판 위에 절연막 또는 도전막과 같은 물질막이 형성된 것을 가리킨다. 본 발명의 적용은 그 바탕에 제약되는 것이 아니고, 물질막 패턴, 포토레지스트 패턴 등을 형성할 수 있는 기재 위라면 어느 경우에 있어서도 적용 가능하며, 필요에 따른 기재를 선택하여 이용할 수 있다. 이들을 총칭하여 반도체 기재라고 한다. In this specification, the semiconductor substrate refers to a semiconductor substrate or a material film such as an insulating film or a conductive film formed on the semiconductor substrate. The application of the present invention is not limited to the base, and can be applied in any case as long as it is on a substrate capable of forming a material film pattern, a photoresist pattern, or the like, and a substrate according to need can be selected and used. These are collectively called a semiconductor substrate.

본 발명에 의하여, 포토리소그래피 공정에서의 해상 한계를 극복할 수 있는 반도체 소자의 미세 패턴을 형성할 수 있다.According to the present invention, it is possible to form a fine pattern of a semiconductor device capable of overcoming the resolution limitation in the photolithography process.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 따라서 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막이나 기판 "위"에 있다고 언급된 경우, 그것은 그 다른 막이나 기판의 바로 위에 있을 수 있고 또한 사이에 끼는 막이 있을 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the size or thickness of the film or regions in the drawings is exaggerated for clarity of the specification, elements denoted by the same reference numerals in the drawings means the same element. Also, if a film is mentioned to be "on" another film or substrate, it may be directly over the other film or substrate and there may be a film sandwiched therebetween.

도 1 내지 도 9는 본 발명의 바람직한 실시예에 따라 반도체 소자의 미세 패턴을 형성하는 방법을 공정 순서에 따라 도시한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to a preferred embodiment of the present invention in a process sequence.

도 1을 참조하면, 반도체 기재(20) 위에 제 1 물질막(30)을 형성하고 상기 제 1 물질막(30) 위에 제 2 물질막을 형성한 후 포토리소그래피 공정에 의하여 제 2 물질막 패턴(42)을 형성한다. 본 실시예에서 상기 반도체 기재(20)는 반도체 기판(10)과 상기 반도체 기판(10) 위의 물질막(15)으로 구성되나 앞에서 정의한 바와 같이 반도체 기판(10)만으로 이루어질 수도 있다. 상기 제 1 물질막(30)은 증착에 의하여 형성할 수 있으나, 바람직하게는 에피택시얼 성장으로 형성한다. 예를 들면, 상기 반도체 기재(20)가 폴리 실리콘막이나 실리콘 기판일 경우에는 상기 제 1 물질막(30)으로 SiGe을 에피택시얼 성장시킬 수 있다.Referring to FIG. 1, a first material layer 30 is formed on a semiconductor substrate 20, a second material layer is formed on the first material layer 30, and then a second material layer pattern 42 is formed by a photolithography process. ). In the present exemplary embodiment, the semiconductor substrate 20 is composed of the semiconductor substrate 10 and the material film 15 on the semiconductor substrate 10, but may be made of only the semiconductor substrate 10 as defined above. The first material layer 30 may be formed by vapor deposition, but is preferably formed by epitaxial growth. For example, when the semiconductor substrate 20 is a polysilicon film or a silicon substrate, SiGe may be epitaxially grown on the first material film 30.

상기 제 2 물질막으로 상기 제 1 물질막(30)과 식각 선택비를 가지는 물질막을 사용할 수 있으며, 상기 제 1 물질막(30)으로 SiGe을 사용한 경우에는 상기 제 2 물질막으로 실리콘 나이트라이드막을 사용할 수 있다.A material film having an etch selectivity with the first material film 30 may be used as the second material film. When SiGe is used as the first material film 30, a silicon nitride film may be used as the second material film. Can be used.

상기 제 2 물질막 패턴(42)의 피치는 최종적으로 구현하고자 하는 미세 패턴의 피치(P)의 2배의 피치(2P)를 갖고, 상기 제 2 물질막 패턴(42)의 스페이스는 최종적으로 구현하고자 하는 미세 패턴의 너비(W)와 같도록 형성한다. 상기 제 2 물질막 패턴(42)은 중간 공정에서 식각 마스크로서 사용된다.The pitch of the second material layer pattern 42 has a pitch 2P twice the pitch P of the fine pattern to be finally implemented, and the space of the second material layer pattern 42 is finally realized. It is formed to be equal to the width (W) of the desired fine pattern. The second material layer pattern 42 is used as an etching mask in an intermediate process.

상기 제 2 물질막 패턴(42)의 스페이스(W)와 같이 미세한 스페이스를 갖는 포토레지스트 패턴은 포토레지스트 플로우(photoresist flow) 또는 화학 부착 공정(chemically attached process) 등에 의하여 구현 가능하다. 포토레지스트 플로우는 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 흐르게 함으로써 패턴 사이의 좁은 스페이스를 형성할 수 있고, 화학 부착 공정은 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴에 화학 물질을 부착시킴으로써 패턴 사이의 좁은 스페이스를 형성할 수 있다. The photoresist pattern having a fine space such as the space W of the second material layer pattern 42 may be implemented by a photoresist flow or a chemically attached process. The photoresist flow can form a narrow space between the patterns by flowing the photoresist pattern after forming the photoresist pattern, the chemical deposition process by attaching a chemical to the photoresist pattern after forming the photoresist pattern It is possible to form a narrow space between the patterns.

도 2를 참조하면, 상기 제 2 물질막 패턴(42)을 마스크로 삼고 상기 제 1 물질막(30)을 등방성 식각하여 제 1 물질막 패턴(32)을 상기 제 2 물질막 패턴(42) 아래에 형성한다. 이때 상기 제 1 물질막 패턴(32)의 너비는 최종적으로 구현하고자 하는 미세 패턴의 너비(W)를 갖도록 하고, 따라서 상기 제 2 물질막 패턴(42) 아래에 너비가 W인 제 1 물질막 패턴(32) 양쪽으로 각각의 너비가 P-W가 되는 언더컷(34)을 마련한다.Referring to FIG. 2, by using the second material layer pattern 42 as a mask and isotropically etching the first material layer 30, the first material layer pattern 32 is disposed below the second material layer pattern 42. To form. At this time, the width of the first material film pattern 32 is to have a width (W) of the fine pattern to be finally implemented, so the first material film pattern having a width W under the second material film pattern 42 (32) On both sides, the undercut 34 whose width becomes PW is provided.

도 3을 참조하면, 상기 제 1 물질막 패턴(32) 사이를 완전히 채우도록 제 3 물질막(50)을 형성한다. 상기 제 3 물질막(50)은 이후 공정에서 선택적으로 제거되 어야 하므로, 상기 반도체 기재(20), 상기 제 1 물질막(30) 및 상기 제 2 물질막과 식각 선택비가 있는 물질을 사용하여야 한다. 상기 제 3 물질막(50)은 SOG(Spin On Glass), HDP(High Density Plasma) 또는 ALD(atomic layer deposition) 실리콘 옥사이드와 같이 패턴 사이에 갭 필(gap fill)이 용이한 실리콘 옥사이드 계열의 재료를 사용할 수 있다. 실리콘 옥사이드 계열을 N2 분위기에서 갭 필 하는 경우 갭 필 능력이 향상될 수 있다. 한편, 상기 제 3 물질막(50)의 갭 필 과정 중 보이드(void)가 생성될 수 있으나, 상기 제 3 물질막(50)은 이후 공정에서 제거되는 막이므로 공정상 크게 문제되지 않는다.Referring to FIG. 3, the third material film 50 is formed to completely fill the spaces between the first material film pattern 32. Since the third material film 50 should be selectively removed in a subsequent process, a material having an etching selectivity with the semiconductor substrate 20, the first material film 30, and the second material film should be used. . The third material layer 50 may be a silicon oxide-based material that facilitates gap fill between patterns, such as spin on glass (SOG), high density plasma (HDP), or atomic layer deposition (ALD) silicon oxide. Can be used. When the silicon oxide-based gap fill in an N 2 atmosphere, the gap fill capability may be improved. On the other hand, a void may be generated during the gap fill process of the third material layer 50, but the third material layer 50 is a film that is removed in a subsequent process, and thus does not have a large problem in the process.

도 4를 참조하면, 상기 제 2 물질막 패턴(42)을 식각 마스크로 삼고 상기 제 3 물질막(50)을 이방성 식각하여 상기 제 2 물질막 패턴(42) 아래 언더컷(34)에만 상기 제 3 물질막(50)을 남긴다. 그러면, 도 4에 보이는 바와 같이 상기 제 2 물질막 패턴(42) 아래에 상기 제 1 물질막 패턴(32)의 양쪽에 접하는 제 3 물질막 패턴(52)을 형성하게 된다.Referring to FIG. 4, the second material layer pattern 42 is used as an etch mask, and the third material layer 50 is anisotropically etched so that only the undercut 34 under the second material layer pattern 42 is formed on the third layer. The material film 50 is left. Then, as shown in FIG. 4, a third material layer pattern 52 is formed under the second material layer pattern 42 to contact both sides of the first material layer pattern 32.

도 5를 참조하면, 상기 제 3 물질막 패턴(52) 사이를 완전히 채우도록 제 4 물질막(60)을 형성한다. 이때 상기 제 4 물질막(60)은 상기 제 1 물질막(30)과 동일한 막을 사용한다. 따라서, 상기 제 4 물질막(60)은 증착 또는 에피택시얼 성장에 의하여 형성할 수 있으나, 갭 필 능력이 우수한 에피택시얼 성장법에 의하여 형성하는 것이 바람직하다.Referring to FIG. 5, a fourth material layer 60 is formed to completely fill between the third material layer patterns 52. In this case, the fourth material film 60 uses the same film as the first material film 30. Accordingly, the fourth material layer 60 may be formed by deposition or epitaxial growth, but preferably, the fourth material layer 60 is formed by an epitaxial growth method having excellent gap fill capability.

도 6을 참조하면, 상기 제 2 물질막 패턴(42)을 식각 마스크로 삼고 상기 제 4 물질막(60)을 습식각하여 상기 제 4 물질막(60)의 높이를 상기 제 1 물질막 패턴(32)의 높이와 같게 함으로써 제 4 물질막 패턴(62)을 형성한다.Referring to FIG. 6, the second material layer pattern 42 is used as an etch mask and the fourth material layer 60 is wet-etched to increase the height of the fourth material layer 60. The fourth material film pattern 62 is formed by making it equal to the height of 32.

도 7을 참조하면, 상기 제 1 물질막 패턴(32)과 상기 제 3 물질막 패턴(52) 및 제 4 물질막 패턴(62) 형성 시 식각 마스크로 사용한 제 2 물질막 패턴(42)을 제거한다.Referring to FIG. 7, when the first material layer pattern 32, the third material layer pattern 52, and the fourth material layer pattern 62 are formed, the second material layer pattern 42 used as an etching mask is removed. do.

도 8을 참조하면, 상기 제 3 물질막 패턴(52)을 제거하여 반도체 소자의 미세 패턴(72)을 형성한다. 상기 제 3 물질막 패턴(52)의 제거는 건식각 또는 습식각을 이용할 수 있다. 상기 미세 패턴(72)은 각각의 피치가 2P이고 각각의 너비가 W인 상기 제 1 물질막 패턴(32)과 상기 제 4 물질막 패턴(62)이 교대로 존재하여 피치가 P이고 너비가 W인 패턴으로 구성된다. Referring to FIG. 8, the third material layer pattern 52 is removed to form a fine pattern 72 of the semiconductor device. Removal of the third material layer pattern 52 may be performed using dry etching or wet etching. The fine pattern 72 has a pitch of P and a width of W because the first material film pattern 32 and the fourth material film pattern 62 each having a pitch of 2P and a width of W are alternately present. It is composed of a pattern.

한편, 다른 실시예로서 상기 제 1 물질막 패턴(32)과 상기 제 4 물질막 패턴(62)은 최종적인 반도체 소자의 미세 패턴을 형성하기 위한 하드마스크 패턴(72)을 구성할 수 있다. 이 경우 상기 하드마스크 패턴(72)을 식각 마스크로 삼고 상기 반도체 기재(20)를 식각하여 반도체 소자의 미세 패턴(22)을 형성할 수 있다. 도 9에 이와 같이 형성된 반도체 기재 패턴(22)을 나타내었다. 또한, 상기 하드마스크 패턴(72)을 식각 마스크로 삼고 반도체 기판(10)을 식각하는 경우에는 상기 반도체 기판(10) 위에 다른 물질막 없이 바로 상기 하드마스크 패턴(72)을 형성할 수 있다. 상기 제 1 물질막(30) 및 상기 제 4 물질막(60)과 상기 반도체 기재(20)는 서로 식각 선택비가 있어야 한다.In another embodiment, the first material layer pattern 32 and the fourth material layer pattern 62 may form a hard mask pattern 72 for forming a fine pattern of a final semiconductor device. In this case, the semiconductor substrate 20 may be etched using the hard mask pattern 72 as an etch mask to form a fine pattern 22 of the semiconductor device. The semiconductor substrate pattern 22 formed in this way is shown in FIG. In addition, when etching the semiconductor substrate 10 using the hard mask pattern 72 as an etch mask, the hard mask pattern 72 may be directly formed on the semiconductor substrate 10 without any other material layer. The first material layer 30, the fourth material layer 60, and the semiconductor substrate 20 should have an etching selectivity with each other.

본 발명에서는 식각 마스크로 사용되는 제 2 물질막 패턴(42) 형성 시에만 1 회 포토레지스트 공정을 사용하므로 미세 패턴의 형성을 위하여 2회의 패터닝 공정을 사용하는 경우 문제되는 오정렬이나 패턴의 자유도 문제가 발생하지 않는다. 또한, 사이드월을 이용한 이중패터닝 공정에서 추가로 요구될 수 있는 CMP 공정을 필요로 하지 않는다.In the present invention, since only one photoresist process is used to form the second material layer pattern 42 used as an etch mask, there is a problem of freedom of misalignment or pattern which is a problem when two patterning processes are used to form a fine pattern. Does not occur. In addition, there is no need for a CMP process that may be additionally required in a double patterning process using sidewalls.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the person skilled in the art within the technical idea of this invention.

본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서는 1회의 포토리소그래피 공정을 이용하여 구현하고자 하는 미세 패턴의 피치의 2배의 피치를 갖는 제 2 물질막 패턴을 형성한 후, 수회의 조절이 용이한 막 형성 및 식각 공정을 통하여 포토리소그래피의 해상도를 벗어나는 미세한 패턴을 형성할 수 있다.In the method of forming a fine pattern of a semiconductor device according to the present invention, after forming a second material layer pattern having a pitch twice the pitch of the fine pattern to be implemented by using one photolithography process, it is easy to adjust several times. The film formation and etching process may form a fine pattern that is beyond the resolution of photolithography.

Claims (10)

반도체 기재 위에 제 1 물질막을 형성하고 상기 제 1 물질막 위에 제 2 물질막 패턴을 형성하는 단계;Forming a first material film on the semiconductor substrate and forming a second material film pattern on the first material film; 상기 제 2 물질막 패턴을 마스크로 삼고 상기 제 1 물질막을 등방성 식각하여 상기 제 2 물질막 패턴보다 폭이 좁은 제 1 물질막 패턴을 형성하는 단계;Forming a first material layer pattern having a width narrower than that of the second material layer pattern by isotropically etching the first material layer using the second material layer pattern as a mask; 상기 제 1 물질막 패턴 사이를 완전히 채우는 제 3 물질막을 형성하는 단계;Forming a third material film that completely fills between the first material film patterns; 상기 제 2 물질막 패턴을 마스크로 삼고 상기 제 3 물질막을 이방성 식각하여 상기 제 1 물질막 패턴의 양쪽에 접하는 제 3 물질막 패턴을 형성하는 단계;Anisotropically etching the third material layer using the second material layer pattern as a mask to form a third material layer pattern contacting both sides of the first material layer pattern; 상기 제 3 물질막 패턴 사이에 상기 제 1 물질막 패턴과 같은 높이의 제 4 물질막 패턴을 형성하는 단계;Forming a fourth material film pattern having the same height as the first material film pattern between the third material film patterns; 상기 제 2 물질막 패턴을 선택적으로 제거하는 단계; 및Selectively removing the second material layer pattern; And 상기 제 3 물질막 패턴을 선택적으로 제거하여 상기 제 1 물질막 패턴과 상기 제 4 물질막 패턴으로 이루어진 최종 미세 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법;Selectively removing the third material layer pattern to form a final fine pattern formed of the first material layer pattern and the fourth material layer pattern; 제 1항에 있어서, 상기 제 1 물질막 패턴과 상기 제 4 물질막 패턴을 마스크로 삼고 상기 반도체 기재를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, further comprising etching the semiconductor substrate using the first material layer pattern and the fourth material layer pattern as a mask. 제 1항에 있어서, 상기 제 1 물질막은 상기 반도체 기재와 식각 선택비를 가지는 막으로서 상기 반도체 기재 위에 증착 또는 에피택시얼 성장에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the first material layer is formed on the semiconductor substrate by deposition or epitaxial growth as a film having an etch selectivity with respect to the semiconductor substrate. 제 1항에 있어서, 상기 제 1 물질막은 SiGe 막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the first material film is formed of a SiGe film. 제 1항에 있어서, 상기 제 2 물질막은 상기 제 1 물질막에 대하여 식각 선택비를 가지는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법. The method of claim 1, wherein the second material layer is formed of a film having an etch selectivity with respect to the first material layer. 제 1항에 있어서, 상기 제 2 물질막 패턴은 상기 최종 미세 패턴의 2배의 피치 및 상기 최종 미세 패턴과 같은 크기의 스페이스를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법. The method of claim 1, wherein the second material layer pattern is formed to have a pitch twice as large as that of the final fine pattern and a space having the same size as the final fine pattern. 제 1항에 있어서, 상기 제 3 물질막은 상기 제 2 물질막 및 상기 제 1 물질막과 식각 선택비를 갖는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the third material layer is formed of a film having an etch selectivity with respect to the second material layer and the first material layer. 제 1항에 있어서, 상기 제 3 물질막은 SOG, HDP 또는 ALD 실리콘 옥사이드 계 열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법. The method of claim 1, wherein the third material layer is formed of SOG, HDP, or ALD silicon oxide based material. 제 1항에 있어서, 상기 제 4 물질막은 상기 제 1 물질막과 같은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the fourth material film is formed of the same material as the first material film. 제 1항에 있어서, 상기 제 4 물질막은 상기 반도체 기재에 대하여 식각 선택비를 가지는 막으로서 상기 반도체 기재 위에 증착 또는 에피택시얼 성장에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the fourth material layer is formed on the semiconductor substrate by deposition or epitaxial growth as a film having an etch selectivity with respect to the semiconductor substrate.
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KR100989481B1 (en) * 2007-04-20 2010-10-22 주식회사 하이닉스반도체 A method for forming a metal line of semiconductor device
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CN103515193A (en) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 Semiconductor device fine pattern manufacturing method

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