KR100650859B1 - Method of forming a micro pattern in a semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 하지층10
14 : 제1 하드 마스크막 16 : 제2 하드 마스크막14: first hard mask film 16: second hard mask film
18 : 버퍼층 20 : 제3 하드 마스크막 18
22 : 포토레지스트 패턴 24 : 제1 스페이서22
26 : 산화막 28 : 제2 스페이서26: oxide film 28: second spacer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 미스얼라인 (misalign) 문제가 없는 미세 선 폭을 구현하여 광학계의 한계를 극복하기 위한 반도체 소자의 미세패턴 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device for overcoming the limitations of an optical system by implementing a fine line width without a misalignment problem.
소자가 고집적화 되어감에 따라 구현해야 하는 최소 선 폭의 크기는 계속 줄어들고 있다. 그러나 이러한 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위한 광학 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 기존의 기술에서는 이러한 한계를 극복하기 위해 OPC(Optical Proximity Correction)를 이용하였지만, 이 또한 50nm 이하의 미세 선 폭 구현에서는 한계를 나타내고 있다.As devices become more integrated, the minimum line width that must be implemented continues to shrink. However, due to such high integration, the development of optical equipment for realizing the required fine line width does not satisfy the development of technology. Conventional techniques have used Optical Proximity Correction (OPC) to overcome these limitations, but this also presents limitations in the implementation of fine line widths below 50nm.
이러한 한계를 극복하기 위한 최근의 시도로 이중 노광 식각을 통하여 미세 패턴을 형성하는 방법이 제시되고 있다. 그러나 이는 노광 장비의 해상 능력의 한계뿐만 아니라, 이중 노광에서 가장 중요한 오버레이(overlay)를 제어할 수 없어 이중 노광 간의 미스얼라인 현상이 발생하여 그 실용성이 매우 적은 형편이다.In recent attempts to overcome this limitation, a method of forming a fine pattern through double exposure etching has been proposed. However, this is not only the limitation of the resolution capability of the exposure equipment, but also the most important overlay (overlay) in the double exposure can not be controlled, the misalignment phenomenon between the double exposure occurs, the practical use is very small.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 이중 자기 정렬 방법 및 스페이서를 이용한 미스얼라인 문제가 없는 미세 선 폭의 구현을 이용하여 광학계의 한계를 극복하기 위한 반도체 소자의 미세패턴 형성방법을 제공하는 데 있다.An object of the present invention devised to solve the above problems is a method of forming a fine pattern of a semiconductor device to overcome the limitations of the optical system by using a dual magnetic alignment method and the implementation of a fine line width without a misalignment problem using a spacer To provide.
본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법은, 반도체 기판 상부에 하지층, 제1 하드 마스크막, 제2 하드 마스크막, 버퍼층 및 제3 하드 마스크막을 순차적으로 형성하는 단계와, 상기 제3 하드 마스크막을 패터닝한 후, 상기 패터닝된 제3 하드 마스크막 측벽에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서가 형성된 상기 제3 하드 마스크막 패턴을 마스크로 상기 버퍼층 및 제2 하드 마스크막을 제거한 후, 상기 제거된 영역이 매립되도록 전체 구조 상부에 산화막을 증착하는 단계와, 상기 제3 하드 마스크막 상부가 노출될 때까지 상기 산화막을 제거한 후, 상기 제3 하드 마스크막을 제거하는 단계와, 상기 제1 스페이서 측벽에 제2 스페이서를 형성한 후, 상기 산화막 및 제2 스페이서를 마스크로 상기 버퍼층 및 제2 하드 마스크막을 제거하는 단계와, 상기 산화막, 제1 및 제2 스페이서를 제거하는 단계와, 상기 버퍼층 및 제2 하드 마스크막을 마스크로 상기 제1 하드 마스크막을 제거한 후, 상기 제1 하드 마스크막을 마스크로 상기 하지층을 제거하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.The method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention comprises the steps of sequentially forming a base layer, a first hard mask film, a second hard mask film, a buffer layer and a third hard mask film on the semiconductor substrate; After patterning a third hard mask layer, forming a first spacer on sidewalls of the patterned third hard mask layer; and using the third hard mask layer pattern on which the first spacer is formed, the buffer layer and the second hard mask. After removing the mask layer, depositing an oxide layer over the entire structure to fill the removed region; removing the oxide layer until the upper portion of the third hard mask layer is exposed; and then removing the third hard mask layer. And forming a second spacer on sidewalls of the first spacer, and then using the oxide layer and the second spacer as a mask, the buffer layer and the second hard mask layer. Removing the oxide layer, the first and second spacers, removing the first hard mask layer using the buffer layer and the second hard mask layer as a mask, and then removing the first hard mask layer using the first hard mask layer as a mask. It provides a method of forming a fine pattern of a semiconductor device comprising the step of forming a fine pattern by removing the.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 미세패턴 형성방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 상부에 구현하고자 하는 하지층(12)을 형성한 후, 하지층(12) 상부에 메인 하드 마스크막으로 사용될 제1 하드 마스크막 (14)을 형성한다. 제1 하드 마스크막(14) 상부에 제2 하드 마스크막(16), 버퍼(buffer)층(18) 및 제3 하드 마스크막(20)을 순차적으로 형성한다. Referring to FIG. 1A, after forming a
제1 하드 마스크막(14)은 폴리실리콘막을, 제2 및 제3 하드 마스크막(16 및 20)은 질화막을, 베리어(barrier)로 사용되는 버퍼층(18)은 산화막을 이용하지만, 이는 하지층(12)의 물성에 따라 변경될 수 있다. The first
제3 하드 마스크막(20) 상부에 포토레지스트 패턴(22)을 형성한다.The
도 1b를 참조하면, 포토레지스트 패턴(22)을 마스크로 제3 하드 마스크막(20)을 광학적으로 패터닝한다.Referring to FIG. 1B, the third
도 1c를 참조하면, 포토레지스트 패턴(22)을 제거한 후, 패터닝된 제3 하드 마스크막(20) 측벽에 제1 스페이서(24)를 형성한다. 제1 스페이서(24)가 형성된 제3 하드 마스크막(20) 패턴을 마스크로 버퍼층(18) 및 제2 하드 마스크막(16)을 구현하고자 하는 선 폭으로 식각한다. 예를 들면, 70nm의 선 폭을 포토레지스트 패턴(22)을 이용하여 구현한 후, 10nm의 제1 스페이서(24)를 형성하고, 이를 이용하여 버퍼층(18) 및 제2 하드 마스크막(16)을 식각함으로써 50nm의 선 폭을 구현할 수 있다.Referring to FIG. 1C, after removing the
도 1d를 참조하면, 식각된 영역이 매립되도록 전체 구조 상부에 제1, 제2 및 제3 하드 마스크막(14, 16 및 20) 물질과 다른 물질인 산화막(26)을 증착한다.Referring to FIG. 1D, an
도 1e를 참조하면, 제3 하드 마스크막(20) 상부가 노출되도록 에치백(etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 제3 하드 마스크막(20)을 제거한 후, 제1 스페이서(24) 측벽에 제2 스페이서(28)를 형성하여 구 현하고자 하는 선 폭을 형성한다.Referring to FIG. 1E, an etch-back or chemical mechanical polishing (CMP) process may be performed to expose the upper portion of the third
도 1f를 참조하면, 제2 스페이서(28) 및 잔류된 산화막(26)을 마스크로 버퍼층(18) 및 제2 하드 마스크막(16)을 식각한다. 산화막(26), 제1 및 제2 스페이서(24 및 28)를 비등방성 식각 방법으로 제거한다. 이로 인해, 미스얼라인 문제가 없는 이중 자기정렬(Double Self-Aligned) 패턴이 장비의 해상 능력 이상으로 구현될 수 있다. 따라서, 미스얼라인 문제는 자기 정렬 방법에 의하여 극복되고, 해상도의 향상은 스페이서 형성방법을 이용하여 극복할 수 있다. Referring to FIG. 1F, the
도 1g를 참조하면, 식각된 버퍼층(18) 및 제2 하드 마스크막(16)을 마스크로 제1 하드 마스크막(14)을 식각한 후, 버퍼층(18) 및 제2 하드 마스크막(16)을 제거한다.Referring to FIG. 1G, after etching the first
도 1h를 참조하면, 패터닝된 제1 하드 마스크막(14)을 마스크로 하지층(12)을 식각한 후, 제1 하드 마스크막(14)을 제거하여 구현하고자 하는 미세 패턴을 형성한다. Referring to FIG. 1H, after etching the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이 본 발명에 의하면, 이중 자기 정렬 방법 및 스페이서를 이용하여 미스얼라인 문제가 없는 미세 선 폭을 구현함으로써 광학계의 한계를 극복할 수 있다. 또한, 투자액의 대부분을 차지했던 광학계의 새로운 개발 및 투자 없이 기술 개발을 가능하게 함으로써 원가를 절감할 수 있다.As described above, according to the present invention, it is possible to overcome the limitation of the optical system by implementing the fine line width without the misalignment problem by using the dual magnetic alignment method and the spacer. In addition, it is possible to reduce costs by enabling technology development without new development and investment of the optical system, which took up most of the investment.
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