KR20080088985A - 저장 캐패시터 및 그의 제조 방법 - Google Patents
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Abstract
저장 캐패시터는, 파워라인의 안정성을 확보하기 위해 반도체 기판의 주변 영역에 형성하는 저장 캐패시터로서, 제1전극으로 역할하는 트랜치를 구비한 반도체 기판; 상기 트랜치 표면을 포함한 반도체 기판 상에 형성되는 유전막으로 역할하는 게이트절연막; 및 상기 게이트절연막 상에 트랜치를 매립하도록 형성되는 제2전극으로 역할하는 게이트용 도전막;을 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 종래 주변 영역에서의 캐패시터를 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 206 : 게이트절연막
208 : 게이트용 도전막
T : 트랜치
본 발명은 저장 캐패시터 및 그의 형성 방법에 관한 것으로서, 보다 상세하게는, 주변 영역에서 좁은 면적으로 높은 용량의 저장 캐패시터를 형성할 수 있는 저장 캐패시터 및 그의 형성 방법에 관한 것이다.
DRAM(디램)의 생산성 향상 및 기술(Tech)의 진화에 따라 반도체 소자의 디자인 룰이 점차 작아지게 되면서 주변(Peripheral)영역에서의 회로 구성방식이 점점 중요해지고 있는 실정이다.
일반적으로, 주변 영역의 회로들에서는 전하 펌핑(Charge Pumping)의 목적이나 파워 라인(Power line)의 접압 레벨(Voltage Level) 안정화를 목적으로 펌핑 캐패시터(Pumping Capacitor), 또는, 저장 캐패시터(Reservoir Capacitor)와 같은 많은 캐패시터들이 필요하다.
도 1a 및 도 1b는 종래 주변 영역에서의 캐패시터를 설명하기 위하여 도시한 단면도이다.
도 1a를 참조하면, 현재까지 개발된 기술에서는 주변 영역에 큰 사이즈의 트랜지스터(Tr)를 제작하고, 상기 트랜지스터의 게이트산화막(Gate Oxide), 즉, 평면 타입의 게이트절연막을 캐패시터(Capacitor)로 사용하여 펌핑 캐패시터, 또는, 저장 캐패시터를 구성하고 있다.
이러한 펌핑 캐패시터, 또는, 저장 캐패시터가, 도 1b에 도시된 바와 같이, 주변 영역에서 차지하는 면적은 주변 영역의 회로를 제외한 부분의 대부분을 차지하고 있으며, 이는 주변 영역의 약 30％에 해당하는 많은 면적에 해당한다.
도 1a에서 미설명된 도면 부호 G은 게이트를, BLC은 비트라인 콘택을, BL은 비트라인을, M1C는 제1콘택플러그를, M1은 제1금속배선을 각각 나타낸다.
한편, 소자의 디자인 룰이 점차 작아짐에 따라, 그에 대응하여 주변 영역 또 한 작아지게 되면서 큰 면적을 차지하는 캐패시터로 인해 주변 영역의 면적 측면에서 많은 손실이 불가피한 실정이다.
즉, 주변 영역에는 수많은 캐패시터가 필요한 실정인데, 주변영역의 전체 면적 중에서 많은 부분을 캐패시터가 차지함에 따라, 이는, 면적 측면에서 큰 걸림돌이 되어있는 상황이 될 수밖에 없으며, 접압 레벨이 낮아지고 있는 추세를 고려하면 추후로 더 큰 문제가 된다.
본 발명은 주변 영역에서 좁은 면적으로 높은 용량의 저장 캐패시터를 형성할 수 있는 저장 캐패시터 및 그의 형성 방법을 제공한다.
본 발명에 따른 저장 캐패시터는, 파워라인의 안정성을 확보하기 위해 반도체 기판의 주변 영역에 형성하는 저장 캐패시터로서, 제1전극으로 역할하는 트랜치를 구비한 반도체 기판; 상기 트랜치 표면을 포함한 반도체 기판 상에 형성되는 유전막으로 역할하는 게이트절연막; 및 상기 게이트절연막 상에 트랜치를 매립하도록 형성되는 제2전극으로 역할하는 게이트용 도전막;을 포함하는 것을 특징으로 한다.
상기 트랜치는 "U"자 형태인 것을 특징으로 한다.
상기 트랜치는 벌브 형태인 것을 특징으로 한다.
또한, 본 발명에 따른 저장 캐패시터의 형성 방법은, 파워라인의 안정성을 확보하기 위해 반도체 기판의 주변 영역에 형성하는 저장 캐패시터의 형성 방법으로서, 제1전극으로 역할하는 반도체 기판의 주변 영역 상에 게이트 형성 영역을 노 출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 식각 공정을 진행하여 상기 주변 영역의 게이트 형성 영역에 트랜치를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 트랜치의 표면을 포함하여 반도체 기판 상에 유전막으로 역할하는 게이트절연막을 형성하는 단계; 상기 트랜치가 매립되도록 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막을 형성하는 단계; 및 상기 게이트용 도전막 및 상기 게이트절연막을 식각하는 단계;를 를 포함하는 것을 특징으로 한다.
상기 마스크패턴은 산화막, 질화막, 폴리실리콘막 및 비정질 카본막 중 어느하나로 형성되거나 이들의 적층막으로 형성하는 것을 특징으로 한다.
상기 게이트절연막은 열산화 공정으로 형성하는 것을 특징으로 한다.
상기 트랜치은 "U"자 형태로 형성하는 것을 특징으로 한다.
상기 트랜치은 벌브 형태로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 반도체 소자의 고집적화에 따라 주변 영역의 좁은 면적에서 높은 용량을 가지는 저장 캐패시터를 형성하여 파워 라인의 접압 레벨(Voltage Level)의 안정화한다.
자세하게, 주변 영역에 종래 플래너(Planar) 형태의 저장 캐패시터를 대신하여 제1전극으로 역할하는 반도체 기판의 게이트 형성 영역 하부에 트랜치를 형성하 고, 상기 트랜치의 표면에 유전막으로 역할하는 게이트절연막을 형성한 후, 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막을 형성하여 3차원 구조를 가진 저장 캐패시터를 형성한다.
따라서, 종래와 동일한 면적으로 높은 용량을 갖는 저장 캐패시터를 형성할 수 있어 파워 라인의 전압 레벨을 더욱 안정화할 수 있고, 반도체 소자의 고집적화로 주변 회로의 면적이 감소하더라도 높은 캐패시터 용량을 확보할 수 있기 때문에 주변 영역에서 파워라인의 전압 레벨을 안정화함은 물론 반도체 소자의 크기를 줄여 DRAM 제조 단가를 줄일 수 있다.
이하에서는, 본 발명에 따른 주변 영역에서의 저장 캐패시터 및 그의 형성 방법을 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 반도체 소자(200)의 주변영역에 파워라인의 안정성을 확보하기 위하여 형성된 저장 캐패시터는 주변 영역에서 제1전극으로 역할하는 반도체 기판(200)의 게이트 형성 영역에 리세스된 트랜치(T)이 형성되어 있다. 그리고, 상기 리세스된 트랜치(T)의 표면에는 유전막으로 역할하는 게이트절연막(206)이 형성되어 있고, 상기 트랜치(T)가 매립되도록 상기 게이트절연막(206) 상이는 제2전극으로 역할하는 게이트용 도전막(208)이 형성되어 있다.
여기서, 상기 게이트절연막(202)은 산화막(Gate Oxide)으로써, 이는, 상기 제1전극으로 역할하는 반도체 기판(200) 및 제2전극으로 역할하는 게이트용 도전 막(208) 사이에 개재되어 주변 영역의 저장 캐패시터로 역할한다.
그리고, 상기 트랜치(T)는 "U"자 형태로 리세스하어 형성하고, 저장 캐패시터의 용량을 증가시키기 위하여 상기 "U"자 형태의 트랜치(T) 바닥 아래 부분을 식각해 벌브형으로 형성할 수 있다.
따라서, 상기 주변 영역의 게이트 형성 영역의 하부에 리세스된 트랜치를 형성하고, 상기 트랜치의 표면에 저장 캐패시터로 역할하는 게이트절연막을 형성함으로써 저장 캐패시터의 용량을 증가시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 주변 영역에서의 저장 캐패시터 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 제1전극으로 역할하는 반도체 기판(200)의 주변 영역 상에 산화막(202)과 폴리실리콘막(204)을 형성한다.
그런 다음, 상기 폴리실리콘막(204) 상에 게이트 형성 영역을 노출시키는 마스크 패턴을 형성하고, 식각 공정을 진행하여 상기 게이트 형성 영역의 폴리실리콘막(204)을 제거한다.
이때, 상기 마스크 패턴은 산화막 및 폴리실리콘막을 포함하여 질화막 및 비정질 카본(Amorphous carbon)막 중 어느 하나를 형성하거나, 또는, 이들의 적층막으로 형성할 수 있다.
이어서, 상기 식각된 폴리실리콘막(204)을 식각마스크로 사용하여 상기 게이트 형성 영역의 산화막(202) 및 반도체 기판(200) 부분을 식각하여 "U"자 형태로 리세스된 트랜치(T)을 형성한다.
여기서, 상기 "U"자 형태로 리세스된 트랜치(T)의 아래 부분을 식각해 트랜치를 벌브형으로 형성할 수 있다.
도 3b를 참조하면, 상기 반도체 기판(200) 주변 영역에 형성된 트랜치(T)의 표면을 포함하여 상기 반도체 기판(200) 상에 유전막으로 역할하는 게이트절연막(206)을 형성한다.
여기서, 상기 게이트절연막(206)은 열산화 공정으로 형성된다.
그런 다음, 상기 반도체 기판(200) 주변 영역에 리세스된 트랜치(T)가 매립되도록 상기 게이트절연막(206) 상에 제2전극으로 역할하는 게이트용 도전막(208)을 형성한다.
도 3c를 참조하면, 상기 제2전극으로 역할하는 게이트용 도전막(208) 상에 게이트 형성 영역을 가리는 마스크패턴(미도시)을 형성한 후, 반도체 기판(200) 상의 상기 게이트용 도전막(208) 및 게이트절연막(206)을 식각하여 저장 캐패시터를 형성한다.
아울러, 본 발명에 따른 주변 영역에서의 3차원 구조를 갖는 저장 캐패시터의 형성 공정은 셀 영역의 리세스 게이트 구조를 갖는 반도체 소자의 형성 공정과 유사하기 때문에 주변 영역에 3차원 구조를 갖는 저장 캐패시터를 형성하기 위한 새로운 공정이 필요 없어 공정 부담이 없다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 주변 영역에 종래 플래너(Planar) 형태의 저장 캐패시터를 대신하여 제1전극으로 역할하는 반도체 기판의 게이트 형성 영역 하부에 트랜치를 형성하고, 상기 트랜치의 표면에 유전막으로 역할하는 게이트절연막을 형성한 후, 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막을 형성하여 3차원 구조를 가진 저장 캐패시터를 형성한다.
따라서, 종래와 동일한 면적으로 높은 용량을 갖는 저장 캐패시터를 형성할 수 있어 파워 라인의 전압 레벨을 더욱 안정화할 수 있고, 반도체 소자의 고집적화로 주변 회로의 면적이 감소하더라도 높은 캐패시터 용량을 확보할 수 있기 때문에 주변 영역에서 파워라인의 전압 레벨을 안정화함은 물론 반도체 소자의 크기를 줄여 DRAM 제조 단가를 줄일 수 있다.
Claims (8)
- 파워라인의 안정성을 확보하기 위해 반도체 기판의 주변 영역에 형성하는 저장 캐패시터로서,제1전극으로 역할하는 트랜치를 구비한 반도체 기판;상기 트랜치 표면을 포함한 반도체 기판 상에 형성되는 유전막으로 역할하는 게이트절연막; 및상기 게이트절연막 상에 트랜치를 매립하도록 형성되는 제2전극으로 역할하는 게이트용 도전막;을포함하는 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 트랜치는 "U"자 형태인 것을 특징으로 하는 저장 캐패시터.
- 제 1 항에 있어서,상기 트랜치는 벌브 형태인 것을 특징으로 하는 저장 캐패시터.
- 파워라인의 안정성을 확보하기 위해 반도체 기판의 주변 영역에 형성하는 저장 캐패시터의 형성 방법으로서,제1전극으로 역할하는 반도체 기판의 주변 영역 상에 게이트 형성 영역을 노 출시키는 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각마스크로 식각 공정을 진행하여 상기 주변 영역의 게이트 형성 영역에 트랜치를 형성하는 단계;상기 마스크패턴을 제거하는 단계;상기 트랜치의 표면을 포함하여 반도체 기판 상에 유전막으로 역할하는 게이트절연막을 형성하는 단계;상기 트랜치가 매립되도록 상기 게이트절연막 상에 제2전극으로 역할하는 게이트용 도전막을 형성하는 단계; 및상기 게이트용 도전막 및 상기 게이트절연막을 식각하는 단계;를를 포함하는 것을 특징으로 하는 저장 캐패시터의 형성 방법.
- 제 4 항에 있어서,상기 마스크패턴은 산화막, 질화막, 폴리실리콘막 및 비정질 카본막 중 어느하나로 형성되거나 이들의 적층막으로 형성하는 것을 특징으로 하는 저장 캐패시터의 형성 방법.
- 제 4 항에 있어서,상기 게이트절연막은 열산화 공정으로 형성하는 것을 특징으로 하는 저장 캐패시터의 형성 방법.
- 제 4 항에 있어서,상기 트랜치은 "U"자 형태로 형성하는 것을 특징으로 하는 저장 캐패시터의 형성 방법.
- 제 4 항에 있어서,상기 트랜치은 벌브 형태로 형성하는 것을 특징으로 하는 저장 캐패시터의 형성 방법.
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