KR20080085565A - 실장 수단 및 이를 포함하는 반도체 소자 패키지 - Google Patents

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KR20080085565A
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Abstract

실장 수단을 제공한다. 이 실장 수단은 상부 및 상부에 대향하는 하부을 갖는 코어부, 및 코어부의 상부 및 하부 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막을 포함한다. 코어부, 상부 접착 물질막 및 하부 접착 물질막은 실장되는 반도체 소자의 본딩 패드들의 배열에 대응되는 홀들을 갖는 것을 특징으로 한다.
Figure P1020070027277
패키지, 실장, 접합, 솔더, 홀

Description

실장 수단 및 이를 포함하는 반도체 소자 패키지{Mounting Means and Semiconductor Device Package Including the Same}
도 1은 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 실장 수단을 설명하기 위한 사시도;
도 3은 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도;
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자 패키지를 제조하는 방법을 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10, 110 : 반도체 소자 12, 112 : 본딩 패드
20, 120 : 배선 기판 22, 122 : 본딩 전극
24, 124 : 하부 절연막 패턴 26, 126 : 솔더 볼
130 : 실장 수단 132 : 코어부
134b : 하부 접착 물질막 134t : 상부 접착 물질막
135 : 홀 40, 140a : 접합 수단
140 : 솔더 물질 50 : 언더필 물질
본 발명은 반도체 소자 패키지 및 그 제조 방법에 관한 것으로, 더 구체적으로 실장 수단 및 이를 이용한 반도체 소자 패키지의 제조 방법에 관한 것이다.
반도체 산업에서 직접 회로(Integrated Circuit : IC)에 대한 패키징(packaging) 기술은 소형화 및 실장(mounting) 신뢰성과 관련된 요구를 만족시키기 위해 지속적으로 발전하고 있다. 예컨대, 소형화에 대한 요구는 반도체 칩(semiconductor chip) 크기에 근접한 패키지(package)에 대한 기술 개발을 가속화 시키고 있다. 또한, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부가시키고 있다.
도 1은 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자 패키지는 반도체 소자(semiconductor device, 10), 배선 기판(20), 접합 수단들(joining means, 40), 언더필 물질(underfill material, 50)을 포함할 수 있다.
반도체 소자(10)는 활성면에 본딩 패드들(bonding pad, 12)을 가질 수 있다. 반도체 소자(10)는 접합 수단들(40)을 매개로 배선 기판(20) 상에 실장될 수 있다. 접합 수단들(40)은 솔더 볼(solder ball)들일 수 있다. 이에 따라, 반도체 소자 패키지는 볼 그리드 어레이(Ball Grid Array : BGA) 패키지일 수 있다.
배선 기판(20)은 인쇄 회로 기판(Printed Circuit Board : PCB)을 포함하는 시스템 기판(system board) 등일 수 있다. 배선 기판(20)은 상부면에 반도체 소자(10)의 본딩 패드들(12)에 대응되는 본딩 전극들(bonding electrode, 22)을 가질 수 있다. 본딩 전극들(22)은 그에 대응되는 본딩 패드들(12)과 접합 수단들(40)을 매개로 전기적으로 연결될 수 있다.
언더필 물질(50)은 배선 기판(20)의 상부면과 반도체 소자(10) 사이의 공간을 채워, 배선 기판(20)과 반도체 소자를 서로 접착시킬 수 있다. 언더필 물질(50)은 반도체 소자 패키지의 전기적 및 물리적 신뢰성을 향상시킬 수 있다. 그리고 배선 기판(20)의 하부면에 제공된 솔더 볼들(26)은 배선 기판(20)의 내부 배선(미도시)에 연결되어 반도체 소자(10)와 외부 회로 사이의 전기적인 연결을 제공할 수 있다. 참조부호 24는 배선 기판(20)의 하부면에 제공된 솔더 볼들(26)을 형성하기 위한 영역인 랜드(land) 영역을 정의하는 하부면 절연 패턴(24)일 수 있다.
반도체 소자가 소형화 및 고집적화됨에 따라, 반도체 소자 패키지의 크기 및 높이는 점차 작아지는 추세이다. 이러한 추세는 반도체 소자와 배선 기판 사이의 솔더 접합 신뢰성에 대한 중요성을 부각시키고 있다.
상기와 같은 구조를 갖는 반도체 소자 패키지는 배선 기판과 반도체 소자를 전기적으로 연결하기 위해 리플로우(reflow) 공정을 통한 솔더 볼 접착 방식으로 형성된다. 이러한 솔더 볼 접착 방식은 반도체 소자 패키지에서 충분한 솔더 접합 신뢰성을 확보하면서, 파인 피치(fine pitch) 구현, 및 크기 및 높이 조절이 어렵다는 단점이 있다. 또한, 배선 기판과 반도체 소자 사이의 전기적 및 물리적 신뢰성을 향상시키기 위한 언더필 물질을 포함하더라도, 언더필 물질의 미충진, 범람, 언더필 물질 내부의 보이드(void) 및 솔더 볼의 깨짐(crack) 등과 같은 솔더 접합 신뢰성을 저하는 여전히 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있는 실장 수단을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있는 반도체 소자 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있는 반도체 소자 패키지를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 실장 수단을 제공한다. 이 실장 수단은 상부면 및 상부면에 대향하는 하부을 갖는 코어부, 및 코어부의 상부면 및 하부면 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막을 포함할 수 있다. 코어부, 상부 접착 물질막 및 하부 접착 물질막은 실장되는 반도체 소자의 본딩 패드들의 배열에 대응되는 홀들을 갖는 것을 특징으로 할 수 있다.
코어부는 절연 물질을 포함할 수 있으며, 절연 물질은 탄력성 있는 물질을 포함할 수 있다.
상부 접착 물질막 및 하부 접착 물질막은 비전도성 접착 물질을 포함할 수 있으며, 비전도성 접착 물질은 테이프 형태일 수 있다.
홀의 모양은 반도체 소자의 본딩 패드의 모양에 대응될 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지의 제조 방법을 제공한다. 이 방법은 활성면에 본딩 패드들을 갖는 반도체 소자를 준비하는 것, 본딩 패드들에 대응되는 본딩 전극들을 갖는 상부면, 및 상부면에 대향하는 하부면을 갖는 배선 기판을 준비하는 것, 배선 기판 상에 본딩 패드들 및 본딩 전극들의 배열에 대응되는 홀들은 갖는 실장 수단을 형성하는 것, 실장 수단의 홀들에 접합 수단들을 삽입하는 것, 실장 수단 상에 반도체 소자를 실장하는 것, 및 접합 수단들을 리플로우 시켜 본딩 전극과 본딩 패드들을 전기적으로 연결하는 것을 포함할 수 있다.
반도체 소자는 반도체 칩 또는 반도체 칩 패키지일 수 있다.
실장 수단은 상부면 및 상부면에 대향하는 하부면을 갖는 코어부, 및 코어부의 상부면 및 하부면 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막을 포함하되, 홀은 코어부, 상부 접착 물질막 및 하부 접착 물질막을 관통할 수 있다.
코어부는 절연 물질을 포함할 수 있으며, 절연 물질은 탄력성 있는 물질을 포함할 수 있다.
상부 접착 물질막 및 하부 접착 물질막은 비전도성 접착 물질을 포함할 수 있으며, 비전도성 접착 물질은 테이프 형태일 수 있다.
홀의 모양은 반도체 소자의 본딩 패드의 모양에 대응될 수 있다.
이에 더하여, 상기한 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 활성면에 본딩 패드들을 갖는 반도체 소자, 반도체 소자가 실장되고 본딩 패드들에 대응되는 본딩 전극들을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 배선 기판, 반도체 소자를 배선 기판 상에 실장하기 위한 실장 수단, 및 본딩 패드들과 본딩 전극들을 전기적으로 연결하는 접합 수단들을 포함하되, 실장 수단은 상부면 및 상부면에 대향하는 코어부, 코어부의 상부면 및 하부면 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막, 및 코어부, 상부 접착 물질막 및 하부 접착 물질막을 관통하는 홀들을 포함하고, 홀들은 본딩 패드들의 배열에 대응되고, 접합 수단들은 홀들에 삽입된 형태를 가질 수 있다.
반도체 소자는 반도체 칩 또는 반도체 칩 패키지일 수 있다.
코어부는 절연 물질을 포함할 수 있으며, 절연 물질은 탄력성 있는 물질을 포함할 수 있다.
상부 접착 물질막 및 하부 접착 물질막은 비전도성 접착 물질을 포함할 수 있으며, 비전도성 접착 물질은 테이프 형태일 수 있다.
홀의 모양은 반도체 소자의 본딩 패드의 모양에 대응될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2는 본 발명의 실시예에 따른 실장 수단을 설명하기 위한 사시도이다.
도 2를 참조하면, 실장 수단(130)은 코어부(core part, 132), 상부 접착 물질막(134t), 하부 접착 물질막(134b) 및 홀들(hole, 135)을 포함할 수 있다.
코어부(132)는 상부면 및 상부면에 대향하는 하부면을 가질 수 있다. 코어부(132)는 절연 물질을 포함할 수 있다. 바람직하게는, 코어부(132)는 탄력성 있는 물질을 포함하는 절연 물질일 수 있다.
상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 각각 코어부(132)의 상부면 및 하부면에 제공될 수 있다. 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 비전도성 접착 물질을 포함할 수 있다. 바람직하게는, 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 테이프(tape) 형태를 갖는 비전도성 접착 물질일 수 있다.
홀들(135)은 반도체 소자(미도시)의 본딩 패드들의 배열에 대응될 수 있다. 홀들(135)은 상부 접착 물질막(134t), 코어부(132) 및 하부 접착 물질막(134b)을 관통하는 형태일 수 있다. 홀들(135)의 모양은 반도체 소자의 본딩 패드들의 모양에 대응될 수 있다. 예를 들면, 반도체 소자의 본딩 패드들이 사각형이면, 홀들(135)의 모양도 사각형일 수 있다. 반도체 소자의 본딩 패드들이 원형이면, 홀 들(135)의 모양도 원형일 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 소자 패키지는 반도체 소자(110), 배선 기판(120), 실장 수단(130) 및 접합 수단(140a)을 포함할 수 있다.
반도체 소자(110)는 활성면에 제공된 본딩 패드들(112)을 가질 수 있다. 반도체 소자(110)는 반도체 칩 또는 반도체 칩 패키지일 수 있다. 반도체 소자(110)는 실장 수단(130)을 매개로 배선 기판(120) 상에 실장될 수 있다.
배선 기판(120)은 인쇄 회로 기판을 포함하는 시스템 기판 등일 수 있다. 배선 기판(120)은 반도체 소자(110)가 실장되고 본딩 패드들(112)에 대응되는 본딩 전극들(122)을 갖는 상부면 및 상부면에 대향하는 하부면을 가질 수 있다. 본딩 전극들(122)은 그에 대응되는 본딩 패드들(122)과 접합 수단들(140a)을 매개로 전기적으로 연결될 수 있다.
실장 수단(130)은 반도체 소자(110)를 배선 기판(110)의 상부면에 실장할 수 있다. 실장 수단(130)은 반도체 소자(110)의 본딩 패드들의 배열에 대응되는 홀들(135)을 가질 수 있다. 실장 수단(130)은 코어부(132), 상부 접착 물질막(134t), 하부 접착 물질막(134b) 및 홀들(135)을 포함할 수 있다.
코어부(132)는 상부면 및 상부면에 대향하는 하부면을 가질 수 있다. 코어부(132)는 절연 물질을 포함할 수 있다. 바람직하게는, 코어부(132)는 탄력성 있는 물질을 포함하는 절연 물질일 수 있다.
상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 각각 코어부(132)의 상부면 및 하부면에 제공될 수 있다. 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 비전도성 접착 물질을 포함할 수 있다. 바람직하게는, 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 테이프 형태를 갖는 비전도성 접착 물질일 수 있다.
홀들(135)은 반도체 소자(110)의 본딩 패드들(112)의 배열에 대응될 수 있다. 홀들(135)은 상부 접착 물질막(134t), 코어부(132) 및 하부 접착 물질막(134b)을 관통하는 형태일 수 있다. 홀들(135)의 모양은 반도체 소자의 본딩 패드들의 모양에 대응될 수 있다. 예를 들면, 반도체 소자의 본딩 패드들이 사각형이면, 홀들(135)의 모양도 사각형일 수 있다. 반도체 소자의 본딩 패드들이 원형이면, 홀들(135)의 모양도 원형일 수 있다.
접합 수단들(140a)은 반도체 소자(110)의 본딩 패드들(112)과 배선 기판(120)의 본딩 전극들(122)을 서로 전기적으로 연결할 수 있다. 접합 수단들(140a)은 실장 수단(130)의 홀들(135)에 삽입된 형태를 가질 수 있다. 접합 수단들(140a)은 솔더 물질을 포함할 수 있다.
그리고 배선 기판(120)의 하부면에 제공된 솔더 볼들(126)은 배선 기판(120)의 내부 배선(미도시)에 연결되어 반도체 소자(110)와 외부 회로 사이의 전기적인 연결을 제공할 수 있다. 참조부호 124는 배선 기판(120)의 하부면에 제공된 솔더 볼들(126)을 형성하기 위한 영역인 랜드 영역을 정의하는 하부 절연막 패턴(124)일 수 있다.
상기한 본 발명의 실시예에 따른 반도체 소자 패키지는 반도체 소자의 본딩 패드들의 배열에 대응되는 홀들을 갖는 실장 수단을 포함하기 때문에, 한번의 공정으로 배선 기판 상에 반도체 소자를 실장할 수 있다. 이러한 1회의 실장 공정은 배선 기판과 반도체 소자 사이의 전기적 및 물리적 연결을 제공할 수 있다. 이에 따라, 접합 수단들이 받는 열에 의한 응력이 줄어들 수 있다. 또한, 실장 수단은 탄력성 있는 물질을 포함하는 절연 물질이기 때문에, 접합 수단들이 받는 응력을 분산시킬 수 있다. 이에 따라, 접합 수단들이 받는 응력이 최소화될 수 있다. 결과적으로, 실장 수단을 이용하여 접합 수단들이 받는 응력을 최소화함으로써, 반도체 소자 패키지의 솔더 접합 신뢰성이 향상될 수 있다.
또한, 종래와는 달리, 실장 수단은 배선 기판에 반도체 소자를 실장시키는 상부 및 하부 접착 물질, 및 접합 수단들 사이의 공간을 채우는 코어부를 포함하기 때문에, 언더필 물질의 미충진, 범람, 언더필 물질 내의 보이드 및 접합 수단들의 깨짐 등과 같은 현상에 의한 솔더 접합 신뢰성이 저하되는 문제점이 방지될 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 본딩 전극들(122)을 갖는 상부면, 및 상부면에 대향하는 하부면을 갖는 배선 기판(120)을 준비한다. 배선 기판(120)은 인쇄 회로 기판 등을 포함하는 시스템 기판일 수 있다. 본딩 전극들(122)은 추후 공정에서 배선 기판(120)에 실장되는 반도체 소자(미도시)의 본딩 패드들에 대응될 수 있다. 참조부 호 124는 추후 공정에서 배선 기판(120)의 하부면에 제공되는 솔더 볼들(미도시)을 형성하기 위한 영역인 랜드 영역을 정의하는 하부 절연막 패턴(124)일 수 있다.
배선 기판(120)의 본딩 전극들(122)의 배열에 대응되는 홀들(135)을 갖는 실장 수단(130)을 준비한다. 실장 수단(130)은 코어부(132), 상부 접착 물질막(134t), 하부 접착 물질막(134b) 및 홀들(135)을 포함할 수 있다.
코어부(132)는 상부면, 및 상부면에 대향하는 하부면을 가질 수 있다. 코어부(132)는 절연 물질을 포함할 수 있다. 바람직하게는, 코어부(132)는 탄력성 있는 물질을 포함하는 절연 물질일 수 있다.
상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 각각 코어부(132)의 상부면 및 하부면에 제공될 수 있다. 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 비전도성 접착 물질을 포함할 수 있다. 바람직하게는, 상부 접착 물질막(132t) 및 하부 접착 물질막(132b)은 테이프 형태를 갖는 비전도성 접착 물질일 수 있다.
홀들(135)은 배선 기판(120)의 본딩 전극들(122)의 배열에 대응될 수 있다. 홀들(135)은 상부 접착 물질막(134t), 코어부(132) 및 하부 접착 물질막(134b)을 관통하는 형태일 수 있다. 홀들(135)의 모양은 반도체 소자의 본딩 패드들의 모양에 대응될 수 있다. 예를 들면, 배선 기판(120)의 본딩 전극들(122)이 사각형이면, 홀들(135)의 모양도 사각형일 수 있다. 배선 기판(120)의 본딩 전극들(122)이 원형이면, 홀들(135)의 모양도 원형일 수 있다.
도 4b를 참조하면, 배선 기판(120) 상부면에 홀들(135)을 갖는 실장 수 단(130)이 부착될 수 있다. 이에 따라, 배선 기판(120)의 본딩 전극들(122)은 실장 수단(130)의 홀들(135)에 의해 노출될 수 있다.
배선 기판(120)의 본딩 전극들(122)을 노출하는 실장 수단(130)의 홀들(135)에 삽입할 솔더 물질들(140)을 준비한다. 솔더 물질들(140)은 타원형의 구 모양, 원통형의 펠렛(pellet) 모양 또는 육면체 모양일 수 있다.
도 4c를 참조하면, 배선 기판(120)의 본딩 전극들(122)을 노출하는 실장 수단(130)의 홀들(135)에 솔더 물질들(140)을 삽입할 수 있다.
활성면에 본딩 패드들(112)이 제공된 반도체 소자(110)를 준비한다. 반도체 소자(110)는 반도체 칩 또는 반도체 칩 패키지일 수 있다.
도 4d를 참조하면, 배선 기판(120) 상에 실장 수단(130)을 매개로 반도체 소자(110)를 실장할 수 있다. 배선 기판(120) 상에 반도체 소자(110)를 실장하는 것은 실장 수단(130)의 상부면에 반도체 소자(110)를 접착한 후, 솔더 물질들(140)을 리플로우 시켜 배선 기판(120)의 본딩 전극들(122)과 반도체 소자(110)의 본딩 패드들(112)을 전기적으로 연결하는 것을 포함할 수 있다.
배선 기판(140)의 본딩 전극들(122)과 반도체 소자(110)의 본딩 패드들(112)이 솔더 물질에 의해 서로 연결되기 때문에, 반도체 소자 패키지는 볼 그리드 어레이 패키지와 유사할 수 있다. 또한, 홀들(135)을 갖는 실장 수단(130)을 사용하기 때문에, 실장 수단(130)은 범프(bump)들을 접속 단자로 이용하는 플립 칩(Flip Chip : F/C) 패키지에도 적용할 수 있다.
그리고 배선 기판(120)의 하부면에 제공되는 솔더 볼들(126)을 형성할 수 있 다. 솔더 볼들(126)은 배선 기판(120)의 내부 배선(미도시)에 연결되어 반도체 소자(110)와 외부 회로 사이의 전기적인 연결을 제공할 수 있다.
상기한 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법은 반도체 소자의 본딩 패드들의 배열에 대응되는 홀들을 갖는 실장 수단을 포함하기 때문에, 한번의 공정으로 배선 기판 상에 반도체 소자를 실장할 수 있다. 이러한 1회의 실장 공정은 배선 기판과 반도체 소자 사이의 전기적 및 물리적 연결을 제공할 수 있다. 이에 따라, 접합 수단들이 받는 열에 의한 응력이 줄어들 수 있다. 또한, 실장 수단은 탄력성 있는 물질을 포함하는 절연 물질이기 때문에, 접합 수단들이 받는 응력을 분산시킬 수 있다. 이에 따라, 접합 수단들이 받는 응력이 최소화될 수 있다. 결과적으로, 실장 수단을 이용하여 접합 수단들이 받는 응력을 최소화함으로써, 반도체 소자 패키지의 솔더 접합 신뢰성이 향상될 수 있다.
또한, 종래와는 달리, 실장 수단은 배선 기판에 반도체 소자를 실장시키는 상부 및 하부 접착 물질, 및 접합 수단들 사이의 공간을 채우는 코어부를 포함하기 때문에, 언더필 물질의 미충진, 범람, 언더필 물질 내의 보이드 및 접합 수단들의 깨짐 등과 같은 현상에 의한 솔더 접합 신뢰성이 저하되는 문제점이 방지될 수 있다.
상기한 본 발명의 실시예들에 따른 실장 수단을 포함하는 반도체 소자 패키지는 배선 기판과 반도체 소자 사이에서 향상된 솔더 접합 신뢰성을 갖기 때문에, 반도체 소자 패키지의 전기적 및 물리적 신뢰성이 향상될 수 있다. 이에 따라, 신뢰성이 향상될 수 있는 실장 수단, 이를 포함하는 반도체 소자 패키지 및 그 제조 방법이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 실장 수단은 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있다. 이에 따라, 반도체 소자 패키지의 전기적 및 물리적 신뢰성이 향상될 수 있다.
또한, 본 발명에 따르면 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있는 실장 수단을 이용하여 반도체 소자 패키지가 제조될 수 있다. 이에 따라, 반도체 소자 패키지의 전기적 및 물리적 신뢰성이 향상될 수 있다.
이에 더하여, 본 발명에 따르면 반도체 소자 패키지의 솔더 접합 신뢰성을 향상시킬 수 있는 실장 수단을 포함하는 반도체 소자 패키지가 제공될 수 있다. 이에 따라, 반도체 소자 패키지의 전기적 및 물리적 신뢰성이 향상될 수 있다.

Claims (21)

  1. 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 코어부; 및
    상기 코어부의 상기 제 1 면 및 상기 제 2 면 상에 각각 제공된 제 1 접착 물질막 및 제 2 접착 물질막을 포함하되, 상기 코어부, 상기 제 1 접착 물질막 및 상기 제 2 접착 물질막은 실장되는 반도체 소자의 본딩 패드들의 배열에 대응되는 홀들을 갖는 것을 특징으로 반도체 소자 패키지용 실장 수단.
  2. 제 1항에 있어서,
    상기 코어부는 절연 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지용 실장 수단.
  3. 제 2항에 있어서,
    상기 절연 물질은 탄력성 있는 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지용 실장 수단.
  4. 제 1항에 있어서,
    상기 제 1 접착 물질막 및 상기 제 2 접착 물질막은 비전도성 접착 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지용 실장 수단.
  5. 제 4항에 있어서,
    상기 비전도성 접착 물질은 테이프 형태인 것을 특징으로 하는 반도체 소자 패키지용 실장 수단.
  6. 제 1항에 있어서,
    상기 홀의 모양은 상기 반도체 소자의 상기 본딩 패드의 모양에 대응되는 것을 특징으로 하는 반도체 소자 패키지용 실장 수단.
  7. 활성면에 본딩 패드들을 갖는 반도체 소자를 준비하는 것;
    상기 본딩 패드들에 대응되는 본딩 전극들을 갖는 제 1 면, 및 상기 제 1 면에 대향하는 제 2 면을 갖는 배선 기판을 준비하는 것;
    상기 배선 기판 상에 상기 본딩 패드들 및 상기 본딩 전극들의 배열에 대응되는 홀들은 갖는 실장 수단을 형성하는 것;
    상기 실장 수단의 상기 홀들에 접합 수단들을 삽입하는 것;
    상기 실장 수단 상에 상기 반도체 소자를 실장하는 것; 및
    상기 접합 수단들을 리플로우 시켜, 상기 본딩 전극과 상기 본딩 패드들을 전기적으로 연결하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  8. 제 7항에 있어서,
    상기 반도체 소자는 반도체 칩 또는 반도체 칩 패키지인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  9. 제 7항에 있어서,
    상기 실장 수단은:
    상부면 및 상기 상부면에 대향하는 하부면을 갖는 코어부; 및
    상기 코어부의 상기 상부면 및 상기 하부면 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막을 포함하되, 상기 홀은 상기 코어부, 상기 상부 접착 물질막 및 상기 하부 접착 물질막을 관통하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  10. 제 9항에 있어서,
    상기 코어부는 절연 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  11. 제 10항에 있어서,
    상기 절연 물질은 탄력성 있는 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  12. 제 9항에 있어서,
    상기 상부 접착 물질막 및 상기 하부 접착 물질막은 비전도성 접착 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  13. 제 12항에 있어서,
    상기 비전도성 접착 물질은 테이프 형태인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  14. 제 7항에 있어서,
    상기 홀의 모양은 상기 반도체 소자의 상기 본딩 패드의 모양 또는 상기 배선 기판의 본딩 전극의 모양에 대응되는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  15. 활성면에 본딩 패드들을 갖는 반도체 소자;
    상기 반도체 소자가 실장되고 상기 본딩 패드들에 대응되는 본딩 전극들을 갖는 제 1 면, 및 상기 제 1 면에 대향하는 제 2 면을 갖는 배선 기판;
    상기 반도체 소자를 상기 배선 기판 상에 실장하기 위한 실장 수단; 및
    상기 본딩 패드들과 상기 본딩 전극들을 전기적으로 연결하는 접합 수단들을 포함하되, 상기 실장 수단은 상부면 및 상기 상부면에 대향하는 코어부, 상기 코어부의 상기 상부면 및 상기 하부면 상에 각각 제공된 상부 접착 물질막 및 하부 접착 물질막, 및 상기 코어부, 상기 상부 접착 물질막 및 상기 하부 접착 물질막을 관통하는 홀들을 포함하고, 상기 홀들은 상기 본딩 패드들의 배열에 대응되고, 상 기 접합 수단들은 상기 홀들에 삽입된 형태를 갖는 것을 특징으로 하는 반도체 소자 패키지.
  16. 제 15항에 있어서,
    상기 반도체 소자는 반도체 칩 또는 반도체 칩 패키지인 것을 특징으로 하는 반도체 소자 패키지.
  17. 제 15항에 있어서,
    상기 코어부는 절연 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  18. 제 17에 있어서,
    상기 절연 물질은 탄력성 있는 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  19. 제 15항에 있어서,
    상기 상부 접착 물질막 및 상기 하부 접착 물질막은 비전도성 접착 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  20. 제 19항에 있어서,
    상기 비전도성 접착 물질은 테이프 형태인 것을 특징으로 하는 반도체 소자 패키지.
  21. 제 15항에 있어서,
    상기 홀의 모양은 상기 반도체 소자의 상기 본딩 패드의 모양 또는 상기 배선 기판의 본딩 전극의 모양에 대응되는 것을 특징으로 하는 반도체 소자 패키지.
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