KR20080085169A - 백 콘택 광기전 전지 - Google Patents

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KR20080085169A
KR20080085169A KR1020087017358A KR20087017358A KR20080085169A KR 20080085169 A KR20080085169 A KR 20080085169A KR 1020087017358 A KR1020087017358 A KR 1020087017358A KR 20087017358 A KR20087017358 A KR 20087017358A KR 20080085169 A KR20080085169 A KR 20080085169A
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silicon
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KR1020087017358A
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데이비드 이 칼슨
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비피 코포레이션 노쓰 아메리카 인코포레이티드
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Abstract

제 1 전도성 타입의 반도체 재료를 포함하고, 수광의 제 1 표면 및 상기 제 1 표면 반대쪽의 제 2 표면을 포함하는 웨이퍼; 상기 웨이퍼의 제 1 표면 상부에 배치된 제 1 패시베이션층; 상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택을 포함하고, 상기 웨이퍼의 전도성과 반대되는 전도성을 가지는 제 1 전기 콘택; 상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택을 포함하고, 상기 제 1 전기 콘택으로부터 전기적으로 분리되며, 상기 웨이퍼의 전도성과 동일한 전도성을 가지는 제 2 전기 콘택을 포함하는, 광기전 전지.
광기전 전지, 웨이퍼, 전기 콘택, 백 콘택 전지, 레이저 소성

Description

백 콘택 광기전 전지{BACK-CONTACT PHOTOVOLTAIC CELLS}
이 출원은 2005년 12월 16일에 출원된 미국 특허 가출원 제 60/751,168호의 우선권을 주장한다.
본 발명은 신규한 광기전 전지 (photovoltaic cell) 에 관한 것이다. 보다 구체적으로, 이 발명은 광 에너지, 특히 태양 에너지를 전기 에너지로 전환함에 있어서 매우 효율적인 광기전 전지에 관한 것으로, 이러한 전지는 배면에 전기 콘택을 구비한다. 또한, 이 발명은 상기 전지를 제조하는 공정에 관한 것이다.
광기전 전지의 가장 중요한 특징 중 하나는 태양으로부터의 광 에너지를 전기 에너지로의 전환시 그 효율성이다. 중요한 또 다른 특징은 대규모 제조 공정에 적용가능한 방법으로 상기 전지를 제조하는 능력이다. 따라서, 당업계는 광 에너지의 전기 에너지로의 전환시 광기전 전지의 효율성을 개선할 뿐만 아니라, 안전하고, 환경적으로 양립가능하며, 대규모인 제조 공정을 적용해서 광기전 전지를 제조하기 위해서 계속해서 노력하고 있다.
광기전 전지를 다양한 반도체 재료로 제조할 수 있지만, 실리콘이 일반적으로 사용되는데, 그 이유는 합리적인 비용으로 쉽게 이용할 수 있고, 광기전 전지의 제조시 사용하기에 전기적, 물리적 및 화학적 성질의 발란스가 적합하기 때문이다. 선택된 반도체 재료로서 실리콘을 사용하는 광기전 전지의 통상적인 제조 절차 에 있어서, 실리콘은 양 또는 음의 전도성 타입의 도펀트로 도핑되고, 단결정 실리콘 (monocrystalline silicon) 의 잉곳 (ingot), 또는 당업계가 다결정 실리콘 (multicrystalline silicon) 으로 칭하는 블록 또는 "브릭 (brick)"으로의 캐스트 중 어느 것으로 형성되며, 그리고 이들 잉곳 또는 블록은 당업계에 알려진 각종 슬라이싱 또는 소잉 방법에 의해 웨이퍼로도 또한 칭해지는 얇은 기판으로 절단된다. 이들 웨이퍼는 광기전 전지를 제조하기 위해서 사용된다. 하지만, 이것이 광기전 전지의 제조에 적합한 반도체 웨이퍼를 획득하기 위해 적용되는 유일한 방법은 아니다.
편의상, 양의 전도성 타입은 일반적으로 "p" 또는 "p-타입"으로 나타내고, 음의 전도성 타입은 "n" 또는 "n-타입"으로 나타낸다. 따라서, "p" 및 "n"은 상반되는 전도성 타입이다.
웨이퍼가 광기전 전지로 형성되는 경우, 입사광과 대면하는 것으로 의도되는 웨이퍼의 표면은 본 명세서에서 정면 (front face) 또는 전면 (front surface) 으로 칭해지고, 정면과 반대되는 웨이퍼의 표면은 본 명세서에서 배면 (back face) 또는 후면 (back surface) 으로 칭해진다.
예를 들어, p-타입 실리콘 웨이퍼를 사용하는 광기전 전지를 제조하기 위한 통상적이고 일반적인 공정에 있어서, 웨이퍼는 적합한 n-도펀트에 노출되어 웨이퍼의 수광측 또는 정면측 상에 p-n 접합 및 에미터층을 형성한다. 통상적으로, n-타입 층 또는 에미터 층은, 화학적 또는 물리적 증착 등의 당업계에서 일반적으로 채택되는 기술을 적용하여 p-타입 웨이퍼의 전면 상에 n-도펀트를 먼저 증착하 고, 그러한 증착 이후, n-도펀트, 예컨대, 인을 실리콘 웨이퍼의 전면으로 주입시켜 n-도펀트를 웨이퍼 표면으로 더 확산시킨다. 이 "주입 (drive-in)" 단계는 웨이퍼를 고온에 노출시킴으로써 통상 이루어진다. 이로써 p-n 접합은 n-타입 층 및 p-타입 실리콘 웨이퍼 기판 사이의 경계 영역에 형성된다. 에미터층을 형성하기 위한 인 등의 도핑 이전에, 웨이퍼 표면은 텍스처링될 수 있다.
p-n 접합을 광 에너지에 노출시켜 발생되는 전위를 이용하기 위해서, 광기전 전지는 통상적으로 웨이퍼의 프론트 페이스 상에 전도성 프론트 전기 콘택을 구비하고, 웨이퍼의 배면 상에 전도성 백 전기 콘택을 구비한다. 이러한 콘택은 통상적으로 전기 전도성이 매우 높은 하나 이상의 금속으로 형성되므로, 보통 불투명하다. 프론트 콘택은 태양 또는 다른 광 에너지원과 대면하는 측의 광기전 전지에 있기 때문에, 프론트 콘택이 전지의 전면 면적의 가능한 한 최소량을 차지하더라도, 전지와 상호작용하는 입사광에 의해 발생되는 전하를 포획하는 것이 일반적으로 바람직하다. 콘택에 의해 감추어지거나 음영지게 되는 전지의 전면 면적을 최소화하기 위해서 비록 프론트 콘택이 적용되지만, 그럼에도 불구하고 프론트 콘택은 전기 에너지의 발생에 다르게 사용될 수 있는 광기전 전지의 표면적의 양을 감소시킨다. 또한, 상술된 공정은 광기전 전지를 형성하기 위해서 많은 고온 공정 단계를 적용한다. 고온 적용은 광기전 전지의 제조시 요구되는 시간량을 증가시키고, 에너지를 소비하며, 그리고 비싼 고온 로 또는 고온에서 광기전 전지를 프로세싱하기 위한 다른 장비의 사용을 요구한다.
따라서, 당업계는 높은 효율성을 가지고, 대규모 제조 방법을 적용하되, 바 람직하게, 고온 프로세싱 단계를 이용하지 않거나, 적어도 최소의 고온 프로세싱 단계를 사용하는 방법에 의해 제조될 수 있는 광기전 전지를 요구하고, 여기서 그 전지는 효율성을 증가시키기 위해서 웨이퍼의 정면측 또는 전면에 전기 콘택을 구비하지 않으며, 이로써 광을 전류로 전환하기 위한 전지의 전면의 이용가능한 면적을 최소화한다. 본 발명은 이러한 광기전 전지를 제공한다. 본 발명의 광기전 전지는, 광기전 전지를 태양에 노출시킴으로써 전기 에너지를 효율적으로 발생시키기 위해서 사용될 수 있다.
발명의 요약
본 발명은 제 1 전도성 타입의 반도체 재료를 포함하고, 수광의 제 1 표면 및 상기 제 1 표면 반대쪽의 제 2 표면을 포함하는 웨이퍼; 상기 웨이퍼의 제 1 표면 상에 배치된 제 1 패시베이션층 (passivation layer) ; 상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택을 포함하고, 상기 웨이퍼의 전도성과 반대되는 전도성을 가지는 제 1 전기 콘택; 상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택을 포함하고, 상기 제 1 전기 콘택으로부터 전기적으로 분리되며, 상기 웨이퍼의 전도성과 동일한 전도성을 가지는 제 2 전기 콘택을 포함하는 광기전 전지를 제공한다.
또한, 본 발명은 상기와 같은 광기전 전지를 제조하는 공정을 제공한다.
도 1은 본 발명의 실시형태에 따른 광기전 전지 일부의 3차원의 부분 절단면도이다.
도 2는 도 1의 광기전 전지 일부의 평면도이다.
도 3은 도 1의 광기전 전지 일부의 단면도이다.
도 4 (도 4a 내지 도 4i) 는 본 발명의 실시형태에 따른 공정도이다.
도 5는 본 발명의 실시형태에 따른 광기전 전지의 일부 단면도이다.
광기전 전지의 제조를 위한 본 발명의 공정에 유용한 반도체 웨이퍼는 바람직하게 실리콘을 포함하고, 통상 얇고 평평한 형상의 형태이다. 실리콘은, 원한다면, 하나 이상의 반도체 재료, 예컨대 게르마늄과 같은 하나 이상의 부가 재료를 포함할 수 있다. p-타입 웨이퍼에 대해서, 다른 p-타입 도펀트들, 예컨대, 알루미늄, 갈륨 또는 인듐도 또한 만족스럽지만, p-타입 도펀트로서 붕소가 널리 사용된다. 붕소는 바람직한 p-타입 도펀트이다. 상기 도펀트들의 조합물이 또한 적합하다. 즉, p-타입 웨이퍼용 도펀트는, 예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐 중 하나 이상을 포함할 수 있고, 바람직하게 붕소를 포함한다. n-타입 실리콘 웨이퍼가 사용된다면, 도펀트는 예를 들어, 인, 비소, 안티모니, 또는 비스뮴 중 하나 이상일 수 있다. 적합한 웨이퍼는 통상 실리콘 잉곳, 예컨대 단결정 실리콘의 잉곳을 슬라이싱 또는 소잉하여 획득되어, 소위 쵸크랄스키 (Czochralski (Cz)) 실리콘 웨이퍼 등의 단결정 웨이퍼를 형성한다. 적합한 웨이퍼는 또한 다결정 실리콘인, 캐스트의 블록을 슬라이싱 또는 소잉하여 형성할 수도 있다. 실리콘 웨이퍼는 또한 EFG (Edge-defined Film-fed Growth technology) 또는 유사 기술 등의 공정을 이용하여 용융된 실리콘을 직선으로 뽑을 수도 있다. 웨이퍼가 임의의 형상일 수 있지만, 웨이퍼는 통상 원형, 사각형 또는 의사(pseudo)-사각형이다. "의사-사각형"은 보통 라운딩된 코너를 가지는 현저히 사각형상인 웨이퍼를 의미한다. 본 발명의 광기전 전지에 사용되는 웨이퍼는 적절하게 얇다. 예를 들어, 본 발명에 유용한 웨이퍼는 약 10 마이크론 두께 내지 약 300 마이크론 두께일 수 있다. 예를 들어, 그 웨이퍼는 약 10 마이크론에서 약 200 마이크론 두께까지일 수 있다. 그 웨이퍼는 약 10 마이크론에서 약 30 마이크론 두께까지일 수 있다. 웨이퍼가 원형이면, 약 100 ~ 약 180 밀리미터, 예를 들어, 102 ~ 178 밀리미터의 직경을 가질 수 있다. 웨이퍼가 사각형 또는 의사-사각형이면, 약 127 ~ 약 178 밀리미터의 직경을 가지는 라운딩된 코너와 함께, 약 100 밀리미터 내지 약 150 밀리미터의 폭을 가질 수 있다. 본 발명의 공정에 유용한 웨이퍼, 및 결과적으로 본 발명의 공정에 의해 형성된 광기전 전지는, 예를 들어, 약 100 ~ 약 250 제곱 센티미터의 표면적을 가진다. 본 발명의 공정에 유용한 제 1 도펀트로 도핑된 웨이퍼는 약 0.1 ~ 약 20 Ω.㎝ 의 저항률, 통상적으로 약 0.5 ~ 약 5.0 Ω.㎝ 의 저항률을 가질 수 있다.
본 발명의 광기전 전지에 사용되는 웨이퍼는 바람직하게 웨이퍼 두께 (t) 보다 큰 확산 길이 (Lp) 를 가진다. 예를 들어, t 에 대한 Lp의 비율은 1보다 큰 것이 적합하다. 예를 들어, 약 1.1보다 크거나 또는 약 2보다 클 수 있다. 이 비율은 약 3 이상까지 일 수 있다. 확산 길이는, 소수 캐리어 (예컨대, p-타입 재료 내의 전자) 가 다수 캐리어 (p-타입 재료 내의 정공) 와 재결합하기 전에 확산할 수 있는 평균 거리이다. Lp는 관계식 Lp=(Dτ)1/2 (여기서, D는 확산 상수이다) 에 의해 소수 캐리어 수명 τ과 관련된다. 확산 길이는 포톤-빔-유도 전류 기술 (Photon-Beam-Induced Current technique) 또는 표면 광전압 기술 (Surface Photovoltage technique) 등의 많은 기술로 측정될 수 있다. 예를 들어, 확산 길이를 측정할 수 있는 방법을 설명하기 위해, 본 명세서에 참조로서 포함되는 "태양 전지의 기본 (Fundamentals of Solar Cells)", A. Fahrenbruch 및 R. Bube, Academic Press, 1983, 90 - 102 페이지를 참조한다.
본 명세서에서 사용되는 용어 웨이퍼는 기재된 방법, 특히 단결정 또는 다결정 실리콘의 잉곳 또는 블록을 소잉 또는 절단하는 방법에 의해 획득된 웨이퍼를 포함하지만, 용어 웨이퍼는 또한 본 발명의 공정에 의한 광기전 전지의 제조시 유용한 층 또는 임의의 다른 적합한 반도체 기판을 포함할 수도 있다.
웨이퍼의 전면은 텍스처링되는 것이 바람직하다. 텍스처링은 일반적으로 광 흡수를 증가시키는 것에 의해서, 형성된 광기전 전지의 효율성을 증가시킨다. 예를 들어, 화학적 식각, 플라즈마 식각, 레이저 또는 기계적 스크라이빙을 적용하여 웨이퍼를 적합하게 텍스처링할 수 있다. 단결정 웨이퍼가 사용되는 경우, 웨이퍼를 식각하여, 상승 온도 예컨대, 약 70 ~ 약 90℃에서 약 10 ~ 약 120분 동안 수산화 나트륨 등의 염기 수용액 내에서 웨이퍼를 처리함으로써, 비등방적으로 텍스처링된 표면을 형성할 수 있다. 수용액은 이소프로판올과 같은 알코올을 포함할 수 있다. 다결정 웨이퍼는 경사 (beveled) 다이싱 블레이드 또는 프로파일링된 (profiled) 텍스처링 휠을 사용하는 기계적 다이싱으로 텍스처링할 수 있다. 바람직한 공정에서는, 플루오르화 수소산, 질산 및 물의 용액을 사용하여 다결정 웨이퍼를 텍스처링한다. 이러한 텍스처링 공정은 페이퍼 "A Simplified Process for Isotropic Texturing of MC-Si" (Hauser 등, 컨퍼런스 "태양광발전 에너지 전환에 대한 제 3 세계 컨퍼런스", 5월 11-18일, Osaka, Japan) 에서 Hauser, Melnyk, Fath, Narayanan, Roberts 및 Bruton 에 의해 그 논문에 기재되어 있으며, 이것은 그 전체가 참조로서 본 명세서에 포함된다. 통상 텍스처링된 웨이퍼를 계속해서 예컨대, 플루오르화 수소산 및 그 이후 염화 수소산에 중간물과 함께 침적시키고, 이온화수에 최종 린싱하여 세정한 다음, 건조한다. 웨이퍼의 배면은 웨이퍼의 두께 및 채택되는 광-트랩핑 구조에 따라서 텍스처링될 수 있거나 또는 텍스처링되지 않을 수도 있다.
웨이퍼를 텍스처링하기 이전에, 웨이퍼를 인 및 알루미늄 게터링 (gettering) 처리할 수 있다. 예를 들어, 게터링은 웨이퍼의 일측 또는 양측에 인 등을 확산시켜 고농도 n-도핑층을 형성함으로써 성취될 수 있다. 이것은, 예를 들어, 웨이퍼를 900 ~ 1000℃ 에서 30분 동안 POCl3 등의 가스에 노출시킴으로써 성취될 수 있다. 상기 게테링은 웨이퍼의 확산 길이를 증가시킨다. 고농도 n-도핑층 또는 층들을 형성한 이후, 예를 들어, 플루오르화 수소산 (HF) 및 질산 (HNO3) 또는 그 혼합물 등의 산, 또는 수산화 나트륨 (NaOH) 등의 강염기를 사용하여 식각함으로써 이들을 제거할 수 있다. 본 발명의 일 실시형태는 웨이퍼의 전면에 고농도 n-도핑층을 형성하고, 이후 계속해서 상술한 바와 같이 전면의 텍스처 식각 동안 그것을 제거하는 것을 포함한다.
본 발명의 바람직한 실시형태에 있어서, 광기전 전지는 웨이퍼의 정면 상에서, 바람직하게 반사방지 코팅 기능도 할 수 있는 제 1 패시베이션층을 구비한다. 웨이퍼가 텍스처링된다면, 상기 층은 상기 텍스처링 이후 부가되는 것이 바람직하다. 상기 제 1 패시베이션층은, 예를 들어, 실리콘 이산화물, 실리콘 탄화물, 실리콘 산질화물 또는 실리콘 질화물 등의 유전체층일 수 있고, 이것은 예컨대, 플라즈마 강화 화학 기상 증착 (PECVD), 저압 화학 기상 증착 (LPCVD), 열산화, 페이스트, 잉크 또는 졸 겔의 스크린 인쇄 등과 같이 당업계에 공지된 방법에 의해 형성될 수 있다. 2 이상의 상기 층의 조합을 또한 사용하여 실리콘 질화물층 및 실리콘 이산화물층과 같은 제 1 패시베이션층을 형성할 수 있다. 1층 이상이 사용되는 경우, 층들 중 적어도 하나는 예컨대, 실리콘 질화물을 포함하는 패시베이션층인 것이 바람직하다. 바람직하게는, 패시베이션층은 실리콘 질화물이 수소를 포함하도록, PECVD 등의 방법으로 웨이퍼 표면 상에 직접 형성된 실리콘 질화물층을 포함한다. 2층 이상의 조합은, 조합된 층이 350 ~ 1100 nm 파장 범위에서 전면으로부터의 광 반사를 감소시키고, 실리콘 표면 상에 증착된 제 1 층이 패시베이션층 기능을 하도록 선택될 수 있다. 사용되는 상기 모든 층의 전체는 두께가 약 120nm 까지일 수 있고, 예를 들어, 두께가 약 70 ~ 약 100nm일 수 있다. 수소화 실리콘 질화물은 실란 및 암모니아의 대기에서 PECVD를 사용하여 약 200 ~ 약 450℃, 예를 들어, 약 350 ~ 약 400℃의 온도에서 증착될 수 있다.
적합한 제 1 패시베이션층은 수소화 비정질 실리콘 (a-Si:H) 층, 수소화 마이크로결정 실리콘층, 또는 a-Si:H 및 수소화 마이크로결정 실리콘의 혼합물을 포함할 수도 있고, 특히 상기 층은 증착되거나 그렇지 않으면 웨이퍼 상에 바로 있도록 형성된다. 바람직하게, 상기 층은 실리콘 이외에 질소를 포함한다. 또한, 상기 층은 질소와 함께 또는 질소 없이, 붕소를 포함할 수도 있다. 일부의 경우, 상기 층은 인 등의 다른 도펀트를 포함하거나, 탄소, 질소 또는 산소와 같은 다른 원소와 합금되는 것이 바람직할 수 있다. 질소가 a-Si:H, 수소화 마이크로결정 실리콘, 또는 그 혼합물을 포함하는 제 1 패시베이션층에 포함된다면, 질소의 양 또는 농도는, 층 내의 질소량이 웨이퍼 가까이에서는 최소가 되도록, 예컨대, 질소가 없도록, 그리고 그 층이 웨이퍼와의 계면으로부터 가장 멀리 떨어져서 실리콘 질화물이 되게 일정 레벨에 도달되도록, 그레이딩될 수 있다. 적합한 질소원으로서 암모니아를 사용할 수 있다. 붕소 또는 인이 사용된다면, 붕소 또는 인의 농도는, 웨이퍼 가까이 또는 최근접 위치에서는 붕소 또는 인이 없고, 층 내의 실리콘 및 존재한다면 질소의 총량을 기준으로 붕소 또는 인의 최대 농도가 약 1 원자%까지 도달되게 하는 방식으로 그레이딩될 수 있다. a-Si:H, 수소화 마이크로결정 실리콘, 또는 그 혼합물을 포함하는 상기 층이 질소와 함께 또는 그 없이, 그리고 붕소 또는 인 등의 도펀트와 함께 또는 그 없이 도포된다면, 상기 층은 약 40nm까지의 두께를 가질 수 있다. 예를 들어, 약 3 ~ 약 30nm 두께일 수 있다. 상기 a-Si:H 층은 임의의 적합한 방법, 예를 들어, 실란 분위기에서의 PECVD 에 의해 도포될 수 있다. 가장 적합하게는, 수소 내에 약 10%의 실란을 포함하는 분위기에서의 PECVD 에 의해 도포되고, 또 가장 적합하게는 저온에서, 예컨대 약 100 ~ 약 250℃에서 도포된다. 오퍼레이션 이론으로 제한하고자 하는 의도 없이, 제 1 패시베이션층은 웨이퍼 표면 재결합 속도를 100cm/s 미만 (저면 재결합 속도가 100 cm/s 미만인 것은 표면에서의 결함 상태의 저밀도를 나타냄) 으로 감소시키는 기능을 할 수 있다. 또한, 제 1 패시베이션층은 보통 실리콘 질화물층에서 발견되는 것과 같이, 고정 전하를 포함할 수 있고, 그 전계는 웨이퍼 표면 가까이에 있는 반도체 웨이퍼 영역에서의 밴드 밴딩 (band bending) 을 유도한다. 실리콘 질화물의 고정 전하는 보통 양이기 때문에, 이 밴드 밴딩은 웨이퍼 표면 영역으로부터 소수 캐리어를 추방하는 역할을 할 수 있고, 이로써 웨이퍼가 n-타입인 경우 또한 표면 재결합을 감소시킬 수도 있다. 웨이퍼가 p-타입이면, 양 전하는 반전층을 형성하는 역할을 할 수 있고, 표면 상의 결함 밀도가 낮다면, 표면 재결합은 여전히 낮을 수 있다. 따라서, 상기 기능을 제공할 수 있고, 실리콘 웨이퍼에 도포될 수 있는 임의의 재료가, 적합한 제 1 패시베이션층일 수 있다. 상술한 바와 같이, 상기 층은 복수의 층을 포함할 수 있고, 상기 층의 일부 또는 전부는 예를 들어, 상술된 재료로부터 선택된 상이한 재료이다.
실리콘 질화물층은 약 120nm 까지의 두께로, 예컨대, 약 70 ~ 약 100nm 의 두께로, 웨이퍼의 제 1 표면 상에서 반사방지층 및 제 1 패시베이션층의 두 역할을 수행할 수 있다. 실리콘 질화물은 약 350 ~ 400℃의 증착 온도로 실란 및 암모니아에서 PECVD에 의해 증착될 수 있다.
또 다른 실시형태에서, 상기 실리콘 질화물층의 질소 함량은 그레이딩된다. 예를 들어, 질소 함량은 실리콘 웨이퍼 표면과 가장 가까운 실리콘 질화물층의 부분에서의 제로로부터 약 10nm까지의 두께에 걸쳐 Si3N4 에서 발견되는 대략의 레밸까지 증가할 수 있고, 이후 그 층의 잔존하는 두께, 예컨대, 또 다른 약 70nm 에 걸쳐 일정하게 유지된다.
본 발명의 광기전 전지는 바람직하게 실리콘 질화물층을 포함하는 웨이퍼의 제 2 표면 상에 제 2 패시베이션층을 포함하는 것이 바람직하다. 바람직하게는, 웨이퍼의 제 2 표면 상의 상기 실리콘 질화물층은, a-Si:H, 마이크로결정 실리콘, 또는 a-Si:H와 마이크로결정 실리콘의 혼합물을 포함하는 층이 실리콘 질화물층 및 웨이퍼의 후면 사이에 배치될 수 있을지라도, 웨이퍼와 직접 접촉한다. 웨이퍼 배면 상의 실리콘 질화물층은, 웨이퍼 정면 상의 실리콘 질화물층에 대해 상술한 바와 같이 형성될 수도 있고 그 조성물을 가질 수도 있다. 그것은 웨이퍼의 제 1 표면 상의 실리콘 질화물층에 대해 기재된 것과 동일한 두께를 가질 수 있다. 상기 실리콘 질화물층은, 제 1 실리콘 질화물층이 웨이퍼의 제 1 표면 상에 형성될 때와 동일한 공정 단계로 형성될 수 있다. 상기 실리콘 질화물층은 안티모니, 인 또는 그 조합물 등의 도펀트를 포함할 수 있다. 상기 도펀트가 현존한다면, 그것은 실리콘 질화물층의 약 0.1 ~ 약 1.0 원자%일 수 있다. a-Si:H, 마이크로결정 실리콘, 또는 a-Si:H와 마이크로결정 실리콘의 혼합물을 포함하는 층은, 그것이 실리콘 질화물층 및 웨이퍼의 후면 사이에 배치된다면, 또는 제 2 패시베이션층으로서 실리콘 질화물층 없이 사용된다면, 웨이퍼의 제 1 표면 상의 패시베이션층에 대해 상술한 바와 같이, 형성될 수 있고 동일한 조성물을 가질 수 있다.
본 발명의 광기전 전지에서 웨이퍼의 후면 또는 제 2 표면은 2개의 전기 콘택을 포함하고, 바람직하게 각 전기 콘택은 하나 이상의 금속을 포함한다. 콘택 중 하나는 금속, 또는 또다른 금속을 포함하는 금속을 포함할 수 있고, 이는 실리콘에서 n-전도성 도펀트로서 작용할 수 있다. 예를 들어, 금속은 실리콘과 등전자인 주석일 수 있거나, 또는 인, 비소, 안티모니, 비스뮴 또는 그 조합물과 합금된 주석일 수 있다. 주석이 사용되고, 예를 들어, 주석이 안티모니와 같은 원소와 합금된다면, 상기 합금 원소량은 약 0.1 ~ 약 20 원자%일 수 있다. 상기 콘택트는 예컨대, 마그네트론 스퍼터링 장치를 사용하여 적합한 타켓을 스퍼터링하는 것과 같이, 임의의 적합한 방법에 의해 층으로서 초기 증착될 수 있다. 상기 전기 콘택은 바람직하게 포인트 콘택을 포함하고, 보다 바람직하게 레이저 소성 공정으로 형성되는 포인트 콘택을 포함한다. n-타입 콘택은, 예를 들어, 레이저 소성 공정을 적용하여 실리콘 웨이퍼에 포인트 콘택을 형성하기 이전에, 예를 들어, 약 700nm의 실리콘 질화물인 제 2 패시베이션층 최상부에 얇은 안티모니층을 예를 들어, 약 10 ~ 약 200nm 두께로 먼저 증착하고, 이후 보다 두꺼운 주석층을 예를 들어, 약 500 ~ 약 10,000nm 두께로 증착하여 형성될 수 있다. 주석층 및 안티모니층은, 예를 들어, 스퍼터링, 열 증발 또는 전자빔 증발에 의해 증착될 수 있다. 또 다른 실시형태에서는, 예를 들어, 주석 내 안티모니가 5 원자%이고, 총 층 두께가 약 0.5 ~ 약 10 마이크론인 주석 및 안티모니의 합금을 증착하도록, 실리콘 질화물인 제 2 패시베이션층 상에 주석 및 안티모니를 동시에 동시-스퍼터, 또는 동시-증발시킬 수 있다. 다른 콘택은 금속, 또는 또다른 금속을 포함하는 금속을 포함할 수 있고, 이 금속은 실리콘에서 p-전도성 도펀트로 작용할 수 있고, 예를 들어, 알루미늄 또는 인듐이다. 또다른 실시형태는 붕소, 알루미늄, 갈륨 또는 인듐 중 하나 이상과 같은 p-타입 도펀트를 0.1 ~ 20 원자% 포함하는 주석 합금을 사용하는 것이다. 상기 콘택은 예컨대, 마그네트론 스퍼터링 장치를 사용하여 적합한 타켓을 스퍼터링하는 것과 같이, 임의의 적합한 방법에 의해 층으로서 초기 증착될 수 있다. 상기 전기 콘택은 바람직하게 포인트 콘택을 포함하고, 보다 바람직하게 레이저 소성 공정으로 형성되는 포인트 콘택을 포함한다. 상기 포인트 콘택 및 이를 형성하기 위한 레이저 소성 공정을 이후 보다 상세히 설명한다.
제 1 콘택 및 제 2 콘택은 예를 들어, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 중 하나 이상과 같은 적합한 절연 재료층에 의해 전기적으로 서로 분리된다. 실리콘 질화물이 상기 절연층으로 사용되는 경우, 다른 실리콘 질화물층에 대해 상술된 것과 동일한 조성물을 가질 수 있고, 동일한 공정에 의해 형성될 수 있다. 절연층은, 핀홀로부터 제거되거나 또는 실질적으로 제거되도록 형성되어야 하고, 광기전 전지의 동작 동안 그 층의 어떠한 유전체 브레이크다운도 없도록 충분히 두꺼워야 한다. 상기 층은 두께가 약 1 마이크론까지일 수 있고, 예를 들어, 두께가 약 0.1 ~ 약 1 마이크론일 수 있다. 상술한 바와 같이, 본 발명의 광기전 전지 내의 전기 콘택은 주로, 그리고 바람직하게 웨이퍼의 후면 상에만 있고, 따라서 웨이퍼의 정면인 수광 표면을 음영지게 하거나 불분명하게 하지 않는다. 그 결과, 광 에너지를 전기 에너지로 전환함에 있어서 보다 효율적인 광기전 전지가 형성된다.
이하, 본 발명의 일부 실시형태를 도면과 관련하여 설명한다. 도면이 반드시 비례하여 도시되는 것은 아니다. 예를 들어, 도면에 도시된 각종 금속, 반도체, 및 다른 층의 두께가 서로에 대해 반드시 비례하는 것은 아니다.
도 1은 본 발명의 실시형태에 따른 광기전 전지 (1) 일부의 3차원의 부분 절단면을 도시한다. 도 1에서 전지의 후면은 위를 향하고 있다. 광기전 전지 (1) 는 p-타입 결정 실리콘의 웨이퍼 (5) 를 가진다. 웨이퍼 (5) 의 정면 또는 수광 표면은 텍스처 라인 (10) 으로 도시된 바와 같이 텍스처링된다. 웨이퍼 (5) 는 실리콘 질화물층 (15) 으로 형성된 제 1 패시베이션층을 전면 상에 구비한다. 광기전 전지 (1) 는, 실리콘 질화물이고 웨이퍼 (5) 와 접촉되게 배치되는 제 2 패시베이션층 (25) 을 구비한다. 전지 (1) 는 층 부분 (33) 및 포인트 콘택 (35) 을 포함하는 제 1 전기 콘택 (30) 을 가진다 (분명히 하기 위해서 하나의 포인트 콘택 (35) 만 도시함). 제 1 전기 콘택 (30) 은, 예를 들어, 주석, 또는 안티모니, 인이나 그 조합물과 합금된 주석 등의 금속을 포함한다. 전지 (1) 는 예를 들어, 제 1 전기 콘택 (30) 으로부터 제 2 전기 콘택 (45) 을 전기적으로 분리하는 실리콘 질화물을 포함하는 절연층 (40) 을 가진다. 제 2 전기 콘택은 층 부분 (48) 및 포인트 콘택 (50) 을 포함한다. 제 2 전기 콘택은 예를 들어, 알루미늄과 같은 금속을 포함한다. 분명히 하기 위해서, 하나의 포인트 콘택 (50) 만 도 1에 도시한다. 도 1은 절연층 (40) 이 전기 콘택층 (30) 을 층 (45) 으로부터 분리하고 전기적으로 절연하는 방법을 도시하고, (42) 에서는 절연층이 포인트 콘택 (50) 둘레로 연장되어 포인트 콘택 (50) 을 제 1 콘택 (30) 으로부터 전기적으로 절연하는 방법을 도시한다. 본 발명의 이런 저런 실시형태에서의 절연층 (42) 의 두께는 약 100 마이크론까지일 수 있고, 예를 들어, 약 5 마이크론 두께에서 약 100 마이크론 두께까지일 수 있다. 또한, 도 1은 제 2 콘택 (45) 에서의 만입 (indentation) 또는 함몰 (depression) (60) 을 도시한다. 상기 함몰은 레이저 소성 콘택층 (48) 에 의해 형성되어 포인트 콘택 (50) 을 형성한다. 상기 포인트 콘택을 형성하기 위한 레이저 소성 공정은 이하에서 보다 상세히 설명한다. 또한, 도 1은 전기 연결이 상기 전기 콘택에 의해 이루어질 수 있도록 제 1 전기 콘택층 (30) 이 노출되는 전지 (1) 의 에지를 따라서 영역 (65) 을 도시한다. 상기 전기 연결은 층 (30) 에 솔더링되거나 그렇지 않으면 전기적으로 연결되는 버스 바의 형태일 수 있다.
도 2는 광기전 전지의 후면으로 보이는 도 1에 도시된 것과 동일한 광기전 전지의 일부 평면도이다. 도 1에 도시된 것과 동일한 도 2에 도시된 구성요소는 동일한 번호를 부여한다. 도 2는 포인트 콘택이 광기전 전지의 배면 상의 어레이 패턴의 형태일 수 있음을 나타낸다. 도 2는 함몰 (명확히 하기 위해 몇 개만 번호를 부여함)(60) 을 도시하고, 또한 웨이퍼의 제 1 전기 콘택층 (30) 으로부터 확장되는 포인트 콘택 (35) 을 절취선으로 나타낸다. 외곽 점선부 (명확히 하기 위해 몇 개만 번호를 부여함)(42) 는 포인트 콘택 (50) 둘레에 있는 절연층 (42) 의 경계를 나타낸다.
도 3은 도 2에 도시된 광기전 전지의 단면도를 나타낸다. 단면은 도 2의 3에 따라 도시된다. 도 1 및 도 2의 동일 구성성분에 대응하는 도 3의 전지 (1) 의 모든 구성성분은 동일한 번호가 부여된다.
또한, 도 3은 제 1 전기 포인트 콘택 (30) 의 포인트 콘택 (35) 이 웨이퍼 (5) 와 만나거나 또는 웨이퍼 (5) 로 진입하는 곳에 위치하고, 일련의 "n+"로 나타낸 n+ 에미터 영역 (65) 을 도시한다. 또한, 도 3은 제 2 전기 콘택 (45) 의 포인트 콘택 (50) 이 웨이퍼 (5) 와 만나거나 또는 웨이퍼 (5) 로 진입하는 곳을 일련의 p+ 베이스 또는 오믹 콘택 영역 (70) 으로 도시한다. p+ 영역은 또한 배면 필드 (BSF) 영역으로 작용한다. 이들 포인트 콘택 영역은, 이후 보다 상세히 설명하겠지만, 예를 들어, 레이저 소성 공정에 의해 형성되어, 포인트 콘택을 형성한다. 부호 "p+" 및 "n+" 은 각각 그러한 영역에서의 실리콘 내의 p-타입 및 n-타입 도펀트의 고농도를 나타내는데 사용된다.
오퍼레이션 이론으로 제한하고자 하는 의도 없이, 웨이퍼가 p-타입 웨이퍼이고, 제 1 전기 콘택 및 상응하는 포인트 콘택이 n-타입 전도성이며, 그리고 제 2 전기 콘택 및 상응하는 포인트 콘택이 p-타입 전도성인, 도 1 내지 도 3에 도시된 본 발명의 실시형태에 있어서, 제 1 전기 콘택의 일부인 포인트 콘택 (35) 이 광생성된 (photogenerated) 전자를 수집하고, 제 2 전기 콘택의 포인트 콘택 (50) 이 광생성된 정공을 수집한다. 광생성된 전자 및 정공은, 광이 전면 (10) 에 입사되어 결정 실리콘 웨이퍼 (5) 에서 흡수될 때 생성된다. 고유의 전계를 가진 p-n 접합은 광생성된 전자를 수집하는 것을 돕는 웨이퍼 및 n-타입 포인트 콘택 (35) 의 계면에 형성된다. 포인트 콘택 (50) 은 광생성된 정공을 효율적으로 수집하는 p-타입 웨이퍼 (5) 에 대해 오믹 콘택을 형성한다. 다른 실시형태에서는, 도 1 내지 도 3에 도시된 제 1 전기 콘택이 p-타입 전도성을 가지고, 제 2 전기 콘택이 n-타입 전도성을 가질 수 있다. 마찬가지로, 웨이퍼가 n-타입 전도성을 가진다면, 제 1 전기 콘택 및 상응하는 포인트 콘택은 n-타입 또는 p-타입 전도성일 수 있고, 제 2 전기 콘택 및 그 상응하는 포인트 콘택은 제 1 전기 콘택의 전도성과 상반되는 전도성을 가진다.
상술한 바와 같이, 본 발명의 광기전 전지의 전기 콘택은 금속층 또는 합금층을 포함할 수 있고, 금속층에서 반도체 웨이퍼까지 확장하는 포인트 콘택을 포함한다. 금속층은 약 0.5 ~ 약 10.0 마이크론, 바람직하게 약 1.0 ~ 약 3.0의 두께를 가질 수 있다. 바람직하게는, 금속층의 두께는 광기전 전지에서 임의의 상당한 일련의 저항을 제거하기 위해서 선택된다.
각 층의 포인트 콘택은 행렬과 같이 전지의 후면을 가로지르는 임의의 적합한 패턴일 수 있다. 하지만, 바람직하게는 예를 들어, 도 2에 도시된 바와 같이, 동일하게 이격된 행렬의 패턴이다. 바람직하게, p-타입 웨이퍼에 대해 n+ 콘택 영역 (또는 n-타입 웨이퍼에 대해 p+ 콘택) 을 가지는 에미터 포인트 콘택은, 에미터 포인트 콘택들 사이의 거리가 소수 캐리어 확산 길이보다 작도록 이격된다. 따라서, 500 마이크론인 소수 캐리어 확산 길이에 대해서, 에미터 포인트 콘택들 사이의 공간은 일 포인트 콘택의 중심에서 다른 포인트 콘택의 중심까지 측정한 경우 약 250 마이크론 이하로 떨어져 있다. 예를 들어, 각 전기 콘택에 대한 포인트 콘택 수는 전지 표면의 제곱 센티미터 당 약 102 ~ 약 104 개일 수 있다. 바람직하게는, 베이스 재료에 대해 오믹 영역을 가지는 포인트 콘택 (예를 들어, p-타입 웨이퍼에 대한 p+ 콘택) 의 크기 및 공간은 태양 전지의 일련의 저항을 최소화하고 전지 성능을 최소화하기 위해서 조절된다.
도면에서는 포인트 콘택이 수평 단면이 원형인 원통 모양의 샤프트 또는 컬럼으로 도시되어 있지만, 이러한 포인트 콘택은 임의의 적합한 형상일 수 있다. 예를 들어, 수평 단면이 원형인 원통 모양의 샤프트 또는 컬럼 대신에, 상기 포인트 콘택은 반구형일 수 있고, 타원형 또는 세장형 (more elongated) 단면 형상을 가지는 샤프트 또는 컬럼일 수 있으며, 임의의 적합한 다른 기하 형상 또는 패턴일 수 있다. 상기 포인트 콘택은 선형일 수도 있다. 포인트 콘택의 폭, 예를 들어, 원통 또는 컬럼 형상의 포인트 콘택의 직경이나, 또는 타원형 또는 세장형 단면 형상을 가지는 포인트 콘택의 폭은 약 100 마이크론까지, 예컨대, 약 5 ~ 약 100 마이크론일 수 있다. 도면에 도시된 포인트 콘택은, 금속층에서 웨이퍼 표면에 부착된 곳까지 연장되기에 충분한 길이를 가진다. 포인트 콘택은 표면에서 웨이퍼까지 약 1 ~ 약 10 마이크론 연장될 수 있다.
포인트 콘택은, 상기 포인트 콘택에 대해 본 명세서에서 기재한 바와 같이 임의의 적합한 구조 형성 방법에 의해 형성될 수 있다. 포인트 콘택은, 예를 들어, 먼저 원하는 직경의 개구 또는 홀을 포인트 콘택이 관통하는 층 또는 층들에 형성한 후, 상기 개구 또는 홀을 콘택에 사용되는 금속 등의 재료로 매립함으로써 형성할 수 있다. 상기 개구 또는 홀은 포인트 콘택의 직경 또는 폭에 상응하는 약 5 ~ 약 100 마이크론의 직경 또는 폭을 가질 수 있다. 개구 또는 홀은 기계적 천공 (drill), 포토리소그래피 마스킹 및 식각 공정의 적용, 또는 포인트 콘택이 관통하는 층 및 층들을 어블레이션 (ablation) 또는 제거하기에 충분한 레이저 빔 밀도를 가지는 Nd-YAG 레이저 또는 엑시머 레이저 등의 레이저를 이용한 재료 어블레이션 등의 임의의 적합한 방법에 의해 형성될 수 있다. 개구 또는 홀을 형성하기 위해 레이저를 사용하는 경우, 웨이퍼의 표면이 레이저에 노출되어 레이저에 의해 손상 받았다면, 웨이퍼의 레이저에 의해 손상된 영역을 제거하고 큐어링하기 위해서, 그리고 임의의 잔존하는 결함을 보호하기 위해서, 예컨대 수소 플라즈마 또는 원자 수소에 의해 웨이퍼의 표면을 처리할 수 있다. 포인트 콘택이, 패시베이션층 (예를 들어, 실리콘 질화물) 의 개구 또는 홀이 콘택 재료로 매립되는 방법에 의해 형성되는 경우, 포인트 콘택이 웨이퍼와 만나는 곳과 인접한 고농도 도핑 영역 또는 층을 형성시키는 급속 열 어닐링 공정을 적용하는 것이 바람직하다. 이 에미터 또는 오믹 콘택 영역 또는 층은 포인트 콘택을 형성하는 성분에 의해 도핑되는 웨이퍼의 영역 또는 층이다. 예를 들어, 포인트 콘택이 알루미늄을 포함하는 경우, n-타입 웨이퍼의 에미터 영역은 알루미늄으로 도핑된다. p-타입 도핑량과 도핑층 또는 도핑영역의 깊이는 주로 열 처리 시간 및 온도에 의해서 제어된다. 상기 에미터 및 베이스 영역의 급속 열 어닐링에 의한 형성은 예를 들어, 원하는 콘택 영역을 형성하기 위한 충분한 시간 동안 고온으로 콘택층을 가열하는 것에 의해 성취될 수 있다. 예를 들어, 약 5초 ~ 약 2분 동안 약 800 ~ 약 1000℃ 온도로 한다. 알루미늄의 경우에는, 예를 들어, 1분 동안 약 900℃ 온도로 한다. 또 다른 경우, 본 발명의 광기전 전지에 있어서 포인트 콘택 및 상응하는 에미터 및 오믹 영역을 형성하기 위한 보다 바람직한 방법은 예를 들어, 레이저를 사용한 소성 공정을 적용하는 것이다. 레이저 소성 공정에서, 금속층과 같이, 콘택에 사용되는 재료의 표면은 레이저 빔을 사용하여 가열한다. 금속과 같은 가열된 재료는 하인층 (underlying layer) 을 통해 웨이퍼로 용융한다. 열 금속 또는 다른 재료는, 그것이 웨이퍼에 접촉하는 경우, 상술한 바와 같이 에미터 또는 오믹 콘택 영역을 또한 형성한다. 레이저 소성 공정은 예를들어, 약 10 ~ 100 ns 의 펄스 주기로 Q-스위칭된 Nd-YAG 레이저를 사용하여 수행될 수 있다. 레이저의 사용 이외에, 포인트 콘택을 형성하기 위한 상기 소성 공정은, 콘택 재료를 가열하고 소성된 콘택을 형성하기 위해서 예를 들어, 전자 또는 이온 빔 충격을 적용하여 성취할 수 있다.
제 1 콘택 및 제 2 콘택 사이에 배치되어 콘택을 전기적으로 분리시키는 절연층은 약 70 ~ 약 2000 nm 두께를 가질 수 있다. 상술한 바와 같이, 상기 절연층은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 이산화물 중 하나 이상을 포함할 수 있다. 다른 적합한 유전체 재료를 일부 포함할 수 있다. 절연층은 제 1 콘택층 및 제 2 콘택층 사이에 상당한 누설이 없도록 핀홀이 없어야 한다.
본 발명에 의해 도 1 내지 도 3에 도시된 구조를 가지는 광기전 전지의 제조 공정을 이하 설명하지만, 이것이 상기 광기전 전지의 유일한 제조 공정은 아니다. 공정은 도 4를 참조하여 설명한다. 도 1 내지 도 3에서와 동일한 도 4의 엘리먼트에는 동일한 번호가 부여된다.
그 공정은, 광기전 전지의 수광측이 되는 웨이퍼의 표면 상에 예를 들어, 실리콘 질화물층 (15) 을 가지는 p-타입 실리콘 웨이퍼 (5) 를 텍스처링하는 것부터 시작한다. 상술한 바와 같이, 이 층은 표면 패시베이션층은 물론, 반사방지 코팅으로서 기능한다. 이 웨이퍼는 도 4a에 도시된다. 다음 단계에서, 도 4b에 도시된 바와 같이, 예를 들어, 실리콘 질화물의 제 2 패시베이션층 (25) 이 웨이퍼의 제 2 측 상에서, 웨이퍼 표면 상에서 직접적으로 PECVD로 증착된다. 도 4c에 도시된 다음 단계에서, 예를 들어, 안티모니와 합금된 주석을 포함하는 제 1 금속 콘택층 (30) 을 마그네트론 스퍼터링으로 부가한다. 다음 단계에서, 도 4d에 도시된 바와 같이, 복수의 레이저 소성 콘택 (35) 은, 예를 들어, Nd-YAG 레이저로부터의 레이저 빔을 금속층 (30) 의 외부 표면에 직접 가하여 금속층 (30) 에 형성한다. 레이저는 스팟으로 금속층을 가열하고, 레이저가 금속층 상에 위치하는 영역에서 금속층을 용융시킨다. 그 공정은, 가열된 금속이 그 층 (25) 을 통해 실리콘 웨이퍼로 용융하여 레이저 소성 콘택 (35) 을 형성하도록 수행된다. 도 4d에 도시된 바와 같이, 만입 또는 딤플 (dimple)(38) 이, 레이저 소성 콘택을 형성하기 위해서 레이저 빔이 위치하는 금속층 (30) 의 표면 상에 형성된다. 도 4e에 도시된 바와 같이, 다음 단계의 공정에서, 복수의 홀 또는 개구 (39) 는 적어도 금속층 (30) 및 바람직하게는 도 4e에 도시된 바와 같이 웨이퍼까지의 패시베이션층 (25) 을 거쳐 형성된다. 본 발명의 전지 형성 공정에서, 상기 홀 또는 개구는 임의의 적합한 형태일 수 있다. 예를 들어 타원형, 세장형, 선형일 수 있지만, 구형인 것이 바람직하다. 상기 홀 또는 개구의 직경 또는 폭은 약 5 ~ 약 100 마이크론일 수 있다. 도 4f에 도시된 바와 같이, 다음 단계 공정에서, 예를 들어, 실리콘 질화물인 절연층 (40) 이 PECVD 를 사용하여 제 1 금속 콘택층 (30) 상에 증착된다. 이 절연층은 홀 또는 개구 (39) 를 매립하다. 다음 단계에서, 도 4g에 도시된 바와 같이, 예를 들어, 알루미늄인 제 2 금속 콘택층 (48) 이 스퍼터링으로 절연층 (40) 상에 증착된다. 다음 단계에서, 도 4h에 도시된 바와 같이, 복수의 레이저 소성 콘택 (50) 은, 예를 들어, Nd-YAG 레이저로부터의 레이저 빔을 금속층 (48) 외부 표면 상에 직접 조사하여 금속층 (48) 에 형성한다. 레이저는 금속층을 스팟으로 가열하여, 레이저가 금속층에 위치하는 영역에서 금속층을 용융시킨다. 그 공정은, 가열된 금속이 개구 (39) 에서 증착된 절연층 (40) 을 통해서 실리콘 웨이퍼로 용융되도록, 수행되어, 레이저 소성 콘택 (50) 을 형성한다. 금속층 (48) 의 가열 공정은, 가열된 금속이 절연층 (40) 을 통해 용융하고, 절연층 (40) 의 영역 (42) 이 포인트 콘택 (50) 둘레에 잔존하도록 수행하여, 전기적으로 절연된 포인트 콘택 (50) 을 형성한다. 도 4h는 웨이퍼의 배면 측에 양 전기 콘택을 가지는 완성된 전지를 나타내며, 전기 콘택 각각은 실리콘 웨이퍼와 접촉하는 포인트 콘택을 구비한다. 도 4에 도시되지는 않았으나, 다른 대안의 공정 단계에서는, 제 1 패시베이션층 및 절연층을 통해 콘택을 소성하는 것보다 오히려, 홀 또는 개구를 제 2 패시베이션층 및 절연층에 형성할 수 있고, 금속층을 증착할 때, 금속을 홀 또는 개구에 매립하여 포인트 콘택을 형성한다. 예를 들어, 도 4f를 참조하면, 절연층 (40) 이 홀 (39) 을 매립하는 영역에서, 홀 또는 개구를 층 (40) 에 형성할 수 있다. 이것은 도 4i에 도시되는데, 홀 또는 개구 (80) 가 절연층 (40) 을 통해서, 바람직하게는 아래로 웨이퍼 (5) 까지, 심지어는 도 4i에 도시된 바와 같이 웨이퍼 (5) 내부까지 형성된다. 다음, 금속층 (48) 이 증착될 때, 금속이 홀 (80) 을 매립하여 웨이퍼 (5) 와 접촉하는 포인트 콘택 (50) 을 형성한다. 이어서, 금속층 (48) 으로부터 웨이퍼로 도펀트를 확산시키기 위해서 급속 열 어닐링 공정을 적용하여, 고농도로 도핑된 에미터 또는 베이스 콘택 영역을 형성한다.
도 5는 광기전 전지 (2) 가 실리콘 웨이퍼 (5) 및 절연층 (42) 사이에서 포인트 콘택 (50) 둘레에 배치된, 예를 들어 붕소로 도핑된 a-Si:H의 버퍼층 (81) 을 가지는 본 발명의 또 다른 바람직한 실시형태를 도시한다. 이 버퍼층은 약 40nm까지의 두께, 예를 들어, 약 3nm ~ 약 40nm의 두께를 가질 수 있다. 도 1 내지 도 4에 도시된 엘리먼트와 동일한 도 5의 모든 엘리먼트는 동일한 번호가 부여된다.
도 5는 웨이퍼 (5) 및 절연 영역 (42) 사이에서 포인트 콘택 (50) 가까이에 배치된 예를 들어, 붕소로 도핑된 a-Si:H (또는 도핑되지 않은 a-Si:H 층 및 붕소로 도핑된 a-Si:H 층) 인 버퍼층 (81) 을 도시한다. 후술되는 이유 때문에, 도 5에 도시된 광기전 전지 (2) 는 콘택층 (30) 최상부에 층 (82) 을 구비한다. 또한, 도 5는 p-타입 웨이퍼 (5) 에서 일련의 "-" 로 표시되는 반전층 (85) 을 도시한다. 임의의 이론에 의해 한정시키려는 의도는 아니지만, 실리콘 질화물층 (25) 에서 일련의 "+"로 표시되는 양전하는 소수 캐리어의 수집을 어시스트하는 상기 반전층을 형성할 수 있다. 붕소로 도핑된 a-Si:H 와 같은 재료의 버퍼층 (81) 은 반전층이 포인트 콘택 (50) 가까이에 형성되는 것을 방지하는 역할을 한다. 상기 층 (81) 이 존재하지 않는다면, 소수 캐리어는 반전층을 통해서 포인트 콘택 (50) 으로 누설되고, 광기전 전지에서의 분로를 야기할 수 있다.
도 5에 도시된 구조의 광기전 전지는 도 4에 도시된 공정에 추가 단계를 부가하여 형성될 수 있다. 구체적으로, 도 4e에 도시된 공정 단계 이후, 예를 들어, 붕소로 도핑된 a-Si:H 층 (또는 도핑되지 않은 a-Si:H 층 및 붕소로 도핑된 a-Si:H 층) 이 증착되고, 상기 층이 개구 (39) 에 형성되어 층 (81) 을 형성하고, 또한 층 (30) 상부에 층 (82) 을 형성한다. 이후, 나머지 공정은 동일하다. 상기 공정 단계를 적용한 광기전 전지의 형성은, 도 5에 도시된 구조를 제조한다. 붕소로 도핑된 a-Si:H 층은 a-Si:H 를 형성하고, 예를 들어, B2H6을 도펀트 가스로 첨가하는 상술된 하나 이상의 방법에 의해 증착될 수 있다. 붕소 도핑층의 두께는 약 30nm 까지, 예를 들어, 약 5 ~ 약 30nm 일 수 있고, 도펀트 양은, 적합하게 선택되지 않을 경우 반전층 및 포인트 콘택 (50) 사이에 일어날 수 있는 임의의 전류 누설을 최소화하기 위해서 적합하게 선택되고; 따라서 붕소 도핑층의 두께 및 층 내의 붕소 농도는 층 (81) 옆의 실리콘층에서 일어나는 밴드 밴딩의 상당량을 방지하기 위해서 바람직하게 조절된다. 붕소 도핑층 및 a-Si:H 층의 조합이 적용된다면, a-Si:H 는 약 30nm까지의 두께, 예를 들어, 약 3 ~ 약 30nm의 두께를 가질 수 있고, 붕소 도핑층의 두께 및 붕소 농도는 전술된 전류 누설을 최소화하기 위해서 적합하게 선택된다. a-Si:H 이외에, 탄소와 합금된 수소화 비정질 실리콘 또는 마이크로결정 실리콘 또는 상술한 바와 같이 붕소 또는 인으로 도핑된 수소화 비정질 실리콘과 같은 다른 재료, 및 그 하나 이상의 혼합물이 또한 포인트 콘택 (50) 과 가까운 반전층의 형성을 방지하기 위한 버퍼층 (81) 으로 사용될 수 있다.
본 명세서에서 다른 층 상부 또는 웨이퍼 상부에 배치된 층에 대해 언급할 때, 반드시 상기 층이 상기 다른 층 또는 웨이퍼 상에 바로 배치되어 접촉되는 것을 의미하는 것은 아니다. 다른 재료의 층은 상기 층 사이 또는 상기 층과 웨이퍼 사이에 존재할 수 있다.
본 명세서에서 달리 특정되지 않으면, 실리콘 질화물은 바람직하게 수소화 실리콘 질화물을 의미한다. 예를 들어, 약 5 ~ 약 20 원자% 수소를 가질 수 있다. 상기 실리콘 질화물은 PECVD로 형성될 수 있다. PECVD로 형성되는 상기 실리콘 질화물은 통상 Si3N4와 근접한 화학양론을 가진다. 상기 인 또는 붕소 등의 도펀트, 또는 질소 또는 탄소 등의 다른 원소와 함께 또는 이것들 없이, a-Si:H 층을 증착하는 방법이 당업계에 주지되어 있다. 하지만, 수소 내 실란의 혼합물을 사용하여 상기 층을 PECVD로 증착하는 일반적인 조건은, 기판 온도가 약 100 ~ 약 250℃이고, 압력이 약 0.05 ~ 약 5 Torr 이다. 실리콘 질화물층의 증착 방법이 또한 주지되어 있다. 하지만, 실란 및 암모니아의 혼합물을 사용하여 PECVD로 상기 층을 증착하는 일반적인 조건은, 기판 온도가 약 200 ~ 약 450℃이고, 압력이 약 0.05 ~ 약 2 Torr 이다.
본 발명의 광기전 전지는 광 에너지를 전기 에너지로의 전환시 높은 효율성을 가진다. 바람직하게 약 100 ~ 약 250 제곱 센티미터의 면적인 단결정 실리콘 웨이퍼를 사용하여 형성된 본 발명의 광기전 전지는 적어도 약 20%의 효율성을 가질 수 있고, 적어도 약 23%까지의 또는 적어도 약 23%의 효율성을 가질 수 있다. 본 명세서에 사용된 바와 같이, 본 발명의 공정에 의해 형성된 광기전 전지의 효율성은 1000W/m2 (제곱 미터 당 1000 와트) 의 조명을 사용하여 25℃에서 AM 1.5G의 표준 테스트 조건을 적용하여 측정하며, 그 효율성은 광 에너지 입력에 대한 전지의 전기 에너지 출력으로 퍼센트로 표현된다.
본 발명의 광기전 전지는, 예를 들어, 복수의 상기 전지가 원하는 배열로 전기적으로 연결되고, 다른 적합한 재료 또는 유리 섹션과 같은 적합한 지지 기판 위에 또는 그 사이에 탑재되는 모듈을 형성하기 위해서 사용될 수 있다. 광기전 전지로부터 모듈을 형성하는 방법은 당업자들에게 주지되어 있다.
본 명세서에는 본 발명의 일부 실시형태만이 설명되고 기재된다. 다른 실시형태 및 각종 변형은 상기 기재로부터 당업자들에게는 명백하다. 이들 및 다른 대안은 본 발명의 사상 및 범위 내에서 등가물로 간주된다.
2005년 12월 16일에 출원된 미국 특허 가출원 60/751,168호가 그 전체로서 참조로 본 명세서에 포함된다.

Claims (15)

  1. 제 1 전도성 타입의 반도체 재료를 포함하고, 수광의 제 1 표면 및 상기 제 1 표면 반대쪽의 제 2 표면을 포함하는 웨이퍼;
    상기 웨이퍼의 제 1 표면 상부에 배치된 제 1 패시베이션층 (passivation layer);
    상기 웨이퍼의 제 2 표면 상부에 배치된 제 2 패시베이션층;
    상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택들을 포함하고, 상기 웨이퍼의 전도성과 상반되는 전도성을 가지는 제 1 전기 콘택;
    상기 웨이퍼의 제 2 표면 상부에 배치된 포인트 콘택들을 포함하고, 상기 제 1 전기 콘택으로부터 전기적으로 분리된 제 2 전기 콘택을 포함하는, 광기전 전지.
  2. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 도핑된 결정 또는 다결정 실리콘을 포함하는, 광기전 전지.
  3. 제 2 항에 있어서,
    상기 제 1 패시베이션층은 실리콘 질화물, 수소화 비정질 실리콘, 수소화 마이크로결정 실리콘 또는 그 조합물을 포함하는, 광기전 전지.
  4. 제 3 항에 있어서,
    상기 제 1 패시베이션층은 실리콘 질화물을 포함하는, 광기전 전지.
  5. 제 1 항에 있어서,
    상기 포인트 콘택들이 상기 웨이퍼의 표면으로 진입하는 부분에, 전기 콘택의 상기 포인트 콘택들과 인접하는 에미터 영역들을 포함하는, 광기전 전지.
  6. 제 1 항에 있어서,
    상기 포인트 콘택들이 상기 웨이퍼의 표면으로 진입하는 부분에, 전기 콘택의 상기 포인트 콘택들과 인접하는 오믹 영역들을 포함하는, 광기전 전지.
  7. 제 1 항에 있어서,
    상기 포인트 콘택들 중 하나에 근접하는 반전층을 포함하는, 광기전 전지.
  8. 제 1 항에 있어서,
    상기 포인트 콘택들은 레이저 소성 (laser firing) 에 의해 형성되는, 광기전 전지.
  9. 제 1 항에 있어서,
    상기 콘택들 중 하나는 안티모니, 인 또는 그 조합물 중 하나 이상과 합금된 주석을 포함하는, 광기전 전지.
  10. 제 1 항에 있어서,
    상기 웨이퍼는 확산 길이를 가지고,
    상기 웨이퍼의 두께에 대한 상기 확산 길이의 비율은 1.1 보다 큰, 광기전 전지.
  11. 제 1 전도성 타입이고, 수광의 제 1 표면 및 상기 제 1 표면 반대쪽의 제 2 표면을 구비하는 반도체 웨이퍼로부터 광기전 전지를 제조하는 방법으로서,
    상기 웨이퍼의 제 1 표면 상에 배치되는 제 1 패시베이션층을 형성하는 단계;
    상기 웨이퍼의 제 2 표면 상에 배치되는 제 2 패시베이션층을 형성하는 단계;
    상기 제 2 패시베이션층 상에 제 1 전기 콘택 재료층을 형성하는 단계;
    상기 제 1 전기 콘택 재료층으로부터 상기 제 2 패시베이션층을 관통하여 상기 웨이퍼로, 복수의 포인트 콘택을 형성하는 단계;
    상기 제 1 전기 콘택 재료층에 상기 제 2 패시베이션층을 관통하는 복수의 개구를 형성하는 단계;
    상기 제 1 전기 콘택 재료층 상부 및 상기 복수의 개구로 절연 재료층을 형성하여 매립된 개구를 형성하는 단계;
    상기 절연 재료층 상부에 제 2 전기 콘택 재료층을 형성하는 단계;
    상기 제 2 전기 콘택 재료층으로부터 상기 매립된 개구를 통하여 상기 웨이퍼로, 복수의 포인트 콘택을 형성하는 단계를 포함하는, 광기전 전지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 포인트 콘택들은 레이저 소성 (laser firing) 에 의해 형성되는, 광기전 전지의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 패시베이션층 및 상기 제 2 패시베이션층은 실리콘 질화물을 포함하는, 광기전 전지의 제조 방법.
  14. 제 1 항에 있어서,
    상기 전기 콘택들 중 하나는 주석을 포함하는, 광기전 전지의 제조 방법.
  15. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 도핑된 결정 실리콘 또는 다결정 실리콘을 포함하는, 광기전 전지의 제조 방법.
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