KR20080084299A - 웨이퍼 레벨 패키지 및 그의 제조방법 - Google Patents

Abstract

본 발명에 따른 웨이퍼 레벨 패키지 및 그의 제조방법은, 일면에 다수의 본딩 패드를 구비한 반도체 칩과, 상기 반도체 칩 상에 형성되며, 일면이 상기 본딩 패드와 연결되고 타면에 볼 랜드를 구비한 재배선과, 상기 재배선의 볼 랜드 상에 부착된 솔더 볼과, 상기 솔더 볼들 사이의 공간을 포함한 반도체 칩의 일면 및 타면에 형성된 증착 유도막과, 상기 증착 유도막을 포함한 반도체 칩 일면 및 타면 상에 상기 솔더 볼이 노출되도록 형성된 캡핑막을 포함한다.

Description

웨이퍼 레벨 패키지 및 그의 제조방법{Wafer level package and method of manufacturing using the same}

도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 설명하기 위해 도시한 단면도.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 반도체 칩 102, 202 : 증착 유도막

104, 204 : 캡핑막 106, 206 : 솔더볼

108, 208 : 본딩패드 110, 210 : 재배선

200 : 웨이퍼

본 발명은 웨이퍼 레벨 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 패키지 전체를 캡핑막으로 증착하여 보호한 웨이퍼 레벨 패키지 및 그의 제조방법에 관한 것이다.

오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.

상기와 같은 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩이 외부 환경으로부터의 보호와 용이한 실장 및 동작 신뢰성 확보 등을 위하여 패키지 형태를 갖게 된다.

아울러, 최근 개발되어 제안되고 있는 새로운 패키지 형태의 하나가 칩 스케일 패키지(Chip scale package) 또는 칩 사이즈 패키지(Chip size package)이다. 칩 스케일 패키지는 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있으며, 일반적으로 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.

한편, 상기와 같은 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 기존의 플라스틱 패키지에 비하여 신뢰성의 확보가 어렵고, 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비가 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 단점이 있다.

이와 같은 문제점을 해결하기 위하여 웨이퍼 레벨 칩 스케일 패키지(Wafer level chip scale package)라는 제조 기술이 제안되었다. 이러한 웨이퍼 레벨 칩 스케일 패키지는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리 작업을 거쳐 제조된다.

이하에서는, 주지된 종래의 웨이퍼 레벨 패키지의 제조방법에 대해 간략하게 설명하도록 한다.

상면에 회로패턴이 형성된 반도체칩 상면 전체에 절연막을 형성하고 포토 공정을 통하여 본딩 패드를 노출시키고, 상기 절연막으로 형성된 반도체칩 상면 일부에 전기적 신호연결을 위하여 메탈층을 증착시킨다.

다음으로, 다시 포토 공정을 이용하여 상기 반도체칩상에 증착된 메탈층과 볼 랜드를 도금한 후, 상기 메탈층을 식각하여 솔더 범프가 형성될 영역을 노출시키며, 상기 솔더 범프가 형성될 영역과 본딩 패드 간이 전기적으로 연결되도록 재배선층을 형성한다.

그런 다음, 상기 솔더 범프가 형성될 영역을 제외한 전 부분에 솔더 마스크를 형성시키고, 상기 노출된 솔더 범프 자리에 솔더를 부착하여 마운팅(mounting)하며, 각각의 패키지로 쏘잉(sawing)하여 웨이퍼 레벨 패키지를 제조한다.

그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 웨이퍼 레벨 패키지는, 솔더 형성 공정 이전 웨이퍼 전면에 캡핑막을 코팅하여 반도체 칩을 보호하는 역할을 수행하는데, 패키지의 한쪽 방향만 코팅하기 때문에 전체 패키지의 완벽한 보호기능을 수행하지 못한다.

한편, 상기와 같은 문제점을 해결하고자 패키지의 전체 부분을 코팅하면 여러 단계의 공정을 수행하기 때문에 그에 따른 공정 추가로 인한 패키지 제작시 비용 증가 및 제작기간이 증가하게 된다.

또한, 상기와 같은 캡핑막이 서로 다른 이 종의 물질로 형성하게 되면 그에 따른 웨이퍼 레벨 패키지의 공정 수행 후, 패키지의 휨 현상이 발생하여 반도체 패키지의 특성이 저하되게 된다.

따라서, 본 발명은 패키지 전체를 보호하면서 패키지 제작 비용 및 제작 기간을 감소시킨 웨이퍼 레벨 패키지 및 그의 제조방법을 제공한다.

또한, 본 발명은 휨 현상을 방지한 웨이퍼 레벨 패키지 및 그의 제조방법을 제공한다.

게다가, 본 발명은 반도체 패키지의 특성 저하를 방지한 웨이퍼 레벨 패키지 및 그의 제조방법을 제공한다.

본 발명에 따른 웨이퍼 레벨 패키지는, 일면에 다수의 본딩 패드를 구비한 반도체 칩; 상기 반도체 칩 상에 형성되며, 일면이 상기 본딩 패드와 연결되고 타면에 볼 랜드를 구비한 재배선; 상기 재배선의 볼 랜드 상에 부착된 솔더 볼; 상기 솔더 볼들 사이의 공간을 포함한 반도체 칩의 일면 및 타면에 형성된 증착 유도막; 및 상기 증착 유도막을 포함한 반도체 칩 일면 및 타면 상에 상기 솔더 볼이 노출되도록 형성된 캡핑막;을 포함한다.

상기 증착 유도막은 50∼100㎛의 두께로 형성된다.

상기 캡핑막은 폴리머로 이루어진다.

또한, 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 일면에 다수의 본딩 패드를 구비한 반도체 칩들로 이루어진 웨이퍼 상에 일면이 상기 반도체 칩의 본딩 패드와 연결되고, 타면에 볼랜드를 구비한 재배선층을 형성하는 단계; 상기 재배선층의 타면에 구비된 볼랜드에 솔더 볼을 부착하는 단계; 상기 솔더 볼 사이 공간을 포함한 상기 웨이퍼의 일면 및 타면에 증착 유도막을 형성하는 단계; 상기 증착 유도막을 포함한 웨이퍼의 일면 및 타면에 상기 솔더 볼이 노출되도록 캡핑막을 형성하는 단계; 및 상기 캡핑막이 형성된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계;를 포함한다.

상기 증착 유도막은 CVD(chemicla vapor deposition) 방식을 이용하여 50∼100㎛의 두께로 형성한다.

상기 캡핑막은 CVD(chemical vapor deposition) 방식을 이용하여 폴리머로 형성한다.

(실시예)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명은, 웨이퍼 레벨 패키지에서의 반도체 칩을 보호해주는 캡핑막을 CVD(chemical vapor deposition) 방식으로 패키지의 일면 및 타면에 증착하여 웨이퍼 레벨 패키지를 제조한다.

또한, 상기 캡핑막 증착 전에 먼저, 웨이퍼 상에 증착 유도막을 형성한 다음 상기 캡핑막을 증착한다.

이렇게 하면, 패키지의 한쪽 면만 캡핑막을 증착해주어 반도체 칩을 보호하는 종래의 웨이퍼 레벨 패키지와 달리, 패키지의 양면을 전부 캡핑막으로 증착함으 로써, 그에 따른 패키지에서의 반도체 칩의 보호 기능을 향상시킬 수 있다.

게다가, 상기와 같이 CVD의 방식을 이용하여 캡핑막을 증착하여 웨이퍼의 일면 및 타면을 한번에 형성해줌으로써, 그에 따른 패키지 제작 비용 및 제작 기간의 마진을 향상시킬 수 있다.

또한, 상기와 같이 CVD 방식을 이용하여 웨이퍼의 일면 및 타면에 캡핑막을 한번에 증착함으로써, 동일한 캡핑 물질로 구성됨에 따른 패키지 제작 공정 완료 후 패키지의 휨 현상을 방지할 수 있다.

부가하여, 상기 증착 유도막을 이용하여 캡핑막을 증착해줌으로써, 균일한 캡핑막의 증착이 가능하다.

아울러, 상기 캡핑막이 웨이퍼 양면에 형성됨으로써, 각각의 반도체 패키지로 분리하기 위한 웨이퍼 쏘잉(sawing)시의 치핑(chipping) 현상을 방지할 수 있다.

자세하게, 도 1은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 본 발명에 따른 웨이퍼 레벨 패키지는, 일면에 다수의 본딩 패드(108)를 구비한 반도체 칩(100) 상에 일면이 상기 본딩 패드(108)와 연결되고 타면에 볼 랜드(도시안됨)를 구비한 재배선(110)이 형성된다.

상기 재배선(110)의 볼 랜드 상에는 솔더 볼(106)이 부착되며, 상기 솔더 볼(106)들 사이의 공간을 포함한 반도체 칩(100)의 일면 및 타면에는 폴리머와 같은 물질로 이루어진 증착 유도막(102)이 형성된다.

또한, 상기 증착 유도막(102)을 포함한 반도체 칩(100)의 일면 및 타면 상에 상기 솔더 볼(106)이 노출되도록 외부의 스트레스로부터 보호하기 위해 캡핑막(104)이 형성된다. 이때, 상기 캡핑막(104)은 폴리머로 형성되도록 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 일면에 다수의 본딩 패드(208)를 구비한 반도체 칩들로 이루어진 웨이퍼(200) 상에 일면이 상기 반도체 칩의 본딩 패드(208)와 연결되고, 타면에 볼 랜드(도시안됨)를 구비한 재배선(210)층을 형성한다. 그리고, 상기 재배선(210)층의 타면에 구비된 볼 랜드에 솔더 볼(206)을 부착한다.

도 2b를 참조하면, 상기 볼 랜드에 부착된 솔더 볼(206) 사이의 공간을 포함하는 상기 웨이퍼(200)의 일면 및 타면에 증착 유도막(202)을 형성한다.

여기서, 상기 증착 유도막(202)은 CVD(chemicla vapor deposition) 방식을 이용하여 50∼100㎛의 두께를 갖는 폴리머와 같은 물질로 형성한다.

이어서, 상기 증착 유도막(202)을 포함한 웨이퍼(200)의 일면 및 타면에 상기 솔더 볼(206)이 노출되도록 캡핑막(204)을 형성한다. 여기서, 상기 캡핑막(204)은 CVD 방식을 이용하여 폴리머로 형성하도록 하며 상기 증착 유도막(202)을 기준으로 웨이퍼(200) 상에 균일하게 증착하도록 한다.

도 2c를 참조하면, 상기 캡핑막(204)이 형성된 웨이퍼(200)를 반도체 칩 레벨로 쏘잉하여 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 완성한다.

이 경우, 본 발명은 패키지의 한쪽 면만 캡핑막을 증착해주어 반도체 칩을 보호하는 종래의 웨이퍼 레벨 패키지와 달리, 패키지의 양면을 전부 캡핑막으로 증착함으로써, 그에 따른 패키지에서의 반도체 칩의 보호 기능을 향상시킬 수 있다.

게다가, CVD의 방식을 이용하여 캡핑막을 증착하여 웨이퍼의 일면 및 타면을 한번에 증착시켜 형성해줌으로써, 그에 따른 패키지 제작 비용 및 제작 기간의 마진을 향상시킬 수 있다.

또한, CVD 방식을 이용하여 웨이퍼의 일면 및 타면에 캡핑막을 한번에 증착함으로써, 동일한 캡핑 물질로 구성됨에 따른 패키지 제작 공정 완료 후 패키지의 휨 현상을 방지할 수 있다.

부가하여, 증착 유도막을 이용하여 캡핑막을 증착해줌으로써, 균일한 캡핑막의 증착이 가능하다.

아울러, 캡핑막이 웨이퍼 양면에 형성됨으로써, 각각의 반도체 패키지로 분리하기 위한 웨이퍼 쏘잉(sawing)시의 치핑(chipping) 현상을 방지할 수 있다.

한편, 상기 반도체 칩 레벨로 쏘잉된 각각의 반도체 칩들을 기판 상에 적어도 둘 이상 적층시켜 스택 패키지로 구성하여 본 발명의 다른 실시예를 적용할 수 있다.

이때, 쏘잉된 상기 반도체 칩 레벨의 각 반도체 칩들에 형성된 캡핑막은 상기 반도체 칩 간을 부착시켜주는 접착 부재의 역할을 수행하여 상기 반도체 칩간을 부착시키기 위한 추가적인 접착 부재가 요구되지 않는다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이 본 발명은, 패키지의 상면 및 하면을 전부 캡핑막으로 증착함으로써, 그에 따른 패키지에서의 반도체 칩의 보호 기능을 향상시킬 수 있다.

게다가, 본 발명은 CVD(chemical vapor deposition)의 방식을 이용하여 캡핑막을 증착하여 웨이퍼의 상면 및 하면을 한번에 증착시켜 형성해줌으로써, 그에 따른 패키지 제작 비용 및 제작 기간의 마진을 향상시킬 수 있다.

또한, 본 발명은 CVD(chemical vapor deposition) 방식을 이용하여 웨이퍼의 상면 및 하면에 캡핑막을 한번에 증착함으로써, 동일한 캡핑 물질로 구성됨에 따른 패키지 제작 공정 완료 후 패키지의 휨 현상을 방지할 수 있다.

부가하여, 본 발명은 증착 유도막을 이용하여 캡핑막을 증착해줌으로써, 균일한 캡핑막의 증착이 가능하다.

아울러, 본 발명은 상기 캡핑막이 웨이퍼 양면에 형성됨으로써, 각각의 반도체 패키지로 분리하기 위한 웨이퍼 쏘잉(sawing)시의 치핑(chipping) 현상을 방지할 수 있다.

Claims (6)

1. 일면에 다수의 본딩 패드를 구비한 반도체 칩;

   상기 반도체 칩 상에 형성되며, 일면이 상기 본딩 패드와 연결되고 타면에 볼 랜드를 구비한 재배선;

   상기 재배선의 볼 랜드 상에 부착된 솔더 볼;

   상기 솔더 볼들 사이의 공간을 포함한 반도체 칩의 일면 및 타면에 형성된 증착 유도막; 및

   상기 증착 유도막을 포함한 반도체 칩 일면 및 타면 상에 상기 솔더 볼이 노출되도록 형성된 캡핑막;

   을 포함하는 것을 포함하는 웨이퍼 레벨 패키지.
2. 제 1 항에 있어서,

   상기 증착 유도막은 50∼100㎛의 두께로 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
3. 제 1 항에 있어서,

   상기 캡핑막은 폴리머로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
4. 일면에 다수의 본딩 패드를 구비한 반도체 칩들로 이루어진 웨이퍼 상에 일 면이 상기 반도체 칩의 본딩 패드와 연결되고, 타면에 볼랜드를 구비한 재배선층을 형성하는 단계;

   상기 재배선층의 타면에 구비된 볼랜드에 솔더 볼을 부착하는 단계;

   상기 솔더 볼 사이 공간을 포함한 상기 웨이퍼의 일면 및 타면에 증착 유도막을 형성하는 단계;

   상기 증착 유도막을 포함한 웨이퍼의 일면 및 타면에 상기 솔더 볼이 노출되도록 캡핑막을 형성하는 단계; 및

   상기 캡핑막이 형성된 웨이퍼를 반도체 칩 레벨로 쏘잉하는 단계;

   를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
5. 제 4 항에 있어서,

   상기 증착 유도막은 CVD(chemicla vapor deposition) 방식을 이용하여 50∼100㎛의 두께로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
6. 제 5 항에 있어서,

   상기 캡핑막은 CVD(chemical vapor deposition) 방식을 이용하여 폴리머로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.

Images