KR20080079672A - Semiconductor measuring apparatus and semiconductor measuring method - Google Patents
Semiconductor measuring apparatus and semiconductor measuring method Download PDFInfo
- Publication number
- KR20080079672A KR20080079672A KR1020087016766A KR20087016766A KR20080079672A KR 20080079672 A KR20080079672 A KR 20080079672A KR 1020087016766 A KR1020087016766 A KR 1020087016766A KR 20087016766 A KR20087016766 A KR 20087016766A KR 20080079672 A KR20080079672 A KR 20080079672A
- Authority
- KR
- South Korea
- Prior art keywords
- waveform
- hole
- substrate
- semiconductor
- electron beam
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 238000000034 method Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims abstract description 179
- 238000010894 electron beam technology Methods 0.000 claims abstract description 99
- 238000011156 evaluation Methods 0.000 claims abstract description 64
- 239000000284 extract Substances 0.000 claims description 10
- 230000010354 integration Effects 0.000 claims description 4
- 238000005259 measurement Methods 0.000 description 26
- 238000000605 extraction Methods 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 238000010586 diagram Methods 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 230000006870 function Effects 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 238000012545 processing Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Analysing Materials By The Use Of Radiation (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Abstract
Description
본 발명은, 전자빔을 이용한 반도체 측정 장치 및 반도체 측정 방법에 관한 것이며, 특히 콘택트 홀 등의 미세 구조를 평가하는데 바람직한 측정 기술에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a semiconductor measuring device and a semiconductor measuring method using an electron beam, and in particular, to a measuring technique suitable for evaluating microstructures such as contact holes.
반도체 디바이스의 미세 구조의 1개에 콘택트 홀이 있다. 이 콘택트 홀은, 실리콘 기판에 형성된 예를 들면, 트랜지스터와 다른 전기 소자를 전기적으로 접속하기 위한 배선 구조의 일부를 이룬다. 이 콘택트 홀의 구조를 측정하기 위한 방법으로서, 전자빔을 사용한 방법이 일반적으로 이용되고 있고, 이 종류의 장치로서 CDSEM가 널리 알려져 있다.There is a contact hole in one of the microstructures of the semiconductor device. This contact hole forms a part of the wiring structure for electrically connecting the transistor and other electrical elements formed in the silicon substrate, for example. As a method for measuring the structure of this contact hole, a method using an electron beam is generally used, and CDSEM is widely known as an apparatus of this kind.
전술한 CDSEM에, 측정 대상의 미세 구조가 형성된 반도체 기판 표면을 전자빔으로 라인형으로 주사하고, 그때 생기는 2차 전자를 검출하여 얻어지는 파형으로부터 미세 구조를 측정한다. 이 2차 전자의 파형에는 미세 구조가 가지는 에지에 관한 정보가 포함되어 있고, 이 에지는 콘트라스트의 차(差)로서 인식된다.In the above-described CDSEM, the surface of the semiconductor substrate on which the microstructure to be measured is formed is scanned linearly with an electron beam, and the microstructure is measured from a waveform obtained by detecting secondary electrons generated at that time. The waveform of this secondary electron contains information regarding the edge which a fine structure has, and this edge is recognized as a difference of contrast.
한편, 아스펙트비가 높은 홀 구조의 경우, 종래의 CDSEM에서는, 홀 내부로부터의 2차 전자를 효율적으로 포착할 수 없으므로, 홀의 내부 구조를 양호한 정밀도 로 파악할 수 없다. 이와 같은 문제를 해결하는 기술로서, 2차 전자 대신에 기판 전류를 이용한 EBSCOPE라는 기술이 출현했다(특허 문헌 1참조).On the other hand, in the case of the hole structure with a high aspect ratio, in the conventional CDSEM, since the secondary electrons from inside the hole cannot be captured efficiently, the internal structure of the hole cannot be grasped with good accuracy. As a technique for solving such a problem, a technique called EBSCOPE using a substrate current instead of secondary electrons has emerged (see Patent Document 1).
전술한 EBSCOPE에 의하면, 반도체 기판 표면을 전자빔으로 주사하고, 그때 생기는 기판 전류의 파형으로부터 홀 구조를 구한다. 여기서, 기판 전류는, 홀의 내부를 통과하여 반도체 기판에 도달한 전자빔에 의해 야기되므로, 이 기판 전류에는, 홀의 내부 구조에 관한 정보가 포함되어 있고, 그 전류 파형으로부터, 홀의 내부 구조를 알 수 있다.According to the EBSCOPE described above, the surface of the semiconductor substrate is scanned with an electron beam, and the hole structure is obtained from the waveform of the substrate current generated at that time. Here, since the substrate current is caused by the electron beam which has passed through the inside of the hole and reaches the semiconductor substrate, the substrate current includes information on the internal structure of the hole, and the internal structure of the hole can be known from the current waveform. .
[특허 문헌 1: 일본 특개2005-026449호 공보][Patent Document 1: Japanese Patent Application Laid-Open No. 2005-026449]
그러나, 전술한 종래 기술에 관한 EBSCOPE에 의하면, 홀 바닥의 구조가 단순한 경우에는, 관측된 기판 전류의 파형으로부터 홀 바닥의 구조를 파악하는 일은 용이하지만, 홀 바닥에 산화막이나 질화막 등의 각종의 잔막이 존재하고, 홀 바닥의 구조가 복잡하게 될수록, 관측되는 기판 전류의 파형이 매우 복잡하게 되므로, 그 홀 바닥의 구조를 정확하게 측정하는 것이 곤란하게 된다는 문제가 있었다.However, according to the above-described EBSCOPE according to the related art, when the structure of the hole bottom is simple, it is easy to grasp the structure of the hole bottom from the observed waveform of the substrate current. As the film is present and the structure of the hole bottom becomes more complicated, the waveform of the observed substrate current becomes more complicated, which makes it difficult to accurately measure the structure of the hole bottom.
본 발명은, 홀 바닥의 구조가 복잡하여도, 그 홀 바닥의 구조를 정확하게 측정할 수 있는 반도체 측정 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor measuring device capable of accurately measuring the structure of the hole bottom even if the structure of the hole bottom is complicated.
상기 과제를 해결하기 위하여, 본 발명에 관한 반도체 측정 장치는, 반도체 기판에 전자빔을 조사하고, 상기 전자빔에 의해 상기 반도체 기판에 유기된 기판 전류로부터 상기 반도체 기판에 형성된 미세 구조의 평가값을 얻도록 구성된 반도체 측정 장치로서, 상기 기판 전류의 파형을 미분 파형이라고 보았을 때의 상기 기판 전류의 파형에 따라 상기 미세 구조의 평가값을 얻는 평가 수단을 포함하는 것을 특징으로 한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, the semiconductor measuring device which concerns on this invention irradiates an electron beam to a semiconductor substrate, and obtains the evaluation value of the microstructure formed in the said semiconductor substrate from the board | substrate electric current induced by the said electron beam to the said semiconductor substrate. A configured semiconductor measuring device, comprising: evaluation means for obtaining an evaluation value of the microstructure in accordance with a waveform of the substrate current when the waveform of the substrate current is regarded as a differential waveform.
상기 반도체 측정 장치에 있어서, 상기 미세 구조는 홀이며, 상기 평가 수단은, 상기 기판 전류의 파형으로부터 상기 홀의 에지를 추출하는 것을 특징으로 한다.In the semiconductor measuring device, the microstructure is a hole, and the evaluation means extracts the edge of the hole from the waveform of the substrate current.
상기 반도체 측정 장치에 있어서, 상기 평가 수단은, 상기 홀의 에지로부터 상기 홀의 평가값을 산출하는 것을 특징으로 한다.The said semiconductor measuring apparatus WHEREIN: The said evaluation means is characterized by calculating the evaluation value of the said hole from the edge of the said hole.
상기 반도체 측정 장치에 있어서, 상기 평가 수단은, 상기 기판 전류의 파형의 피크로부터 상기 홀의 에지를 추출하는 것을 특징으로 한다.The said semiconductor measuring apparatus WHEREIN: The said evaluation means is characterized by extracting the edge of the said hole from the peak of the waveform of the said board | substrate current.
본 발명에 관한 반도체 측정 장치는, 반도체 기판에 전자빔을 조사하고, 상기 전자빔에 의해 상기 반도체 기판에 유기된 기판 전류로부터 상기 반도체 기판에 형성된 미세 구조의 평가값을 얻도록 구성된 반도체 측정 장치로서, 상기 기판 전류의 파형을 미분 파형이라고 보았을 때의 상기 기판 전류의 적분 파형에 따라 상기 미세 구조의 평가값을 얻는 평가 수단을 포함하는 것을 특징으로 한다.A semiconductor measuring device according to the present invention is a semiconductor measuring device configured to irradiate an electron beam to a semiconductor substrate and to obtain an evaluation value of a fine structure formed in the semiconductor substrate from a substrate current induced in the semiconductor substrate by the electron beam, wherein And evaluation means for obtaining an evaluation value of the microstructure in accordance with the integrated waveform of the substrate current when the waveform of the substrate current is regarded as a differential waveform.
상기 반도체 측정 장치에 있어서, 상기 미세 구조는 홀이며, 상기 평가 수단은, 상기 적분 파형으로부터 상기 홀의 에지를 추출하는 것을 특징으로 한다.In the semiconductor measuring device, the microstructure is a hole, and the evaluation means extracts an edge of the hole from the integration waveform.
상기 반도체 측정 장치에 있어서, 상기 평가 수단은, 상기 홀의 에지로부터 상기 홀의 평가값을 산출하는 것을 특징으로 한다.The said semiconductor measuring apparatus WHEREIN: The said evaluation means is characterized by calculating the evaluation value of the said hole from the edge of the said hole.
본 발명에 관한 반도체 측정 장치는, 반도체 기판에 전자빔을 조사하고, 상기 전자빔에 의해 상기 반도체 기판에 유기된 기판 전류로부터 상기 반도체 기판에 형성된 미세 구조의 평가값을 얻도록 구성된 반도체 측정 장치로서, 상기 기판 전류의 파형에 따라 상기 미세 구조의 등가 회로를 특정하고, 상기 등가 회로를 사용하여 얻어지는 파형에 따라 상기 미세 구조의 평가값을 얻는 평가 수단을 포함하는 것을 특징으로 한다.A semiconductor measuring device according to the present invention is a semiconductor measuring device configured to irradiate an electron beam to a semiconductor substrate and to obtain an evaluation value of a fine structure formed in the semiconductor substrate from a substrate current induced in the semiconductor substrate by the electron beam, wherein And an evaluation means for specifying an equivalent circuit of the microstructure according to the waveform of the substrate current, and obtaining an evaluation value of the microstructure according to the waveform obtained by using the equivalent circuit.
상기 반도체 측정 장치에 있어서, 상기 미세 구조는 홀이며, 상기 평가 수단은, 상기 등가 회로를 사용하여 얻어지는 파형으로부터 상기 홀의 에지를 추출하는 것을 특징으로 한다.In the semiconductor measuring device, the microstructure is a hole, and the evaluation means extracts an edge of the hole from a waveform obtained by using the equivalent circuit.
상기 반도체 측정 장치에 있어서, 상기 평가 수단은, 상기 홀의 에지로부터 상기 홀의 평가값을 산출하는 것을 특징으로 한다.The said semiconductor measuring apparatus WHEREIN: The said evaluation means is characterized by calculating the evaluation value of the said hole from the edge of the said hole.
본 발명에 관한 반도체 측정 방법은, 반도체 기판에 전자빔을 조사하고, 상기 전자빔에 의해 상기 반도체 기판에 유기된 기판 전류로부터 상기 반도체 기판에 형성된 미세 구조의 평가값을 얻는 반도체 측정 방법으로서, 상기 기판 전류의 파형을 미분 파형이라고 보았을 때의 상기 기판 전류의 파형에 따라 상기 미세 구조의 평가값을 얻는 것을 특징으로 한다.A semiconductor measuring method according to the present invention is a semiconductor measuring method which irradiates an electron beam to a semiconductor substrate and obtains an evaluation value of a fine structure formed in the semiconductor substrate from the substrate current induced in the semiconductor substrate by the electron beam, wherein the substrate current is obtained. An evaluation value of the microstructure is obtained according to the waveform of the substrate current when the waveform of? Is regarded as a differential waveform.
본 발명에 의하면, 홀 바닥에 잔막이 존재해도, 홀 바닥의 구조를 정확하게 측정하는 것이 가능하게 된다.According to the present invention, even if there is a residual film at the bottom of the hole, it is possible to accurately measure the structure of the bottom of the hole.
도 1은 본 발명의 제1 실시예에 관한 반도체 측정 장치의 구성도이다. 1 is a configuration diagram of a semiconductor measuring device according to a first embodiment of the present invention.
도 2는 본 발명의 제1 실시예에 관한 반도체 측정 장치의 동작의 흐름을 나타내는 플로차트이다.2 is a flowchart showing the flow of operation of the semiconductor measuring apparatus according to the first embodiment of the present invention.
도 3a는 본 발명의 제1 실시예에 관한 측정 대상의 홀 구조(통상의 구조)의 제1 예를 나타낸 도면이다.3A is a diagram showing a first example of a hole structure (normal structure) to be measured in accordance with the first embodiment of the present invention.
도 3b는 본 발명의 제1 실시예에 관한 측정 대상의 홀 구조(게이트를 가지는 구조)의 제2 예를 나타낸 도면이다.3B is a view showing a second example of the hole structure (structure having a gate) to be measured according to the first embodiment of the present invention.
도 3c는 본 발명의 제1 실시예에 관한 측정 대상의 홀 구조(플로팅 게이트를 가지는 구조)의 제3 예를 나타낸 도면이다.3C is a diagram showing a third example of the hole structure (structure having the floating gate) to be measured in accordance with the first embodiment of the present invention.
도 4a는 본 발명의 제1 실시예에 관한 반도체 측정 장치에 의해 관측되는 기판 전류의 파형의 제1 예를 나타낸 도면이다.4A is a diagram showing a first example of the waveform of the substrate current observed by the semiconductor measuring device according to the first embodiment of the present invention.
도 4b는 본 발명의 제1 실시예에 관한 반도체 측정 장치에 의해 관측되는 기판 전류의 파형의 제2 예를 나타낸 도면이다.4B is a diagram showing a second example of the waveform of the substrate current observed by the semiconductor measuring apparatus according to the first embodiment of the present invention.
도 4c는 본 발명의 제1 실시예에 관한 반도체 측정 장치에 의해 관측되는 기판 전류의 파형의 제3 예를 나타낸 도면이다.4C is a diagram showing a third example of the waveform of the substrate current observed by the semiconductor measuring apparatus according to the first embodiment of the present invention.
도 4d는 본 발명의 제1 실시예에 관한 반도체 측정 장치에 의해 관측되는 기판 전류의 파형의 제4 예를 나타낸 도면이다.4D is a diagram showing a fourth example of the waveform of the substrate current observed by the semiconductor measuring apparatus according to the first embodiment of the present invention.
도 5a는 본 발명의 제1 실시예에 관한 제1 예의 홀 구조의 등가 회로도이다.5A is an equivalent circuit diagram of the hole structure of the first example according to the first embodiment of the present invention.
도 5b는 본 발명의 제1 실시예에 관한 제2 예의 홀 구조의 등가 회로도이다.5B is an equivalent circuit diagram of the hole structure of the second example according to the first embodiment of the present invention.
도 5c는 본 발명의 제1 실시예에 관한 제3 예의 홀 구조의 등가 회로도이다.Fig. 5C is an equivalent circuit diagram of the hole structure of the third example according to the first embodiment of the present invention.
도 6a는 본 발명의 제1 실시예에 관한 반도체 측정 장치의 기본 원리를 설명하기 위한 미분 회로도이다.6A is a differential circuit diagram for explaining the basic principle of a semiconductor measuring device according to the first embodiment of the present invention.
도 6b는 본 발명의 제1 실시예에 관한 반도체 측정 장치의 기본 원리를 설명 하기 위한 미분 회로의 입력 파형도이다.6B is an input waveform diagram of a differential circuit for explaining the basic principle of a semiconductor measuring apparatus according to the first embodiment of the present invention.
도 6c는 본 발명의 제1 실시예에 관한 반도체 측정 장치의 기본 원리를 설명하기 위한 미분 회로의 출력 파형도이다.6C is an output waveform diagram of a differential circuit for explaining the basic principle of a semiconductor measuring apparatus according to the first embodiment of the present invention.
도 7a는 본 발명의 제1 실시예에 관한 기판 전류의 발생 메카니즘(이미지 차지 형성 시기)의 설명도이다.7A is an explanatory diagram of a generation mechanism (image charge formation timing) of the substrate current according to the first embodiment of the present invention.
도 7b는 본 발명의 제1 실시예에 관한 기판 전류의 발생 메카니즘(터널 전류 형성 초기)의 설명도이다.7B is an explanatory diagram of a generation mechanism (initial tunnel current formation) of the substrate current according to the first embodiment of the present invention.
도 7c는 본 발명의 제1 실시예에 관한 기판 전류의 발생 메카니즘(터널 전류 형성 후기)의 설명도이다.7C is an explanatory diagram of a generation mechanism of the substrate current (late tunnel current formation late) according to the first embodiment of the present invention.
도 7d는 본 발명의 제1 실시예에 관한 기판 전류의 발생 메카니즘(방전기)의 설명도이다.7D is an explanatory diagram of a generation mechanism (discharger) of the substrate current according to the first embodiment of the present invention.
도 8은 본 발명의 제1 실시예에 관한 기판 전류의 파형으로부터 콘택트 홀의 에지를 추출하는 원리의 설명도이다.8 is an explanatory diagram of a principle of extracting the edge of the contact hole from the waveform of the substrate current according to the first embodiment of the present invention.
도 9는 본 발명의 제2 실시예에 관한 반도체 측정 장치의 동작의 흐름을 나타내는 플로차트이다.9 is a flowchart showing the flow of operation of the semiconductor measuring apparatus according to the second embodiment of the present invention.
도 10은 본 발명의 제3 실시예에 관한 반도체 측정 장치의 동작의 흐름을 나타내는 플로차트이다.10 is a flowchart showing the flow of operation of the semiconductor measuring device according to the third embodiment of the present invention.
도 11은 본 발명의 제3 실시예에 관한 반도체 측정 장치의 측정 대상인 홀 구조의 등가 회로를 나타낸 도면이다.Fig. 11 is a diagram showing an equivalent circuit of a hole structure as a measurement target of the semiconductor measuring device according to the third embodiment of the present invention.
도 12는 본 발명의 제3 실시예에 관한 측정 대상인 홀 구조에 전자빔을 조사 했을 때의, 전자빔 조사량과 표면 전위와의 비선형 관계를 나타내는 특성도이다. Fig. 12 is a characteristic diagram showing a nonlinear relationship between the electron beam irradiation amount and the surface potential when the electron beam is irradiated to the hole structure as the measurement target according to the third embodiment of the present invention.
* 부호의 설명* Explanation of the sign
10 전자총10 electron guns
11 전자빔원11 electron beam source
12 컨덴서 렌즈12 condenser lens
13 애퍼처13 aperture
14 편향 전극14 deflection electrodes
15 대물 렌즈15 objective lens
20 진공 챔버20 vacuum chamber
21 XY 스테이지21 XY stage
22 트레이22 tray
23 반도체 기판(시료)23 Semiconductor Substrate (Sample)
24 2차 전자 검출기24 secondary electron detector
30 전류 측정 장치30 current measuring device
40 고압 전원40 high voltage power
100 시퀀스 제어 장치100 sequence control unit
110 포커스 제어 장치110 Focus Control Unit
120 2차 전자 화상 기록 장치120 Secondary Electronic Image Recording Device
130 기판 전류 파형 기록 장치130 substrate current waveform recording device
140 파형 처리 장치140 waveform processing unit
150 에지 추출 장치150 edge extraction unit
160 표시 장치160 display
170 데이터베이스 장치170 database device
다음에, 본 발명을 실시하기 위한 바람직한 실시예에 대하여, 도면을 참조하여 설명한다.Next, preferred embodiments for carrying out the present invention will be described with reference to the drawings.
[제1 실시예][First Embodiment]
도 1에, 본 발명의 제1 실시예에 의한 반도체 측정 장치의 구성을 나타낸다.1 shows a configuration of a semiconductor measuring device according to a first embodiment of the present invention.
이 반도체 측정 장치는, 측정 대상물(시료)인 반도체 기판에 전자빔을 조사하고, 상기 전자빔에 의해 유기된 기판 전류를 측정하고, 상기 기판 전류로부터 상기 반도체 기판에 형성된 홀 등의 미세 구조의 평가값을 얻는 것을 기본 원리로 하고 있다.This semiconductor measuring device irradiates an electron beam to the semiconductor substrate which is a measurement object (sample), measures the substrate current induced by the electron beam, and evaluates an evaluation value of a microstructure such as a hole formed in the semiconductor substrate from the substrate current. The basic principle is to get.
도 1에 나타낸 바와 같이, 측정 대상물(시료)인 반도체 기판(23)을 수용하는 챔버(20)의 상부에는, 전자빔 EB를 발생하는 전자총(10)이 장착되어 있다. 전자총(10)은 전자빔원(11)을 구비하고, 이 전자빔원(11)에는 고압 전원(40)이 접속되어 있다. 전자총(10)의 내부에는, 상기 전자빔원(11)으로부터의 전자류의 방출 방향을 따라 컨덴서 렌즈(12), 애퍼처(13), 편향 전극(14), 대물 렌즈(15)가 상기 순서로 배치되어 있다. 이 중, 편향 전극(14)에는 편향 제어 장치(50)가 접속되고, 전자빔 EB를 고정밀도로 편향 가능하게 되어 있다. 또, 전자빔 EB의 에너지, 전류량, 포커스 상태도 임의로 제어 가능하게 되어 있다.As shown in FIG. 1, the
챔버(20)의 내부에는, 반도체 기판(23)을 지지하기 위한 XY 스테이지(21)와, 이 XY 스테이지(21) 상에 고정된 트레이(22)가 수용되고, 트레이(22) 상에는 반도체 기판(23)이 탑재되어 있다. 상기 전자총(10)으로부터 방출되는 전자빔 EB의 조사 방향은, 트레이(22) 상에 탑재된 반도체 기판(23)의 표면으로 향해 있고, XY 스테이지(21)로 트레이(22)의 위치를 이동시킴으로써, 반도체 기판(23)에 대한 전자빔 EB의 조사 위치를 조정하는 것이 가능하게 되어 있다.In the
또, 챔버(20) 내부에는, 전자빔 EB의 조사에 따라 반도체 기판(23)의 표면으로부터 방출되는 2차 전자를 검출하기 위한 2차 전자 검출기(24)가 설치되어 있다. 그 밖에, 챔버(20) 내부에는, 반도체 기판(23)에 바이어스 전압을 인가하기 위한 도시하지 않은 전극이 설치되고, 이 전극에 바이어스 전압을 공급하는 전압 인가 장치는 챔버(20) 외부에 설치되어 있다. 챔버(20)의 내부의 진공도는, 예를 들면 10의 마이너스 6승 [torr] 정도로 유지된다.Moreover, inside the
여기서, 전자총(10)으로부터 조사된 전자빔 EB를 nm오더의 위치 정밀도로 반도체 기판에 조사하기 위하여, 고정된 전자빔 EB의 조사 축에 대하여 상대적으로 반도체 기판(23)의 위치를 XY 스테이지(21)에 의해 이동시키도록 되어 있다. XY 스테이지(21)의 구동 장치로서는 펄스 모터나 초음파 모터 또는 압전 소자 등이 이용된다. 레이저 측장기나 레이저 스케일 등 고정밀도 측정 기술을 병용함으로써, XY 스테이지(21) 상에 탑재된 반도체 기판(23)의 위치 정밀도는 수nm 정도로 제어된다.Here, in order to irradiate the semiconductor substrate with the electron beam EB irradiated from the
트레이(22)에는, 전류 측정 장치(30)가 접속되어 있고, 반도체 기판(23)에 유기된 기판 전류가 트레이(22)를 통하여 전류 측정 장치(30)에 의해 측정되도록 되어 있다. 전류 측정 장치(30)는, 측정한 기판 전류값을 디지털 신호에 A/D 변환하는 A/D 변환기를 구비하고 있으며, 측정값을 디지털 데이터로서 출력한다.The
또, 트레이(22)에는, 반도체 기판(23) 상에서의 전자빔 EB의 조사 위치를 측정하기 위한 전자빔 조사 위치 측정 장치(22A)가 장착되어 있다. 전자빔 조사 위치 측정 장치(22A)는, 측정한 전자빔 조사 위치의 좌표(전자빔의 조사 좌표)를 출력한다. 이 전자빔 조사 위치 측정 장치(22A)에 의해 얻어진 전자빔의 조사 좌표는, 후술하는 2차 전자 화상 및 기판 전류 파형을 형성하기 위한 파라미터로서 사용된다. 그리고 전자빔 EB의 조사 위치의 좌표계는 특히 한정되지 않는다.The
또, 본 반도체 측정 장치는, 시퀀스 제어 장치(패턴 매칭 엔진을 포함함함)(100), 포커스 제어 장치(110), 2차 전자 화상 기록 장치(120), 기판 전류 파형 기록 장치(130), 파형 처리 장치(140), 에지 추출 장치(150), 표시 장치(160), 데이터 베이스 장치(170)를 구비하고, 이들은, 컴퓨터 등의 정보 처리 장치상에 구축되어 있다.In addition, the semiconductor measuring device includes a sequence control device (including a pattern matching engine) 100, a
이 중, 시퀀스 제어 장치(100)는, 기판 전류의 측정 시에 전자빔 EB가 반도체 기판(23)의 표면을 주사하도록 편향 제어 장치(50)를 제어하는 동시에, 반도체 기판에 대한 전자빔의 조사 위치를 설정할 때 전자빔 EB의 조사 위치를 고정밀도로 조정하기 위한 패턴 매칭에 관한 제어를 담당하는 것이다.Among these, the
그리고 본 실시예에서는, 1차원 주사란 라인형으로 주사하는 것을 의미한다. 또, 2차원 주사란, 라인형의 주사를 일정한 간격으로 복수 회에 걸쳐 반복하는 것 을 의미하고, 예를 들면, 텔레비전 화면에 있어서의 수평 주사 및 수직 주사와 마찬가지의 개념이다.In this embodiment, the one-dimensional scanning means scanning in a line shape. In addition, two-dimensional scanning means repeating a linear scanning multiple times at a fixed interval, for example, is a concept similar to the horizontal scanning and the vertical scanning in a television screen.
여기서, 패턴 매칭에 대하여 보충 설명하면, 반도체 기판상에 형성된 홀 등의 패턴의 위치는, 동일 로트라도 반도체 기판마다 약간 상이하다. 이것을 조정하기 위해 XY 스테이지(21)에 의한 위치맞춤과 병용하여, 반도체 기판마다 실제의 패턴과 기준 패턴을 비교하는 패턴 매칭을 실시하고, 실제의 패턴과 기준 패턴이 일치하도록 전자빔 EB의 조사 위치를 시프트한다. 이로써, 반도체 기판마다 수nm의 정밀도로 전자빔의 조사 위치를 정확하게 조정한다.Here, when the pattern matching is further explained, the positions of patterns such as holes formed on the semiconductor substrate are slightly different for each semiconductor substrate even in the same lot. In order to adjust this, in combination with the alignment by the
본 반도체 측정 장치는, 패턴 매칭에 있어서 전자빔 EB의 조사 위치를 양호한 정밀도로 시프트시키기 위해, 전자빔 EB를 정확하게 직선 주사하기 위한 고분해능의 편향 제어 장치(50)를 구비하고, 또, 시퀀스 제어 장치(100)는, 패턴 매칭을 실시하기 위한 화상 인식 장치(패턴 매칭 엔진을 포함함) 및 소프트 웨어 등을 구비한다.The semiconductor measuring device includes a high resolution
포커스 제어 장치(110)는, 대물 렌즈(15)의 포커스 위치를 제어하는 것이며, 측정 시에 대물 렌즈(15)의 포커스 위치를 제어함으로써 전자빔의 포커스량을 제어하고, 이 전자빔 EB의 선단을 원하는 사이즈 및 형상으로 설정하기 위한 것이다. 전자빔 EB의 포커스량(대물 렌즈(15)의 포커스 위치)을 설정하는 방법으로서는, 웨이퍼 표면으로부터의 거리를 광학적 또는 전기적으로 구하여, 그 거리를 기초로 포커스량을 설정하는 방법, 전자빔을 주사하여 얻어진 화상이 가장 선명하게 되는 상태 또는 2차 전자의 콘트라스트가 최대로 되는 상태로부터 포커스량을 설정하는 방 법, 전자빔을 조사했을 때의 기판 전류값에 의해 얻어지는 화상이 가장 선명하게 되는 상태 또는 콘트라스트가 최대로 되는 상태로부터 포커스량을 설정하는 방법 등의 방법을 이용할 수 있다.The
2차 전자 화상 기록 장치(120)는, 2차 전자 검출기(24)에 의해 검출된 2차 전자에 의해 형성되는 화상을 기록하는 것이다. 기판 전류 파형 기록 장치(130)는, 전류 측정 장치(30)에 의해 측정된 기판 전류값의 파형을, 그때의 전자빔 EB의 조사 좌표와 대응 지어 기억하는 것이며, 이 조사 좌표는, 전술한 전자빔 조사 위치 기록 장치(22A)로부터 판독된다.The secondary electronic
파형 처리 장치(140)는, 상기 기판 전류값의 파형을 파형 정형해서 불필요한 노이즈 성분을 제거하는 것이다. 에지 추출 장치(150)는, 파형 정형된 기판 전류 파형으로부터 콘택트 홀의 에지를 추출하고, 이 콘택트 홀의 형상으로 관한 평가값을 연산하는 것이다. 표시 장치(160)는, 상기 평가값을 표시하는 것이다. 데이터 베이스 장치(170)는, 에지 추산 장치(150)에서 연산된 상기 평가값을 데이터 베이스화해서 저장하는 것이다.The
다음에, 도 2에 나타내는 흐름에 따라 본 반도체 측정 장치의 동작을 설명한다. 여기서는, 콘택트 홀을 측정 대상으로 하여 설명한다.Next, the operation of the present semiconductor measuring device will be described with the flow shown in FIG. 2. Here, the description will be made with a contact hole as a measurement object.
먼저, 시퀀스 제어 장치(100)의 제어 하에, 전자빔 EB와 반도체 기판(23)과의 위치맞춤을 행한다. 즉, 반도체 기판(23)을 유지하고 있는 XY 스테이지(21)의 제어계에 대하여 측정 대상의 홀의 위치 좌표를 지정하여 XY 스테이지(21)를 이동시키고, 전자빔 EB의 조사 위치에 홀의 중심을 대략적으로 맞춘다. 그리고 전자빔 EB를 2차원 주사하면서 조사하고, 그때 발생하는 2차 전자에 의한 화상과 템포 레이트 화상을 비교하여 패턴 매칭을 행하고, 템포 레이트 화상의 중심과 홀의 중심과의 편차량을 산출한다. 이 편차량을 편향 제어 장치(50)에 입력하고, 전자빔 EB의 조사 위치를 시프트시켜 전자빔 EB의 조사 위치를 측정 대상의 홀 중심에 정확하게 맞춘다.First, under the control of the
전술한 위치맞춤이 종료되면, 시퀀스 제어 장치(10O)의 제어 하에, 기판 전류로부터 홀의 평가값을 산출하기 위한 이하의 일련의 처리(스텝 S11~S14)를 실행한다.When the above-mentioned alignment is complete | finished, the following series of processes (steps S11-S14) for calculating the evaluation value of a hole from a board | substrate electric current are performed under control of the
먼저, 반도체 기판(23)에 전자빔 EB를 조사하여 기판 전류 파형을 취득한다(스텝 S11). 즉, 홀 중심을 기준으로 하여 전자빔 EB에 의해 반도체 기판(23)의 표면 위의 소정 영역을 2차원 주사한다. 이 2차원 장치에서는, 반도체 기판(23)의 표면에 대하여 전자빔 EB를 수직으로 조사하고, 전자빔 EB의 선단이 원하는 사이즈로 되도록 대물 렌즈(15)의 포커스 위치를 제어하는 동시에, 편향 제어 장치(50)에 제어 전압을 가함으로써 1차원 주사를 등간격 또한, 일정 속도로 반복하여 행한다(예를 들면, 등간격으로 10회의 1차원 주사를 행한다). 이 주사에 의해, 전자빔 EB가 조사된 반도체 기판(23)의 표면 위의 미소 영역으로부터 2차 전자 및 반사 전자가 생기고, 또 반도체 기판(23)에 기판 전류가 유기된다.First, the electron beam EB is irradiated to the
전술한 주사에 의해 반도체 기판(23)에 유기된 기판 전류는, 전류 측정 장치(30)에 의해 측정되어 필요한 다이내믹 레인지를 가지는 전기 신호로 변환된다. 이 전기 신호는, 신호의 품질이 열화되지 않도록 즉시 샘플링되어, 필요한 분해능 을 가진 디지털 신호로 변환된다. 예를 들면, 이 디지털 신호의 분해능은 16 비트이며, 그 샘플링 주파수는 400MHz이다. 전술한 기판 전류의 측정과 병행하여, 전자빔 조사 위치 측정 장치(22A)에 의해 전자빔 EB의 조사 위치가 측정된다.The substrate current induced in the
이같이 하여 전자빔 EB의 주사에 의해 얻어진 기판 전류의 측정값은, 홀의 저면의 구조에 관한 정보를 포함하고, 전술한 전자빔 조사 위치 측정 장치에 의해 측정된 측정 좌표(전자빔의 조사 위치) 또는 측정 시간(전자빔 EB의 조사 시각)의 함수에 의해 표현되는 파형 정보로서, 기판 전류 파형 기록 장치(130)(예를 들면, 메모리, 하드 디스크)에 디지털 기록된다.The measurement value of the substrate current obtained by scanning the electron beam EB in this way includes information on the structure of the bottom surface of the hole, and the measurement coordinates (irradiation position of the electron beam) or measurement time (measured by the electron beam irradiation position measuring device described above) As waveform information expressed as a function of the irradiation time of the electron beam EB, it is digitally recorded in the substrate current waveform recording apparatus 130 (for example, memory, hard disk).
한편, 전술한 주사에 의해 반도체 기판(23)의 표면 위의 미소 영역으로부터 발생한 2차 전자는, 2차 전자 검출기(24)에 의해 검출된다. 이 2차 전자의 검출에는 잘 알려진 포토 멀티플라이어나 멀티 채널 플레이트 또는 단순한 전극을 사용하여 직접 2차 전자를 회수하고, 전류 신호로 하는 방법이 있다. 여기서, 중요한 것은, 2차 전자 검출 장치(24)로 검출되는 2차 전자의 양이 실제로 발생하는 2차 전자의 양에 비례하는 관계를 얻을 수 있는 경우이며, 본 실시예에서는, 2차 전자 검출기(24)의 출력값은, 입력한 전자 수에 정확하게 비례하도록 설정된다. 이로써, 소신호 영역으로부터 대신호 영역에 이를 때까지 2차 전자를 직선적으로 검출한다.On the other hand, the secondary electrons which generate | occur | produced from the micro area | region on the surface of the
이에 대하여, 통상의 SEM에서는, 2차 전자를 2치 화상으로서 표현하는 것을 목적으로 하고 있으므로 신호가 있는 경우와 없는 경우에 검출값이 큰 차(差)를 가지도록 설정되어 있다. 즉, 매우 적은 전자가 검출기에 입력되어 있는 경우는 검산치는 0으로 되고, 어떤 임계값 이상의 전자가 입력되면 큰 검출값을 발생하도록 한 비선형 특성을 가지는 증폭기가 되어 있다.On the other hand, in normal SEM, since the secondary electrons are represented as a binary image, it is set so that a detection value may have a big difference with and without a signal. In other words, when very few electrons are input to the detector, the check value is zero, and an amplifier having a nonlinear characteristic is generated to generate a large detection value when electrons of a certain threshold value or more are input.
전술한 주사에 의해 얻어진 2차 전자의 측정값은, 반도체 기판(23)의 표면 구조에 관한 정보를 포함하고, 전자빔 조사 위치 측정 장치(22A)에 의해 측정된 측정 좌표(전자빔의 조사 위치) 또는 측정 시간(전자빔 EB의 조사 시각)의 함수에 의해 표현되는 화상 정보로서, 2차 전자 화상 기록 장치(120)(예를 들면, 메모리, 하드 디스크)에 디지털 기록된다.The measured value of the secondary electrons obtained by the above-mentioned scanning contains the information regarding the surface structure of the
또, 반도체 기판(23)의 표면 위의 미소 영역으로부터 발생한 반사 전자에 대하여는, 도시하지 않은 반사 전자 검출기에 의해 검출되고, 그 검출값으로부터 얻어지는 반사 전자 화상이 도시하지 않은 반사 전자 화상 기록 장치에 디지털 기록된다.In addition, the reflected electrons generated from the minute region on the surface of the
그리고 2차 전자와 반사 전자는 에너지나 방출 방향의 차(差)에 의해 구별할 수 있지만, 검출 장치의 종류에 따라서는, 구별하지 않고 일체로 취급할 수도 있다. 또, 2차 전자 검출기(24) 및 반사 전자 검출기(도시하지 않음)의 각각에 대하여는, 복수대 배치해도 되고, 그 경우는 검출기의 대수에 따라 독립적으로 정보를 기록할 수 있는 구성으로 하는 것이 바람직하다. 물론, 2차 전자 검출기(24) 및 반사 전자 검출기(도시하지 않음)의 각각을 1대씩 배치해도 된다.The secondary electrons and the reflected electrons can be distinguished by the difference in energy and the emission direction. However, depending on the type of the detection device, the secondary electrons and the reflected electrons can be handled integrally. Moreover, about each of the
이상과 같이 하여 측정된 기판 전류의 파형은, 불필요한 노이즈나 고주파 성분을 제거하기 위하여, 파형 처리 장치(140)에 의해 파형 정형된다. 상기 파형 처리의 예로서는, 이동평균 필터 처리, 특정한 주파수를 없애는 파형 처리, 또는 특정한 주파수의 신호만을 인출하는 필터 처리 등이 있다. 이들 파형 정형 처리는 하드웨어로 행해도 되고, 소프트 웨어로 행해도 된다.The waveform of the substrate current measured as described above is waveform-shaped by the
이어서, 에지 추출 장치(150)에 의해, 기판 전류의 파형으로부터 홀의 에지를 추출한다(스텝 S12). 즉, 에지 추출 장치(150)는, 에지 추출 알고리즘을 사용하여, 전술한 기판 전류 파형 중에서 홀의 에지를 추출하고, 이 추출된 에지의 좌표값을 XY 좌표계로 변환한다. 본 실시예는, 이 에지 추출 알고리즘의 원리에 특징을 가지고 있고, 이 상세한 것에 대하여는 후술한다.Next, the
또, 에지 추출 장치(150)는, 변환된 XY 좌표값에 대하여 원 근사 함수 또는 타원 근사 함수를 적용하고(스텝 S13), 최소 자승법을 가지고 커브 피팅 한다. 즉, 전술한 전류 파형의 에지 좌표는, 홀의 에지 좌표에 대응하고 있고, 1차원 주사에 의해 얻어진 기판 전류 파형의 에지의 좌표값을 연결함으로써, 홀의 에지의 형상을 재현할 수 있다.Moreover, the
그래서, 전술한 에지의 좌표값에 대하여 근사 함수를 적용함으로써, 홀의 2차원적 형상을 수학적으로 표현한다. 구체적으로는, 전술한 변환된 에지의 좌표값에 대하여 예를 들면, 원 또는 타원의 근사 함수를 적용하고, 이 근사 함수의 값과 에지의 좌표값과의 오차가 최소로 되도록, 근사 함수를 규정하는 각종의 파라미터를 피팅한다. 이로써, 홀의 2차원적 형상이 표현된다. 이와 같은 근사 함수를 사용하면, 홀의 상대 위치가 어긋나도 홀 형상은 정확하게 유지되므로, 얼라인먼트의 오차가 생겨도, 홀의 측정값에 주는 영향을 작게 억제할 수 있다. 그리고 근사 함수로서 어떠한 함수를 채용하는지는, 측정 대상의 홀의 설계 패턴으로부터 적절히 결정된다.Thus, by applying an approximation function to the coordinate values of the edges described above, the two-dimensional shape of the hole is mathematically represented. Specifically, for example, the approximation function of the circle or ellipse is applied to the coordinate values of the above-described transformed edge, and the approximation function is defined so that the error between the value of the approximation function and the coordinate value of the edge is minimized. Fit various parameters. In this way, the two-dimensional shape of the hole is represented. By using such an approximation function, even when the relative positions of the holes are shifted, the shape of the hole is maintained accurately. Therefore, even if an alignment error occurs, the influence on the measured value of the hole can be suppressed small. And what function is employ | adopted as an approximation function is determined suitably from the design pattern of the hole to be measured.
또, 에지 추출 장치(150)는, 파라미터가 피팅된 전술한 근사 함수를 사용하여, 홀 형상의 평가값을 연산한다(스텝 S14). 예를 들면, 홀의 평가값으로서는, 홀의 직경, 홀 중심 위치, 홀 경사 각도, 홀 회전 각도, 홀 진원도, 홀 왜곡량, 엣지 러프니스 등이 연산된다. 근사 함수로서 타원 계수를 사용한 경우에는, 타원의 긴 직경, 짧은 직경, 초점, 왜곡, 회전 등이 연산된다. 이들 평가값은, 컴퓨터 디스플레이 등의 표시 장치(160)에 표시되고, 또는 데이터 베이스 장치(170)에 디지털 데이터로서 보관된다.Moreover, the
다음에, 전술한 에지 추출 장치(150)에 있어서의 에지 추출 알고리즘의 원리를 상세하게 설명한다. 본 에지 추출 알고리즘은, 측정된 기판 전류의 파형을 미분 파형이라고 보았을 때의 상기 기판 전류의 파형에 따라 미세 구조의 평가값을 얻는 것을 본질로 하고 있으므로, 그와 같은 평가 수단은, 예를 들면, 에지 추출 장치(150)로서 구성된다.Next, the principle of the edge extraction algorithm in the above-mentioned
도 3은, 본 반도체 측정 장치의 측정 대상인 콘택트 홀의 단면 구조를 나타낸다.3 shows a cross-sectional structure of a contact hole as a measurement target of the semiconductor measuring device.
여기서, 도 3a는, 통상의 콘택트 홀 HA의 단면 구조를 나타내고 있다. 동 도면에 나타낸 바와 같이, 실리콘 기판 S의 주면에는 산화막을 통하여 층간 절연막 F가 형성되고, 이 층간 절연막 F를 관통하도록 콘택트 홀 HA가 형성되어 있다. 홀 HA의 바닥에는 실리콘 기판 S가 노출되어 있다. 통상, 실리콘 기판 S에는 P형 또는 N형의 확산층이 형성되어 있고, 이 확산층은 도전성을 가지고 있다.Here, FIG. 3A has shown the cross-sectional structure of normal contact hole HA. As shown in the figure, an interlayer insulating film F is formed on the main surface of the silicon substrate S through an oxide film, and a contact hole HA is formed to penetrate the interlayer insulating film F. As shown in FIG. The silicon substrate S is exposed at the bottom of the hole HA. Usually, a P type or an N type diffusion layer is formed in the silicon substrate S, and this diffusion layer has electroconductivity.
도 3b는, 게이트 G 상에 형성된 콘택트 홀 HB의 단면 구조를 나타내고 있다. 게이트 G는 MOS 트랜지스터를 구성하는 제어 전극이며, 이 게이트 G 하에는 매우 얇은 nm오더의 게이트 산화막 GOX가 형성되어 있고, 그 아래에는 실리콘 기판 S가 존재한다. 게이트 G와 실리콘 기판 S와는 게이트 산화막 GOX에 의해 절연되어 있고 직류적으로는 접속되어 있지 않다.3B illustrates the cross-sectional structure of the contact hole HB formed on the gate G. As shown in FIG. The gate G is a control electrode constituting the MOS transistor, and a very thin nm order gate oxide film GOX is formed under the gate G, and a silicon substrate S is located below it. The gate G and the silicon substrate S are insulated from each other by the gate oxide film GOX and are not connected to each other directly.
도 3c는, 게이트 G2상에 형성된 콘택트 홀의 단면 구조를 나타내고 있지만, 이 예는, 최근 주목되어 있는 플래시 메모리 등으로 사용되고 있은 플로팅 게이트(전기적으로 고립한 게이트) 구조를 가지고 있다. 즉, 게이트 G2 아래에는 전하를 축적하기 위한 절연체 ONO가 존재하고, 그 아래에 통상의 게이트 G1이 존재한다. 그 게이트 G1 아래에는 게이트 산화막 GOX를 통하여 실리콘 기판 S가 존재한다. 이 플로팅 게이트 구조는, 전술한 도 3b에 나타내는 게이트 G를 겹쳐 쌓은 것과 같은 구조이다. 즉, 절연막이 전극을 협지하여 2층의 게이트가 형성되어 있는 것에 특징이 있다.Although FIG. 3C shows the cross-sectional structure of the contact hole formed on the gate G2, this example has a floating gate (electrically isolated gate) structure that has been used in flash memories and the like that have been recently noted. In other words, there is an insulator ONO for accumulating charges under the gate G2, and a normal gate G1 exists below it. Under the gate G1, a silicon substrate S exists through the gate oxide film GOX. This floating gate structure has the same structure as that of the gate G shown in FIG. 3B described above. In other words, the insulating film sandwiches the electrode, so that two layers of gates are formed.
전술한 도 3a~도 3c에 각각 나타내는 콘택트 홀 HA~HC는 매우 아스펙트비가 크고, 종래의 SEM에서는 그 홀 바닥의 형상을 측정하는 것은 할 수 없지만, 본 실시예의 반도체 측정 장치에서는, 가늘고 좁힌 전자빔 EB를 홀 HA~HC의 바닥에 해당되도록 조사하여, 그때 실리콘 기판 S에 유기되는 기판 전류의 변화로부터 홀 바닥의 형상(사이즈)을 특정한다.The contact holes HA to HC shown in Figs. 3A to 3C described above are very large in aspect ratio, and in the conventional SEM, the shape of the bottom of the hole cannot be measured, but in the semiconductor measuring device of this embodiment, the narrow and narrow electron beam EB is irradiated so that it may correspond to the bottom of hole HA-HC, and the shape (size) of a hole bottom is specified from the change of the board | substrate electric current induced by the silicon substrate S at that time.
도 4a~도 4d는, 그와 같이 하여 실제로 관측된 기판 전류의 파형을 나타내고 있다.4A to 4D show waveforms of the substrate current actually observed in this manner.
여기서, 도 4a는, 전술한 도 3a에 나타내는 홀 구조에 전자빔 EB를 조사한 경우의 기판 전류의 파형이며, 홀 바닥에 상당하는 실리콘 기판 S의 표면에 N형의 확산층이 형성되어 있는 경우의 파형이다. 도 4b는, 동일하게 전술한 도 3a에 나타내는 홀 구조에 전자빔 EB를 조사한 경우의 기판 전류의 파형이지만, 홀 바닥에 상당하는 실리콘 기판 S의 표면에는 P형의 확산층이 형성되어 있다. 도 4c는, 전술한 도 3b에 나타내는 홀 구조에 전자빔 EB를 조사한 경우의 기판 전류이며, 도 4d는, 전술한 도 3c에 나타내는 홀 구조에 전자빔 EB를 조사한 경우의 기판 전류이다.Here, FIG. 4A is a waveform of the board | substrate electric current when the electron beam EB is irradiated to the hole structure shown in FIG. 3A mentioned above, and a waveform when the N type diffused layer is formed in the surface of the silicon substrate S corresponded to the hole bottom. . 4B is similarly the waveform of the substrate current when the electron beam EB is irradiated to the hole structure shown in FIG. 3A described above, but a P-type diffusion layer is formed on the surface of the silicon substrate S corresponding to the bottom of the hole. 4C is a substrate current when the electron beam EB is irradiated to the hole structure shown in FIG. 3B. FIG. 4D is a substrate current when the electron beam EB is irradiated to the hole structure shown in FIG. 3C.
다음에, 전술한 도 4a~도 4d에 나타내는 각 파형이 관측되는 이유를 설명한다.Next, the reason why each waveform shown in FIG. 4A to FIG. 4D described above is observed will be described.
도 5a는, 전술한 도 3a에 나타내는 통상의 콘택트 홀 HA의 전기적 등가 회로를 나타내고 있다. 콘택트 홀 HA의 등가 회로는 실리콘 기판 S가 가지는 저항 R1로 이루어지고, 조사된 전자빔 EB는 저항 R1을 통해 실리콘 기판 S에 흐른다. 따라서, 실리콘 기판 S의 표면에 형성된 확산층이 N형인가 P형인가에 관계없이, 통상의 콘택트 홀 HA에 전자빔 EB를 조사한 경우에는, 도 4a 및 도 4b에 나타낸 바와 같이, 사다리꼴 형상의 기판 전류 파형을 얻을 수 있다.FIG. 5A shows an electrical equivalent circuit of the normal contact hole HA shown in FIG. 3A described above. The equivalent circuit of the contact hole HA consists of the resistor R1 which the silicon substrate S has, and the irradiated electron beam EB flows to the silicon substrate S through the resistor R1. Therefore, regardless of whether the diffusion layer formed on the surface of the silicon substrate S is N type or P type, when electron beam EB is irradiated to the normal contact hole HA, as shown in Figs. 4A and 4B, the trapezoidal substrate current waveform is shown. Can be obtained.
이와 같은 사다리꼴 형상의 기판 전류 파형으로부터는 용이하게 홀의 에지를 추출할 수 있다. 예를 들면, 임계값 법, 최대 경사 법을 이용하여, 기판 전류 파형 중, 사다리꼴을 구성하는 파형의 경사 영역에 있어서, 파형이 소정의 임계값을 횡단할 때의 좌표, 또는 각 경사 영역에서의 파형의 경사의 최대값을 나타내는 좌표를 홀의 에지로 정의해서 필요 개수의 에지를 추출한다. 추출된 에지에 대하여, 원 근사 또는 타원 근사 또는 직선 근사 등을 적용하여, 홀의 형상을 추출한다. 이에 대하여, 도 3b, 도 3c에 나타낸 바와 같이 홀 바닥에 게이트나 플로팅 게이트가 존재하는 홀 구조에서는, 도 4c 및 도 4d에 나타낸 바와 같이, 얻어지는 기판 전류 파형은 사다리꼴이 되지 않는다.From the trapezoidal substrate current waveform, the edge of the hole can be easily extracted. For example, in the slope region of the waveform constituting the trapezoid among the substrate current waveforms using the threshold method and the maximum slope method, the coordinates at the time when the waveform crosses a predetermined threshold value, or at each slope region. A coordinate representing the maximum value of the slope of the waveform is defined as the edge of the hole to extract the required number of edges. The shape of the hole is extracted by applying a circle approximation, an elliptic approximation, or a linear approximation to the extracted edge. In contrast, in the hole structure in which the gate and the floating gate exist at the bottom of the hole as shown in Figs. 3B and 3C, the substrate current waveform obtained is not trapezoidal as shown in Figs. 4C and 4D.
도 5b는, 전술한 도 3b에 나타내는 콘택트 홀 HB의 전기적 등가 회로를 나타내고, 콘택트 홀 HB의 바닥에는 게이트 G가 존재하고 있다. 이 전기적 등가 회로는, 폴리실리콘으로 이루어지는 게이트 G와 게이트 절연막 GOX와 실리콘 기판 S로 형성되는 1개의 컨덴서 C1과 실리콘 기판 S가 가지는 저항 R1로 구성되고, 이들 컨덴서 C1과 저항 R1이 직렬 접속된 구조로 되어 있다. 이들 컨덴서 C1 및 저항 R1에 의해 시정수 회로가 형성되고, 이 시정수는 컨덴서 C1의 용량값과 저항 R1의 저항값과의 적으로 결정된다. 따라서, 이 경우의 홀 구조는, 컨덴서 C1의 용량값과 저항 R1의 저항값에 비례했을 때 정수를 가지는 회로와 등가가 된다. 그리고 여기서는, 설명의 편의상, 다른 기생 CR 성분을 무시하고 있다.FIG. 5B shows an electrical equivalent circuit of the contact hole HB shown in FIG. 3B described above, and a gate G exists at the bottom of the contact hole HB. The electrical equivalent circuit is composed of a gate G made of polysilicon, a gate insulating film GOX, and a capacitor C1 formed of a silicon substrate S, and a resistor R1 of the silicon substrate S, and these capacitors C1 and a resistor R1 connected in series. It is. A time constant circuit is formed by these capacitors C1 and resistor R1, and this time constant is determined as the product of the capacitance value of capacitor C1 and the resistance value of resistor R1. Therefore, the hole structure in this case is equivalent to a circuit having an integer when it is proportional to the capacitance value of capacitor C1 and the resistance value of resistor R1. Note that other parasitic CR components are ignored here for convenience of explanation.
도 5c는, 전술한 도 3c에 나타내는 콘택트 홀 HC의 전기적 등가 회로를 나타내고, 도 3c에 나타낸 바와 같이, 콘택트 홀 HC의 바닥에는, 게이트 G2, 절연막 ONO, 게이트 G1, 게이트 산화막 GOX, 실리콘 기판 S가 존재하고 있다. 도 5c로부터 이해할 수 있는 바와 같이, 이 홀 구조에는, 게이트 G2 및 게이트 G1의 2개의 게이트와 게이트 산화막 GOX 및 질화막 ONO의 2개의 절연막이 존재한다. 이 2개의 전극과 2개의 절연막은, 직렬 접속된 컨덴서 C1, C2를 형성한다. 또, 실리콘 기판 S는 저항 R을 형성한다. 이들 컨덴서 C1, C2 및 저항 R1은 직렬 접속되고, 따라 서, 이 경우의 홀 구조는, 컨덴서 C1, C2를 직접 접속한 때의 용량값과 저항 R1의 저항값으로 이루어지는 시정수를 가지는 회로와 등가가 된다.FIG. 5C shows the electrical equivalent circuit of the contact hole HC shown in FIG. 3C described above, and as shown in FIG. 3C, at the bottom of the contact hole HC, a gate G2, an insulating film ONO, a gate G1, a gate oxide film GOX, and a silicon substrate S are shown. Exists. As can be understood from Fig. 5C, in this hole structure, two gates of the gate G2 and the gate G1, and two insulating films of the gate oxide film GOX and the nitride film ONO exist. These two electrodes and two insulating films form capacitors C1 and C2 connected in series. In addition, the silicon substrate S forms a resistor R. FIG. These capacitors C1, C2 and resistor R1 are connected in series, so that the hole structure in this case is equivalent to a circuit having a time constant consisting of the capacitance value when capacitors C1 and C2 are directly connected and the resistance value of resistor R1. Becomes
여기서, 도 6a에 나타낸 바와 같이, 일반적으로, 컨덴서 C와 저항 R을 직렬 접속하면, 미분 회로를 얻을 수 있다. 이 미분 회로에 대하여 도 6b에 나타낸 바와 같은 직사각형파 형태를 입력하면, 이 직사각형파 형태가 미분되어 도 6c에 나타낸 바와 같이, 직사각형파 형태의 경사 양에 비례하는 성분을 가지는 미분 파형이 출력된다. 여기서, 입력되는 직사각형파 형태는, 그 상승 및 하강에 있어서, 플러스 및 마이너스의 양쪽 방향의 경사를 가지므로, 출력되는 미분 파형은, 플러스 및 마이너스의 양쪽의 값을 가지는 출력을 얻을 수 있다.Here, as shown in Fig. 6A, in general, a differential circuit can be obtained by connecting the capacitor C and the resistor R in series. When a rectangular wave shape as shown in Fig. 6B is input to this differential circuit, the rectangular wave shape is differentiated, and as shown in Fig. 6C, a differential waveform having a component proportional to the amount of inclination of the rectangular wave shape is output. Here, the input rectangular wave form has slopes in both the positive and negative directions in its rising and falling directions, so that the output differential waveform can obtain an output having both positive and negative values.
즉, 미분 회로에 의하면, 한쪽 방향으로 흐르는 직사각형의 전류 파형으로부터 플러스 및 마이너스의 양쪽에 흐르는 전류가 생성된다. 이 파형은, 측정 대상이 가질 때 정수나 측정을 위해 조사되는 전자빔 EB의 주사 속도 등에 의해 영향을 받지만, 어느 것으로 해도, 측정 대상의 홀 구조에 미분 회로가 존재하면, 한쪽 방향으로 흐르는 전류 밖에 공급하고 있지 않아도, 플러스 및 마이너스 양쪽에 흐르는 전류가 관측된다. 따라서, 전술한 도 4c, 도 4d에 나타내는 파형으로부터, 도 3b, 도 3c에 나타내는 홀 구조의 등가 회로는 미분 회로를 포함한다는 것을 알 수 있다.That is, according to the differential circuit, the electric current which flows in both plus and minus is generated from the rectangular current waveform which flows in one direction. This waveform is influenced by the constant and the scanning speed of the electron beam EB irradiated for measurement when the measurement target has it, but any of these waveforms supplies only the current flowing in one direction when a differential circuit exists in the hole structure of the measurement target. If not, the current flowing in both positive and negative is observed. Therefore, it can be seen from the waveforms shown in FIGS. 4C and 4D described above that the equivalent circuit of the hole structure shown in FIGS. 3B and 3C includes a differential circuit.
여기서, 전술한 도 3b, 도 3c와 같이, 홀 바닥에 게이트가 존재하고, 실리콘 기판 S가 노출되어 있지 않은 경우의 기판 전류의 발생 메카니즘에 대하여 설명한다.Here, as shown in Figs. 3B and 3C, the mechanism of generating the substrate current when the gate is present at the bottom of the hole and the silicon substrate S is not exposed will be described.
도 7a는, 전자빔 EB가 측정 대상으로 조사된 초기(이미지 차지 형성 시기)에 일어나는 전하의 재분포의 모양을 나타내고 있다. 동 도면에서는, 전자빔 EB가, 도면의 좌측으로부터 우측을 향해 일정 속도로 주사된다.FIG. 7A shows the shape of redistribution of charges occurring at the initial stage (image charge formation timing) when the electron beam EB is irradiated to the measurement target. In the same figure, the electron beam EB is scanned at a constant speed from the left side to the right side of the figure.
전자빔 EB의 조사 위치가 측정 대상의 콘택트 홀에 도달하고, 그 홀 바닥에 존재하는 게이트 G에 전자빔 EB가 조사되면, 게이트 G의 표면으로부터 2차 전자가 발생하는 동시에, 표면에 남은 전하에 의해 기판 측에 이미지 차지 ICG가 유기된다. 이미지 차지 ICG의 축적량은, 게이트 G와 게이트 산화막 GOX로 형성되는 컨덴서의 용량값에 따라서 정해진다. 이때의 이미지 차지 ICG의 형성에 따라 기판 전류 IK가 관측된다. 이때의 전류는 다음 식에 의해 표 나타내진다.When the irradiation position of the electron beam EB reaches the contact hole to be measured, and the electron beam EB is irradiated to the gate G existing at the bottom of the hole, secondary electrons are generated from the surface of the gate G and the substrate is discharged by the charge remaining on the surface. Image charge ICG on the side is organic. The accumulation amount of the image charge ICG is determined according to the capacitance value of the capacitor formed of the gate G and the gate oxide film GOX. The substrate current IK is observed in accordance with the formation of the image charge ICG at this time. The current at this time is shown in the table by the following equation.
I=I0(1-exp(-A/t))I = I 0 (1-exp (-A / t))
t: 시정수t: time constant
도 7b는, 전술한 이미지 차지 형성 시기의 다음의 단계를 나타내고 있다. 이 예에서는, 게이트 산화막의 막두께는 10nm 정도이다. 전자빔 EB의 조사가 시작되고 나서 시간이 지나면, 게이트 G의 전극 상에 전하가 축적되고, 게이트 G의 전위가 조사 전류량에 비례해서 상승한다. 그리고 도 7c에 나타낸 바와 같이, 게이트 G의 전위가 예를 들면, 약 10V를 넘으면, 그때의 전계 E는 10MV/cm로 되고, 막두께가 10nm 정도의 게이트 산화막 GOX 중을 터널 전류 IT가 흐르기 시작해서 전하가 이동한다. 이때, 표면 전위가 일정하게 이루어지도록 터널 전류 IT가 생기고, 이 결과, 표면의 전위는 일정하게 유지된다. 이때의 터널 전류 IT도 기판 전류 IK 로서 관측된다. 이때의 전류는 다음 식에 의해 표 나타내진다.7B shows the next step of the above-described image charge formation timing. In this example, the film thickness of the gate oxide film is about 10 nm. As time passes after the irradiation of the electron beam EB starts, charges accumulate on the electrodes of the gate G, and the potential of the gate G rises in proportion to the amount of irradiation current. As shown in FIG. 7C, when the potential of the gate G exceeds about 10 V, for example, the electric field E at that time becomes 10 MV / cm, and tunnel current IT starts to flow in the gate oxide film GOX having a film thickness of about 10 nm. The charge moves. At this time, the tunnel current IT is generated so that the surface potential is made constant, and as a result, the potential of the surface is kept constant. The tunnel current IT at this time is also observed as the substrate current IK. The current at this time is shown in the table by the following equation.
I=AE2exp(-B/E)I = AE 2 exp (-B / E)
도 7d는, 전자빔 EB의 주사 위치가 측정 대상의 콘택트 홀로부터 빗나가고, 측정 대상에 대한 전자빔 EB의 조사가 종료되었을 때의 전하 이동의 모양을 나타내고 있다. 이 상태에서는, 전자빔 EB에 의한 전자의 공급이 없어지게 되는 결과, 게이트 G와 게이트 산화막 GOX와 실리콘 기판 S에 끼워진 영역에 축적된 전하가 방전한다. 이 방전과정에서는, 전술한 도 7c에 나타내는 전하의 축적과정과는 역방향으로 터널 전류 IT가 흐른다. 이때의 전류는 다음 식에 의해 표 나타내진다.7D shows the state of charge transfer when the scanning position of the electron beam EB deviates from the contact hole of the measurement object and the irradiation of the electron beam EB to the measurement object is completed. In this state, the supply of electrons by the electron beam EB is lost, and as a result, electric charges accumulated in the region sandwiched between the gate G, the gate oxide film GOX, and the silicon substrate S are discharged. In this discharge process, the tunnel current IT flows in the reverse direction to the charge accumulation process shown in FIG. 7C described above. The current at this time is shown in the table by the following equation.
I=I0exp(-A/t)I = I 0 exp (-A / t)
이상으로부터 이해할 수 있는 바와 같이, 게이트 산화막 GOX 등의 절연막이 홀 바닥의 게이트 전극의 아래에 존재하는 경우, 복잡한 전류 파형이 관측되지만, 그 전류 파형으로부터 홀의 구조를 해석하는 것이 가능해진다. 즉, 게이트 G 아래에 절연체가 있는 경우, 게이트 G와 절연체와 실리콘 기판 S는 미분 회로를 형성하므로, 관측된 파형을 미분 파형이라고 보아, 이 파형으로부터 홀 구조를 파악하는 것이 가능하게 된다.As can be understood from the above, when an insulating film such as the gate oxide film GOX is present under the gate electrode at the bottom of the hole, a complicated current waveform is observed, but the structure of the hole can be analyzed from the current waveform. In other words, when there is an insulator under the gate G, the gate G, the insulator, and the silicon substrate S form a differential circuit, so that the observed waveform can be regarded as a differential waveform and the hole structure can be identified from this waveform.
예를 들면, 도 8에 나타낸 기판 전류의 파형에는 2개의 피크 P1과 피크 P2가 존재하고, 전술한 도 5b에 나타내는 미분 회로에 의한 미분 파형에 상당한다. 그래서, 이 피크 P1과 피크 P2는, 홀 바닥에 게이트 등의 절연물이 존재하지 않는 경우에 관측되는 파형을 미분한 것에 의해 얻어진 것과 생각하면, 각 피크는 홀의 에 지에 대응하는 것으로 해석할 수 있고, 이들 피크 P1과 피크 P2와의 간격으로부터, 홀의 평가값으로서 홀 직경 CD를 산출할 수 있다.For example, two peaks P1 and P2 exist in the waveform of the substrate current shown in FIG. 8, and correspond to the differential waveform by the differential circuit shown in FIG. 5B described above. Therefore, considering that the peak P1 and the peak P2 are obtained by differentiating a waveform observed when there is no insulator such as a gate at the bottom of the hole, each peak can be interpreted as corresponding to the edge of the hole. From the interval between these peaks P1 and P2, the hole diameter CD can be calculated as an evaluation value of the hole.
또, 전자빔 EB를 단일의 홀에 대하여 2차원 주사했을 때 얻어지는 복수의 기판 전류 파형으로부터 복수의 에지를 얻을 수 있다. 이 복수의 에지에 대하여, 원 근사, 타원 근사 또는 다른 형상으로 대응하는 근사 함수를 적용함으로써, 측정한 기판 전류 파형으로부터 홀 바닥의 형상을 평가할 수 있다. 이 경우에 있어서, 홀의 절대적인 크기를 구하는 데는, 미리 크기를 알고 있는 홀에 대하여 마찬가지의 측정을 미리 실시하여 둠으로써, 측정값을 교정하면 된다.Further, a plurality of edges can be obtained from a plurality of substrate current waveforms obtained when the electron beam EB is scanned two-dimensionally with respect to a single hole. The shape of the hole bottom can be evaluated from the measured substrate current waveform by applying a corresponding approximation function in a circle approximation, an elliptic approximation, or another shape to the plurality of edges. In this case, in order to calculate the absolute size of the hole, the measured value may be corrected by performing the same measurement in advance for the hole whose size is known in advance.
또, 일반적으로, 게이트 산화막은 전술한 바와 같은 완전한 용량으로서 기능하지 않는다. 즉, 일정 이상의 전하가 게이트 전극에 축적하여, 그 표면 전위가 상승한 상태로 되면, 게이트 산화막을 터널 전류가 흐르므로, 순수한 용량과는 상이한 미분 파형이 관측된다. 따라서, 보다 정확하게 홀의 에지를 구하는 방법으로서는, 관측된 파형을 구성하는 성분 중, 게이트 산화막이 순수한 컨덴서로서 기능하고 있는 영역의 파형을 추출하고, 그 파형으로부터 미분량을 얻는 것으로 정확한 홀의 에지를 추출할 수 있다. 또는, 역으로 전자빔의 조사량을 가능한 한 작게 조정함으로써, 게이트 전극과 게이트 절연막과 실리콘 기판으로 이루어지는 구조가 순수한 컨덴서로서 기능하는 상태로 측정하는 등의 방법이 있다.Also, in general, the gate oxide film does not function as a complete capacitance as described above. That is, when a predetermined or more charge accumulates in the gate electrode and the surface potential rises, a tunnel current flows through the gate oxide film, so a differential waveform different from the pure capacitance is observed. Therefore, as a more accurate method for obtaining the edges of holes, the waveform of the region of the gate oxide film functioning as a pure capacitor among the components constituting the observed waveform is extracted, and the correct edge of the hole can be extracted by obtaining a differential amount from the waveform. Can be. Alternatively, there is a method in which the amount of electron beam irradiation is adjusted as small as possible so as to measure the structure of the gate electrode, the gate insulating film, and the silicon substrate in a state that functions as a pure capacitor.
그리고 통상의 홀을 측정 대상으로 하고 경우, 기판 전류 파형으로서 사다리꼴 형상의 파형을 얻을 수 있지만, 그 파형으로부터 홀의 에지를 추출하기 위한 1개의 방법으로서 미분이 행해진다. 그 미분 값이 최대값을 나타내는 장소가, 홀의 에지로 하여 추출된다.When a normal hole is used as a measurement target, a trapezoidal waveform can be obtained as the substrate current waveform, but differentiation is performed as one method for extracting the edge of the hole from the waveform. The place where the derivative value shows the maximum value is extracted as an edge of a hole.
이상과 같이 하여 얻어진 복수의 에지에 대하여 원 근사 또는 타원 근사 또는 다른 근사 곡선을 적용시켜, 홀의 형상을 평가한다.The shape of a hole is evaluated by applying a circle approximation, an ellipse approximation, or another approximation curve to the some edge obtained as mentioned above.
[제2 실시예]Second Embodiment
도 9에, 본 발명의 제2 실시예에 관한 반도체 측정 장치의 동작의 흐름을 나타낸다.9 shows the flow of the operation of the semiconductor measuring apparatus according to the second embodiment of the present invention.
본 실시예의 장치 구성은, 기본적으로는 전술한 제1 실시 형태와 마찬가지이지만, 에지 추출 알고리즘의 원리가 상이하게 하고 있다. 즉, 본 실시예의 에지 추출 알고리즘은, 기판 전류의 파형을 미분 파형이라고 보았을 때의 상기 기판 전류의 적분 파형에 따라 미세 구조의 평가값을 얻는 것을 본질로 하고 있으므로, 그와 같은 평가 수단은, 예를 들면, 에지 추출 장치(150)로서 구성된다.The apparatus configuration of this embodiment is basically the same as that of the first embodiment described above, but the principle of the edge extraction algorithm is different. That is, since the edge extraction algorithm of the present embodiment has the essence of obtaining the evaluation value of the microstructure according to the integration waveform of the substrate current when the waveform of the substrate current is regarded as the differential waveform, such evaluation means is an example. For example, it is comprised as the
도 9에 나타내는 본 실시예의 동작 흐름은, 전술한 도 2에 나타내는 제1 실시예의 동작 흐름의 스텝 S12에 대신하여, 파형 적분 처리에 관한 스텝 S22와 필터링에 관한 스텝 S23과 에지 검출에 관한 스텝 S24를 구비한다. 그리고 도 9에서, 전술한 도 2에 나타내는 스텝과 공통되는 스텝에는 동일 부호를 붙인다.The operational flow of the present embodiment shown in FIG. 9 replaces step S22 of the waveform integration process, step S23 of filtering and step S24 of edge detection, instead of step S12 of the operational flow of the first embodiment shown in FIG. 2 described above. It is provided. In FIG. 9, the same code | symbol is attached | subjected to the step common to the step shown in FIG. 2 mentioned above.
본 실시예에서는, 스텝 S11에서 얻어진 파형은 미분 파형이므로, 한 번 적분하여 원래의 파형으로 되돌린다(스텝 S22). 그 후, 필요에 따라 홀 바닥에 대응하는 성분을 추출하는 필터를 사용하여, 적분 파형 중에서 필요한 성분을 추출한다(스텝 S23). 예를 들면, 미분 파형에는 노이즈나 홀의 크기를 추정하기 위해서는 불필요한 고주파 성분 또는 저주파수 성분이 포함되어 있으므로, 이들을 적당히 제 거하고, 홀 바닥을 정확하게 반영하는 파형을 얻는다.In this embodiment, since the waveform obtained in step S11 is a differential waveform, it integrates once and returns to an original waveform (step S22). Thereafter, a necessary component is extracted from the integral waveform using a filter for extracting the component corresponding to the hole bottom as needed (step S23). For example, the differential waveform contains high frequency components or low frequency components that are unnecessary for estimating noise or hole size. Therefore, the differential waveforms are appropriately removed to obtain a waveform that accurately reflects the bottom of the hole.
이와 같이 적분하여 얻어진 전류 파형은, 전술한 도 3a에 나타낸 바와 같은 통상의 콘택트 홀 HA를 측정한 경우의 파형과 마찬가지로 되므로, 종래부터 알려져 있는 에지 추출 알고리즘을 적용하여 에지를 추출한다(스텝 S24). 이 에지 추출 알고리즘으로서는, 문턱치법, 미분법, 소벨법, 라플라시안법 등 통상 수학으로 알려진 모든 알고리즘을 이용하는 것을 할 수 있다. 이하는 제1 실시 형태와 마찬가지이다(스텝 S13, 스텝 S14).The current waveform obtained by integrating in this manner is similar to the waveform in the case of measuring the normal contact hole HA as shown in FIG. 3A described above, and thus, edges are extracted by applying a conventionally known edge extraction algorithm (step S24). . As this edge extraction algorithm, all algorithms known in general mathematics, such as a threshold method, a differential method, the Sobel method, and the Laplacian method, can be used. The following is the same as that of the first embodiment (step S13, step S14).
[제3 실시예]Third Embodiment
도 10에, 본 발명의 제3 실시예에 관한 반도체 측정 장치의 동작의 흐름을 나타낸다. 그리고 도 10에 있어서, 전술한 도 9에 나타내는 스텝과 공통되는 스텝에는 동일 부호를 붙인다.10 shows the flow of the operation of the semiconductor measuring device according to the third embodiment of the present invention. 10, the same code | symbol is attached | subjected to the step common to the step shown in FIG. 9 mentioned above.
본 실시예의 장치 구성은, 기본적으로는 전술한 제1 또는 제2 실시 형태와 마찬가지이지만, 그 동작에 있어서는, 역연산에 관한 스텝 S32를 구비하고, 스텝 S11에서 얻어진 기판 전류의 파형에 따라 미세 구조의 등가 회로를 특정하고, 이 등가 회로를 사용하여 얻어지는 파형에 따라 미세 구조의 평가값을 얻는 것을 본질로 하고 있으므로, 그와 같은 평가 수단은, 예를 들면, 에지 추출 장치(150)로서 구성된다.The apparatus configuration of the present embodiment is basically the same as that of the first or second embodiment described above, but in its operation, the microstructure is provided in accordance with the waveform of the substrate current obtained in step S11, which includes step S32 for inverse operation. Since it is essential to specify an equivalent circuit of and obtain an evaluation value of the fine structure according to the waveform obtained by using the equivalent circuit, such evaluation means is configured as, for example, the
상세하게 설명하면, 먼저, 사전에, 게이트 구조나 컨트롤 게이트 구조 등을 포함하는 측정 대상의 홀 구조를 세부에 걸쳐서 표현한 등가 회로(파라미터의 값은 미설정)를 준비해 둔다. 예를 들면, 게이트 전극에 의해 형성되는 컨덴서의 특이 적인 성분도 등가 회로에 넣어 둔다.In detail, first, an equivalent circuit (parameter value is not set) in which the hole structure of the measurement target including the gate structure, the control gate structure, and the like is expressed in detail is prepared in advance. For example, the specific components of the capacitor formed by the gate electrode are also put in the equivalent circuit.
여기서, 도 11의 등가 회로는, 도 3b의 홀 구조의 등가 회로에 제너다이오드(zener diode) ZD를 내장하는 것에 의해, 게이트 전극에 의해 형성되는 도 12에 나타내 바와 같은 컨덴서의 특이적 성분인 비선형성을 표현한 것이다. 그리고 도 11에 있어서, R2는 게이트의 저항 성분이다. 제너다이오드 ZD는 정전압 다이오드라고도 불리며, 다이오드의 양단의 전압이 일정한 전압으로 되면 다이오드에 전류가 흘러 다이오드의 양단의 전압을 일정하게 유지하는 성질이 있다. 이와 같은 정밀한 등가 회로를 사용하는 것에 의해, 측정 대상을 보다 정확하게 수식에 의해 표현할 수 있다. 이 등가 회로를 표현하는 식을 푸는 것에 의해, 측정된 기판 전류 파형을, 통상의 콘택트 홀이 나타내는 기판 전류 파형으로 변환할 수 있다.Here, the equivalent circuit of FIG. 11 is a nonlinear specific component of a capacitor as shown in FIG. 12 formed by a gate electrode by incorporating a Zener diode ZD in the equivalent circuit of the hole structure of FIG. 3B. It is a representation of sex. In Fig. 11, R2 is a resistance component of the gate. Zener diode ZD is also called a constant voltage diode. When the voltage at both ends of the diode becomes a constant voltage, current flows through the diode to maintain the voltage at both ends of the diode. By using such an accurate equivalent circuit, a measurement object can be represented more accurately by a mathematical formula. By solving the equation representing this equivalent circuit, the measured substrate current waveform can be converted into the substrate current waveform indicated by the normal contact hole.
전술한 등가 회로를 이용하여 원래의 파형을 모의한 파형을 얻는다(스텝 S32). 구체적으로는, 사전에 준비된 등가 회로를 사용하여 얻어지는 파형이, 스텝 S11에 있어서 실제로 관측된 파형과 일치하도록, 등가 회로의 각 파라미터를 역연산함으로써, 이 각 파라미터를 특정한다. 이어서, 파라미터가 특정된 등가 회로를 사용하여 얻어지는 파형에 대하여 필터링 처리를 가한다(스텝 S23), 그리고 에지 추출 방법을 적용함으로써, 에지를 추출하여 홀의 평가값을 얻는다(스텝 S12~스텝 S14).Using the equivalent circuit mentioned above, the waveform which simulated the original waveform is obtained (step S32). Specifically, each parameter is specified by inversely calculating each parameter of the equivalent circuit so that the waveform obtained using the equivalent circuit prepared in advance matches the waveform actually observed in step S11. Next, filtering processing is applied to the waveform obtained using the equivalent circuit in which the parameter is specified (step S23), and the edge extraction method is applied to obtain an evaluation value of the hole (steps S12 to S14).
그리고 전술한 설명에서는, 도 3b에 나타내는 홀 구조를 예로 하였으므로, 그 등가 회로에 의해 얻어지는 파형은 미분 파형으로 되지만, 일반적으로 등가 회로의 내용은 홀 구조에 따라 바뀌어, 그 등가 회로에 의해 얻어지는 파형도 바뀐 다. 그래서, 본 실시예의 스텝 S12에서는, 등가 회로를 사용하여 얻어지는 파형에 대하여 적절한 에지 추출 알고리즘을 적용하여 에지 검출을 행한다. 즉, 등가 회로를 사용하여 얻어지는 파형이 미분 파형이면, 전술한 제1 실시 형태와 마찬가지의 에지 추출 알고리즘을 적용하고, 사다리꼴 파형이면, 제2 실시 형태와 마찬가지의 종래부터 알려져 있는 에지 추출 알고리즘을 적용한다.In the above description, since the hole structure shown in FIG. 3B is taken as an example, the waveform obtained by the equivalent circuit becomes a differential waveform, but in general, the contents of the equivalent circuit vary depending on the hole structure, and the waveform diagram obtained by the equivalent circuit is shown. Changes. Therefore, in step S12 of the present embodiment, edge detection is performed by applying an appropriate edge extraction algorithm to the waveform obtained using the equivalent circuit. That is, if the waveform obtained using the equivalent circuit is a differential waveform, the edge extraction algorithm similar to the first embodiment described above is applied. If the waveform is a trapezoidal waveform, the conventionally known edge extraction algorithm similar to the second embodiment is applied. do.
이상, 본 발명의 실시예를 설명하였으나, 본 발명의 실시예는, 본 발명의 요지를 벗어나지 않는 범위에서 변형이 가능하다. 예를 들면, 전술한 실시예에서는, 홀 바닥에 게이트가 존재하는 경우를 예로서 설명하였으나, 홀 바닥에 존재하는 부재는 어떠한 부재로서도 된다. 또, 그 부재는, 홀 바닥의 전체면에 존재할 필요는 없고, 홀 바닥의 일부에 존재하고 있어도 된다.As mentioned above, although embodiment of this invention was described, embodiment of this invention can be modified in the range which does not deviate from the summary of this invention. For example, in the above-described embodiment, the case where the gate is present at the bottom of the hole has been described as an example, but the member existing at the bottom of the hole may be any member. Moreover, the member does not need to exist in the whole surface of a hole bottom, but may exist in a part of hole bottom.
또, 전술한 실시예에서는, 본 발명을 반도체 측정 장치 및 반도체 측정 방법으로서 표현하였으나, 이에 한정되지 않고, 반도체 검사 장치, 반도체 검사 방법, 반도체 분석 장치, 반도체 분석 방법, 반도체 해석 장치, 반도체 해석 방법, 반도체 평가 장치, 반도체 평가 방법, 반도체 제조장치, 반도체 제조 방법 등으로서 표현해도 된다.Incidentally, in the above-described embodiments, the present invention is expressed as a semiconductor measuring device and a semiconductor measuring method, but the present invention is not limited thereto, but is not limited thereto. Or a semiconductor evaluation device, a semiconductor evaluation method, a semiconductor manufacturing device, a semiconductor manufacturing method, or the like.
본 발명은, 반도체 디바이스 또는 그 제조 공정에서의 검사, 분석, 제조, 측정 또는 평가 등에 사용되는 장치, 및 반도체 디바이스 제조 방법으로 유용하다. 예를 들면, 웨이퍼 등의 반도체 기판에 전자 비 또는 이온 빔을 조사하는 방법을 이용하는 검사 기술, 분석 기술, 측정 기술, 평가 기술, 및 반도체 디바이스 제조 장치 및 방법의 분야에 있어서, 본 발명을 이용할 수 있다.INDUSTRIAL APPLICABILITY The present invention is useful as an apparatus used for inspection, analysis, manufacture, measurement or evaluation in a semiconductor device or its manufacturing process, and a semiconductor device manufacturing method. For example, the present invention can be used in the field of inspection technology, analysis technology, measurement technology, evaluation technology, and semiconductor device manufacturing apparatus and method using a method of irradiating an electron ratio or an ion beam to a semiconductor substrate such as a wafer. have.
Claims (11)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2006/301545 WO2007088587A1 (en) | 2006-01-31 | 2006-01-31 | Semiconductor measuring apparatus and semiconductor measuring method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080079672A true KR20080079672A (en) | 2008-09-01 |
| KR101085413B1 KR101085413B1 (en) | 2011-11-21 |
Family
ID=38327174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087016766A KR101085413B1 (en) | 2006-01-31 | 2006-01-31 | Semiconductor measuring apparatus and semiconductor measuring method |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP5005551B2 (en) |
| KR (1) | KR101085413B1 (en) |
| CN (1) | CN101356635B (en) |
| WO (1) | WO2007088587A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106449385B (en) * | 2016-11-30 | 2019-05-31 | 上海华力微电子有限公司 | The method for eliminating defect caused by electronics beam scanning |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315271A (en) * | 1991-01-08 | 1993-11-26 | Nec Corp | Method and apparatus for diffusing impurity |
| JP3335031B2 (en) * | 1995-02-28 | 2002-10-15 | 株式会社カイジョー | Bonding non-bonding detection method and bonding non-bonding detection device in wire bonding apparatus |
| JP3824266B2 (en) * | 2002-06-28 | 2006-09-20 | 株式会社椿本スプロケット | Sprocket with wear limit display |
| JP2004064406A (en) * | 2002-07-29 | 2004-02-26 | Canon Inc | Image reading device and its control program |
| JP4060143B2 (en) | 2002-07-31 | 2008-03-12 | 株式会社トプコン | Nondestructive measuring apparatus and semiconductor device manufacturing method |
| JP4255657B2 (en) | 2002-08-01 | 2009-04-15 | 株式会社トプコン | Semiconductor manufacturing process management method |
| JP4235756B2 (en) * | 2002-10-22 | 2009-03-11 | レーザーテック株式会社 | Misalignment detection method, misalignment detection apparatus, image processing method, image processing apparatus, and inspection apparatus using the same |
| JP4080902B2 (en) | 2003-01-30 | 2008-04-23 | 株式会社トプコン | Semiconductor device analysis apparatus and analysis method |
| JP4220335B2 (en) * | 2003-08-29 | 2009-02-04 | 株式会社日立ハイテクノロジーズ | 3D shape measuring device |
| JP4220358B2 (en) * | 2003-11-27 | 2009-02-04 | 株式会社日立ハイテクノロジーズ | Semiconductor pattern measurement method |
| JP4262592B2 (en) * | 2003-12-26 | 2009-05-13 | 株式会社日立ハイテクノロジーズ | Pattern measurement method |
-
2006
- 2006-01-31 KR KR1020087016766A patent/KR101085413B1/en not_active IP Right Cessation
- 2006-01-31 JP JP2007556727A patent/JP5005551B2/en not_active Expired - Fee Related
- 2006-01-31 CN CN2006800509087A patent/CN101356635B/en not_active Expired - Fee Related
- 2006-01-31 WO PCT/JP2006/301545 patent/WO2007088587A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| KR101085413B1 (en) | 2011-11-21 |
| JP5005551B2 (en) | 2012-08-22 |
| JPWO2007088587A1 (en) | 2009-06-25 |
| WO2007088587A1 (en) | 2007-08-09 |
| CN101356635A (en) | 2009-01-28 |
| CN101356635B (en) | 2010-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4707610A (en) | Method and apparatus for measuring surface profiles | |
| US20080197280A1 (en) | Method and apparatus for measuring pattern dimensions | |
| US7619753B2 (en) | Method for measuring dimensions and optical system using the same | |
| US4431923A (en) | Alignment process using serial detection of repetitively patterned alignment marks | |
| US7652249B2 (en) | Charged particle beam apparatus | |
| KR100526669B1 (en) | A film thickness measuring apparatus and a method for measuring a thickness of a film | |
| US4659936A (en) | Line width measuring device and method | |
| KR101085413B1 (en) | Semiconductor measuring apparatus and semiconductor measuring method | |
| US10921573B2 (en) | Determining the arrangement of a sample object by means of angle-selective illumination | |
| CN1040251C (en) | Method and apparatus for background correction in analysis of specimen surface | |
| KR101018724B1 (en) | Method for fabricating semiconductor device | |
| JP6548764B2 (en) | Auto focus device | |
| CN108318736A (en) | Different loads push the non-contact measurement apparatus and measurement method of electroceramics response frequency | |
| JP4060143B2 (en) | Nondestructive measuring apparatus and semiconductor device manufacturing method | |
| JP3388126B2 (en) | Inspection method in apparatus having optical system and imaging means | |
| US7351967B2 (en) | System and method for inspecting a semiconductor sample | |
| TWI803837B (en) | Charged-particle beam inspection systems and related non-transitory computer readable medium | |
| JP3111612B2 (en) | Ultra-small surface sensor and surface measuring device | |
| EP1398774A2 (en) | Method and apparatus for measuring a minute pitch | |
| US20230096657A1 (en) | Leveling sensor in multiple charged-particle beam inspection | |
| KR100595138B1 (en) | Operating method of atomic force microscope | |
| JPS61225605A (en) | Optical automatic line width measuring device and method | |
| WO2008053518A1 (en) | Semiconductor inspection equipment and semiconductor inspection method | |
| WO2007072557A1 (en) | Semiconductor tester and method of testing semiconductor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |