KR20080079388A - 능동소자 내장형 인쇄회로기판 제조 방법 - Google Patents
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Abstract
본 발명은 인쇄회로기판 제조 방법에 관한 것으로, 특히 능동소자 내장형 인쇄회로기판 제조 방법에 관한 것이다. 본 발명은 동박이 피복된 층(CCL) 또는 레진 도포된 동박(RCC)를 가공하여 능동 소자를 기판에 내장하는 기술을 제공함으로써, 종래와 달리 기계적 가공 방식에 의존하지 않고서도 공동(cavity)을 제작할 수 있어 공법이 매우 간단하며, 기판 내부에 메탈 코어를 형성하므로 우수한 방열 특성과 층간 EMI 차폐효과를 기대할 수 있다.
내장형 기판, 능동소자, 열방출, EMI.
Description
도1은 종래기술에 따라 제작된 능동소자 내장형 기판의 단면을 보여주는 도면.
도2a 내지 도2f는 본 발명의 제1 실시예에 따라 능동소자 내장형 기판을 제작하는 과정을 나타낸 도면.
도3a 내지 도3e는 본 발명의 제2 실시예에 따라 능동소자 내장형 기판을 제작하는 과정을 나타낸 도면.
도4는 본 발명의 양호한 실시예에 따라 제작한 능동소자 내장형 기판을 반도체 집적회로 패키지로 제작한 실시예를 나타낸 도면.
도5는 본 발명의 양호한 실시예에 따라 제작한 능동소자 내장형 기판을 내층 코어로 적용한 실시예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : CCL(copper cladded layer)
110 : 드라이 필름
111 : 공동을 제작할 부위
112 : 공동(cavity)
113 : 접착제(adhesive)
120 : 절연층
130 : 동박
200 : 능동소자(또는, 반도체 칩)
316 : 마이크로 비아홀
317 : 동박 회로
318 : 솔더 페이스트
319 : 솔더 볼
430 : RCC(resin coated copper)
본 발명은 인쇄회로기판 제조 방법에 관한 것으로, 특히 능동소자 내장형 인쇄회로기판 제조 방법에 관한 것이다.
전자기기들의 휴대성이 요구됨에 따라 기판은 경박단소화되는 경향이 있으며, 이와 같은 기술적 요구에 부응하기 위하여 능동부품 또는 수동부품을 기판에 내장하는 기술이 도입되고 있다. 능동부품(active device) 또는 수동부품(passive device)을 기판 내부에 내장하는 경우, 부품의 실장 밀도가 높아짐과 동시에 전자 회로의 고주파 특성이 개선되는 효과가 있다. 현재의 내장 기판 기술은 공정의 특성상 주로 저항 또는 인덕터와 같은 수동부품을 내장하는 기술에 집중되어 있으나, 최근들어 능동소자를 기판에 내장하고자 하는 공법이 도입되고 있다.
현재 당업계에 공개된 능동 소자 내장 공법은 기판에 공동(cavity)을 가공 형성하고, 기판 내부에 능동 소자를 고정한 후, 마이크로 비아 가공기술과 도금기술을 이용해서 기판 연결하는 프로세스에 기초하고 있다. 여기서, 공동 가공을 위해서는 펀치(punching) 또는 라우팅(routing)과 같은 기계적 가공을 진행하고 있으며, 플로우(flow)방식이 아닌 프리프레그(PREPREG)를 사용해서 임베딩하는 방법이 통용되고 있다.
도1은 종래기술에 따라 제작된 능동소자 내장형 기판의 단면을 보여주는 도면이다. 그런데, 종래기술은 공동(cavity) 가공을 위해 기계적 방법을 사용하므로 공정이 복잡하며, 더욱이 절연 기판에 능동 소자가 내장되므로 열방출 특성이 불량한 문제가 있다.
따라서, 본 발명의 제1 목적은 공동(cavity)의 가공을 위해 기계적 식각 방식을 사용하지 않는 능동소자 내장형 인쇄회로기판을 제작하는 방법을 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 우수한 방열효과와 EMI 전자파 차폐효과를 기대할 수 있는 능동소자 내장형 인쇄회로기판 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 능동소자를 내장한 기판을 제조하 는 방법에 있어서, (a) 내층을 사이에 두고 동박을 양면에 피복한 구조의 동박 표면에 드라이 필름을 형성하고 사진 식각 공정을 진행하여 공동(cavity)를 제작할 부위의 동박 표면이 노출되도록 상기 드라이 필름을 패턴 형성하는 단계; (b) 상기 패턴된 드라이 필름을 마스크로하여 노출된 동박을 식각 처리함으로써 상기 내층이 노출되도록 공동을 형성하는 단계; (c) 상기 공동의 노출된 내층 표면에 접착제(adhesive)를 형성하는 단계; 및 (d) 상기 공동 내에 처리된 접착제 위에 능동 소자를 실장하는 단계를 포함하는 능동 소자 내장형 기판 제조 방법을 제공한다.
이하에서는, 첨부 도면 도2 내지 도5를 참조하여 본 발명의 양호한 실시예를 상세히 설명한다.
도2a 내지 도2f는 본 발명의 제1 실시예에 따라 능동소자 내장형 기판을 제작하는 과정을 나타낸 도면이다. 본 발명의 제1 실시예는 동박 피복된 층(copper cladded layer; CCL) 타입의 자재를 이용해서 내장형 기판을 제조하는 공법을 개시하고 있다. 도2a를 참조하면, 내층(100b)을 사이에 두고 양면(100a, 100c)에 동박이 피복된 CCL(100) 표면에 드라이 필름(D/F; 110)을 도포해서 공동(cavity)을 제작할 부위(111)를 사진 식각 공정을 통해 정의한다. 이어서, 도2b를 참조하면 염화동(FeCl₃)과 같은 식각액을 이용해서 노출된 동박을 식각함으로써 공동(cavity; 112)을 형성한다. 그리고 나면, 드라이 필름은 모두 박리하고 접착제(adhesive; 113)를 디스펜싱 방법 등에 의해 형성한다. 이어서, 칩 또는 능동소자(200)를 실장한다.
도2d를 참조하면, 에폭시 수지와 같은 레진 계열의 절연층(120)과 동박(130) 을 차례로 적층 배열하고 진공 열압착 라미네이션함으로써, 도2e와 같은 적층 구조를 제작한다. 마지막으로, 도2f에서와 같이 양면 동박을 해프 에칭함으로써 동박의 두께를 12 ~ 36㎛정도를 얇게 가공한다. 최종적으로 도2f를 참조하면, CCL의 일 동박층(100a)로 만들어진 공동 속에 능동 소자(200)가 접착제(113) 위에 실장되어 있으며 CCL의 레진 절연층(100b)를 사이에 두고 그 두께가 해프 에칭으로 얇아진 동박층(100c)가 아래에 형성되어 있다.
도3a 내지 도3e는 본 발명의 제2 실시예에 따라 능동소자 내장형 기판을 제작하는 과정을 나타낸 도면이다. 도3a 내지 도3g에 나타낸 본 발명의 제2 실시예는 레진이 도포된 동박(resin coated copper; RCC)을 사용하여 제작하는 것을 특징으로 한다. 도3a를 참조하면, 레진(430b)이 도포된 동박(430a)의 양면에 드라이 필름(D/F; 140)을 도포하고, 공동(cavity)을 정의하기 위하여 사진 식각 공정을 진행해서, 공동을 형성할 부위에 동박(430a)을 노출한다.
도3b를 참조하면, 염화동(FeCl3)과 같은 식각액을 이용해서 노출된 동박을 식각함으로써 공동(cavity; 112)을 형성한다. 그리고나면, 드라이 필름(140)을 모두 스트립 박리하고, 접착제(adhesive; 113)을 디스펜싱 방법 등을 진행하여 공동의 밑면에 형성한다. 이어서 능동소자(200), 즉 반도체 칩을 디스펜싱한 접착제(113)위에 실장한다. 도3d에 도시한 바와 같이, 동박(440), 절연층(120), 공동에 능동 소자(200)가 실장된 RCC(430), 동박(450)을 차례로 적층 배열하고 진공 열압착하여 라미네이션을 진행하면 도3e에 도시된 적층 구조를 얻게 된다.
이상과 같이, 본 발명의 제1 실시예 또는 제2 실시예에 따라 능동소자를 공동(cavity)에 내장한 기판을 제조하는 경우, 종래 기술에서와 같이 공동을 가공하기 위하여 기계적인 방법을 사용하지 않으므로 공정이 간단하며 기판 내부에 메탈 코어(metal core)가 형성되어 우수한 방열 효과와 함께 층간 EMI를 줄일 수 있는 효과가 있다.
한편, 도2a 내지 도2f에 도시한 본 발명의 제1 실시예의 경우 식각 재료로써 CCL(100) 자재를 가지고 공정을 진행하고 있다. 앞서 설명한 바와 같이, CCL(100)이란 레진 계열의 절연층(100b)을 사이에 두고 양면에 동박층(100a, 100c)을 구성하고 있다. 이때에, CCL의 내층(100b)을 절연층 대신에 카본 파이퍼 라미네이트(carbon fiber laminate), CIC(copper-Invar-copper), 혹은 메탈 라미네이트(metal laminate)를 적용할 경우 접착제(113)면이 열방사 싱크(heat sink)와 경직제(stiffner) 역할을 하게 되어 마이크로 비아를 가공하지 않아도 우수한 방열 특성과 뛰어난 역학 특성을 가지게 된다. 여기서, Invar는 불변강이라고 당업계에서 불리는 자재로서, 보통 메탈의 온도계수(G)가 10 이상인 반면에 Invar는 2 정도이다.
이상과 같이, 본 발명의 다양한 실시예에 따라 능동소자를 내장한 기판은 솔더 볼 가공을 거쳐서 IC 패키지 형태로 제작할 수도 있고, 내층 코어로서 다층 기판 및 빌드업 기판으로 적용될 수도 있다.
도4는 본 발명의 양호한 실시예에 따라 제작한 능동소자 내장형 기판을 IC패키지로 제작한 실시예를 나타낸 도면이다. 도4를 참조하면, 도2f 또는 도3e에서 제작한 능동소자 내장형 기판에 대해 마이크로 비아홀(316)을 형성하고, 사진 식각 공정을 진행하여 동박 회로(317)를 형성하고 솔더 페이스트(318)과 솔더 볼(319)을 형성하여 패키지 형태로 완성 시킨다.
한편 도5는 본 발명의 양호한 실시예에 따라 제작한 능동소자 내장형 기판을 내층 코어로 적용한 실시예를 도시한 도면이다. 공동에 내장된 능동소자(200)가 내장된 기판은 상하 양면에 마이크로 비아(316)형성, 동박회로(317)형성 공정을 진행하여 내층 코어를 제작할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어 질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명은 동박이 피복된 층(CCL) 또는 레진 도포된 동박(RCC)를 가공하여 능동소자를 기판에 내장하는 기술을 제공함으로써, 종래와 달리 기계적 가공 방식에 의존하지 않고서도 공동(cavity)을 제작할 수 있어 공법이 매우 간단하며, 기판 내부에 메탈 코어를 형성하므로 우수한 방열 특성과 층간 EMI 차폐효과를 기대할 수 있다.
Claims (5)
- 능동소자를 내장한 기판을 제조하는 방법에 있어서,(a) 내층을 사이에 두고 동박을 양면에 피복한 구조의 동박 표면에 드라이 필름을 형성하고 사진 식각 공정을 진행하여 공동(cavity)를 제작할 부위의 동박 표면이 노출되도록 상기 드라이 필름을 패턴 형성하는 단계;(b) 상기 패턴된 드라이 필름을 마스크로하여 노출된 동박을 식각 처리함으로써 상기 내층이 노출되도록 공동을 형성하는 단계;(c) 상기 공동의 노출된 내층 표면에 접착제(adhesive)를 형성하는 단계; 및(d) 상기 공동 내에 처리된 접착제 위에 능동소자를 실장하는 단계를 포함하는 능동소자 내장형 기판 제조 방법.
- 제1항에 있어서, 상기 단계 (d)에 후속하여,(e) 동박, 절연층, 상기 단계 (d)결과 제작된 기판을 차례로 적층 정렬하고 열압착하여 라미네이션하는 단계; 및(f) 상기 단계 (e)에서 적층된 기판의 상하면 동박을 해프 에칭하여 동박의 두께를 감소시키는 단계를 더 포함하는 능동소자 내장형 기판 제조 방법.
- 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 단계 (a)의 내층을 사이에 두고 동박을 양면에 피복한 구조는 CCL(copper cladded Layer), CIC(copper-Invar-copper), 동박-카본 파이버 라미네이트-동박, 또는 동박-인바/메탈 라미네이트-동박 구조 중 어느 하나인 것을 특징으로 하는 능동소자 내장형 기판 제조 방법.
- 능동소자를 내장한 기판을 제조하는 방법에 있어서,(a) 레진 도포된 동박(RCC)의 표면에 드라이 필름을 형성하고 사진 식각 공정을 진행하여 공동(cavity)을 제작할 부위의 동박 표면이 노출되도록 상기 드라이 필름을 패턴 형성하는 단계;(b) 상기 패턴된 드라이 필름을 마스크로하여 노출된 동박을 식각 처리함으로써 상기 레진층이 노출되도록 공동을 형성하는 단계;(c) 상기 공동의 노출된 중앙층 표면에 접착제(adhesive)를 형성하는 단계; 및(d) 상기 공동 내에 처리된 접착제 위에 능동소자를 실장하는 단계를 포함하는 능동소자 내장형 기판 제조 방법.
- 제4항에 있어서, 상기 단계 (d)에 후속하여,(e) 동박, 절연층, 상기 단계 (d)결과 제작된 기판, 동박을 차례로 적층 정렬하고 열압착하여 라미네이션하는 단계를 포함하는 능동소자 내장형 기판 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070019422A KR100888562B1 (ko) | 2007-02-27 | 2007-02-27 | 능동소자 내장형 인쇄회로기판 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070019422A KR100888562B1 (ko) | 2007-02-27 | 2007-02-27 | 능동소자 내장형 인쇄회로기판 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080079388A true KR20080079388A (ko) | 2008-09-01 |
KR100888562B1 KR100888562B1 (ko) | 2009-03-12 |
Family
ID=40020321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070019422A KR100888562B1 (ko) | 2007-02-27 | 2007-02-27 | 능동소자 내장형 인쇄회로기판 제조 방법 |
Country Status (1)
Country | Link |
---|---|
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- 2007-02-27 KR KR1020070019422A patent/KR100888562B1/ko active IP Right Grant
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Publication number | Priority date | Publication date | Assignee | Title |
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---|---|
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