KR20080079320A - 비가역 회로 소자 - Google Patents

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KR20080079320A
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야스시 기시모토
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히타치 긴조쿠 가부시키가이샤
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/36—Isolators

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  • Non-Reversible Transmitting Devices (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

본 발명은, 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 배치된 제2 인덕턴스 소자와, 상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와, 상기 제2 인덕턴스 소자와 어스 사이에 직렬 접속된 제3 인덕턴스 소자와, 상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자를 포함하는 비가역 회로 소자에 관한 것이다.

Description

비가역 회로 소자{IRREVERSIBLE CIRCUIT ELEMENT}
본 발명은, 고주파 신호에 대하여 비가역 전송 특성을 가지는 비가역 회로 소자에 관한 것이며, 특히 휴대 전화기 등의 이동체 통신 시스템 중에서 사용되고, 일반적으로 아이솔레이터(isolator)라 칭하는 비가역 회로 소자에 관한 것이다.
수백 MHz로부터 수십 GHz의 주파수대를 이용한, 휴대 전화 기지국이나 휴대 전화의 단말 기기 등의 이동체 통신 기기에는, 아이솔레이터 등의 비가역 회로 소자가 사용되고 있다. 이동체 통신 기기 등의 전력 증폭기와 안테나 사이에 배치되는 아이솔레이터는, 송신 시에 있어서의 전력 증폭기로의 불필요한 신호의 역류 방지, 전력 증폭기의 부하 측의 임피던스의 안정화 등을 행하기 위해, 삽입 손실 특성, 반사 손실 특성 및 절연 특성이 우수한 것이 요구된다.
이와 같은 비가역 회로 소자로서, 종래부터 도 18에 나타내는 아이솔레이터가 널리 알려져 있다. 이 아이솔레이터는, 페리 자성체인 마이크로파 페라이트(30)의 1 주면(main surface)에, 전기적 절연 상태에서 120°의 교차각으로 배치된 3개의 중심 도체(21, 22, 23)를 가진다. 각 중심 도체(21, 22, 23)의 일단은 어스에 접속되고, 타단에는 정합 컨덴서 C1~C3이 접속되어 있다. 각 중심 도체(21, 22, 23) 중 어느 하나의 포트(예를 들면, P3)에 종단 저항 Rt가 접속되어 있다. 페라이트(30)의 축 방향으로, 영구 자석(도시하지 않음)으로부터의 직류 자계 Hdc가 인가된다. 이 아이솔레이터는, 포트 P1로부터 입력된 고주파 신호를 포트 P2에 전송하고, 포트 2로부터 진입하는 반사파를 종단 저항 Rt로 흡수하여 포트 P1에 전송하는 것을 저지하도록 기능하며, 따라서, 안테나의 임피던스 변동에 따른 불필요한 반사파가 전력 증폭기 등에 역진입하는 것을 방지한다.
최근, 종래의 3단자쌍 아이솔레이터와는 상이한 등가 회로로 구성되며, 삽입 손실 특성 및 반사 특성이 우수한 아이솔레이터가 주목받고 있다. 예를 들면, 일본특개 2004-88743호에 기재되어 있는 아이솔레이터는, 2개의 중심 도체를 구비하고, 2단자쌍 아이솔레이터로 불린다. 도 19는 그 기본 구성의 등가 회로를 나타낸다. 이 2단자쌍 아이솔레이터는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 전기적으로 접속된 제1 중심 도체 L1(제1 인덕턴스 소자)과, 상기 제1 중심 도체 L1과 전기적 절연 상태로 교차해서 배치되고, 제2 입출력 포트 P2와 어스 전위 사이에 전기적으로 접속된 제2 중심 도체 L2(제2 인덕턴스 소자)와, 상기 제1 입출력 포트 P1과 상기 제2 입출력 포트 P2의 사이에 전기적으로 접속되고, 상기 제1 중심 도체 L1과 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 C1과 저항 소자 R과, 상기 제2 입출력 포트 P2와 어스 전위의 사이에 전기적으로 접속되고, 상기 제2 중심 도체 L2와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 C2를 가진다.
제1 병렬 공진 회로로 절연 특성(역방향 감쇠 특성)이 최대가 되는 주파수가 설정되고, 제2 병렬 공진 회로로 삽입 손실 특성이 최소로 되는 주파수가 설정된 다. 제1 입출력 포트 P1로부터 제2 입출력 포트 P2로 고주파 신호가 전송될 때는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이의 제1 병렬 공진 회로는 공진하지 않지만, 제2 병렬 공진 회로가 공진하기 때문에, 전송 손실이 적고 삽입 손실 특성이 우수한 것으로 된다. 또 제1 입출력 포트 P1과 제2 입출력 포트 P2의 사이에 접속된 저항 소자 R에 의해, 제2 입출력 포트 P2로부터 제1 입출력 포트 P1로 역류하는 전류는 흡수된다.
도 20은 2단자쌍 아이솔레이터의 구조에 대한 구체예를 나타낸다. 이 2단자쌍 아이솔레이터(1)는, 연철 등의 강자성체로 이루어지고 자기 회로를 구성하는 금속 케이스(위쪽 케이스(4), 아래쪽 케이스(8))와, 영구 자석(9)과, 마이크로파 페라이트(20) 및 중심 도체(21, 22)로 이루어지는 중심 도체 조립체(30)와, 중심 도체 조립체(30)를 탑재하는 적층 기판(50)으로 이루어진다.
영구 자석(9)을 수용하는 위쪽 요크(4)는 상면부(4a) 및 4개의 측면부(4b)를 가지는 거의 상자 형상이다. 또 아래쪽 요크(8)는, 저면부(8a)와 좌우의 측면부(8b)로 이루어진다. 위쪽 및 아래쪽의 요크(4, 8)의 각 면에는 적당히 Ag, Cu 등의 도전성 금속이 도금되어 있다.
중심 도체 조립체(30)는, 원판형의 마이크로파 페라이트(20)와, 그 상면에 절연층(도시하지 않음)을 통하여 직교하도록 배치한 제1 및 제2 중심 도체(21, 22)로 이루어지고, 제1 및 제2 중심 도체(21, 22)는 교차부에서 전자기적으로 결합되어 있다. 제1 및 제2 중심 도체(21, 22)는 각각 2개의 선로에 의해 구성되며, 그 양단은 서로 이격하고, 마이크로파 페라이트(20)의 하면에 연장되어 있다.
도 21은 적층 기판(50)을 분해하여 나타낸다. 적층 기판(50)은, 중심 도체(21)의 단부와 접속하는 접속 전극(51 ~ 54)을 가지고, 컨덴서 전극(55, 56) 및 저항(27)을 배면에 설치한 유전체 시트(41)와, 컨덴서 전극(57)을 배면에 설치한 유전체 시트(42)와, 그라운드 전극(58)을 배면에 설치한 유전체 시트(43)와, 입력 외부 전극(14), 출력 외부 전극(14) 및 어스 외부 전극(16)을 설치한 유전체 시트(45) 등에 의해 구성되어 있다.
중심 도체 접속 전극(51)은 상기 등가 회로에 있어서의 제1 입출력 포트 P1에 상당하고, 중심 도체 접속 전극(53, 54)은 제2 입출력 포트 P2에 상당한다. 제1 중심 도체(21)의 일단부는, 제1 입출력 포트 P1(중심 도체 접속 전극(51))을 통하여 입력 외부 전극(14)에 전기적으로 접속되어 있다. 제1 중심 도체(21)의 타단부는, 제2 입출력 포트 P2(중심 도체 접속 전극(54))를 통하여 출력 외부 전극(14)에 전기적으로 접속되어 있다. 제2 중심 도체(22)의 일단부는, 제2 입출력 포트 P2(중심 도체 접속 전극(53))를 통하여 출력 외부 전극(14)에 전기적으로 접속되어 있다. 제2 중심 도체(22)의 타단부는, 어스 외부 전극(16)에 전기적으로 접속되어 있다. 제1 커패시턴스 소자 C1은 제1 입출력 포트 P1과 제2 입출력 포트 P2의 사이에 전기적으로 접속되고, 제1 중심 도체 L1과 함께 제1 병렬 공진 회로를 형성한다. 제2 커패시턴스 소자 C2는, 제2 입출력 포트 P2와 어스의 사이에 전기적으로 접속되고, 제2 중심 도체 L2와 함께 제2 병렬 공진 회로를 형성한다.
휴대 전화기를 다기능화 및 경량화하기 위해, 그 구성 부품의 소형화의 요구는 현저하다. 비가역 회로 소자에 대하여는, 2.5mm×2.5mm×1.0mm 정도까지 소형 화가 요구됨에 따라, 마이크로파 페라이트(20)도 예를 들면, 1.0mm×1.0mm×0.15mm 정도의 외형 치수까지 소형화가 요구되어 있다. 그러나, 마이크로파 페라이트(20)의 소형화는, 중심 도체에 의해 구성되는 인덕터의 인덕턴스의 저하를 초래한다.
마이크로파 페라이트(20)를 이와 같이 소형화하면, 도 18에 나타내는 3단자 비가역 회로 소자에서는 실용적인 특성을 얻을 수 없게 된다. 도 19에 나타내는 일본특개 2004-88743호에 기재된 2단자쌍 아이솔레이터는, 3단자 비가역 회로 소자 보다 우수한 전기적 특성을 가지지만, 통과 주파수 대역에 있어서의 삽입 손실이 1dB를 넘어 실용적으로는 만족스럽지 못하다.
전기적 특성이 우수한 비가역 회로 소자를 얻기 위해서는, 기생 인덕턴스, 부유 커패시턴스 등의 제조상의 다양한 불균일 요인을 고려할 필요가 있다. 상기 2단자쌍 아이솔레이터를 이상적으로 설계하여도, 그 실시에 있어서는, 구성상 기생 인덕턴스나 부유 커패시턴스 등이 제1 및 제2 병렬 공진 회로에 접속하고, 임피던스가 소정의 설계값으로부터 어긋나는 경우가 있다. 그러므로 접속하는 다른 회로와의 임피던스 부정합에 의한 삽입 손실 특성 및 절연 특성의 열화가 생기지 않도록, 시작(試作)을 반복하여 최적의 설계값을 발견하는 것이 필요하며, 그 결과 제품 개발의 장기간화를 초래하였다.
제1 및 제2 중심 도체(21, 22)는 서로 결합되어 있기 때문에, 인덕턴스도 함께 변화한다. 그러므로, 불필요한 리액턴스 성분을 고려하여 이들을 구성하는 선로의 폭, 간격 등을 변경해도, 제1 및 제2 입출력 포트 P1, P2의 입력 임피던스를 독립적으로 조정하는 것이 어렵고, 외부 회로와의 최적의 정합 조건을 얻는 것이 곤란하였다. 특히 제1 입출력 포트 P1의 입력 임피던스의 어긋남은, 삽입 손실의 증가를 초래하므로 바람직하지 않다.
따라서, 본 발명의 제1 목적은, 마이크로파 페라이트를 소형화해도 우수한 삽입 손실 특성, 절연 특성 등의 전기적 특성을 가지는 비가역 회로 소자를 제공하는 것이다.
본 발명의 제2 목적은, 고조파 감쇠량이 우수한 비가역 회로 소자를 제공하는 것이다.
본 발명의 제3 목적은, 입력 임피던스의 조정이 용이한 비가역 회로 소자를 제공하는 것이다.
(과제를 해결하기 위한 수단)
상기 목적을 감안하여 열심히 연구한 결과, 본 발명자들은, 제2 커패시턴스 소자 Cf와 병렬 공진 회로를 구성하는 제3 인덕턴스 소자 Lg를 제2 인덕턴스 소자 L2와 직렬 접속하면, 접속점 PC와 어스 사이에서 큰 전압을 얻는 동시에, 제1 입출력 포트 P1 및 제2 입출력 포트 P2의 입력 임피던스의 변동을 억제하여 삽입 손실 특성을 저감할 수 있는 것을 발견하고, 본 발명에 이르렀다.
즉, 본 발명의 제1 비가역 회로 소자는, 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 배치된 제2 인덕턴스 소자와, 상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와, 상기 제2 인덕턴스 소자와 어스 사이에 직렬 접속된 제3 인덕턴스 소자와, 상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자를 구비한 것을 특징으로 한다.
상기 제1 인덕턴스 소자를 형성하는 제1 선로와 상기 제2 인덕턴스 소자를 형성하는 제2 선로는 교차하고, 상기 제3 인덕턴스 소자를 형성하는 제3 선로는 상기 제1 선로 및 상기 제2 선로와는 교차하지 않는 것이 바람직하다.
상기 제1 병렬 공진 회로의 제1 입출력 포트 측에, 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자로 구성된 임피던스 조정 수단을 가지는 것이 바람직하다. 상기 임피던스 조정 수단은 로우 패스 필터로서 고조파를 감쇠시키는 것이 바람직하다.
상기 제1 인덕턴스 소자는, 상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자의 인덕턴스의 총합보다 작은 인덕턴스를 가지는 것이 바람직하다.
본 발명의 제2 비가역 회로 소자는, 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와, 제2 입출력 포트와 어스 사이에 배치된 제2 인덕턴스 소자와, 상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와, 상기 제2 인덕턴스 소자와 어스 사이에 직렬 접속된 제3 인덕턴스 소자와, 상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자로 이루어지는 비가역 회로 소자로서, 상기 제1 인덕턴스 소자 및 상기 제2 인덕턴스 소자는, 페리 자성체의 주면 또는 내부에 배치되고, 전기적 절연 상태로 교차하는 제1 선로 및 제2 선로에 의해 구성되며, 상기 제1 커패시턴스 소자 및/또는 제2 커패시턴스 소자 중 적어도 일부는, 적층 기판의 표면 및/또는 내부에 형성된 전극 패턴에 따라 구성되며, 상기 제3 인덕턴스 소자는, 공심 코일 또는 칩 인덕터에 의해 구성되며, 상기 적층 기판에 실장되어 있는 것을 특징으로 한다.
상기 제1 선로와 상기 제2 선로를 절연 피복한 동선, 또는 페리 자성체에 인쇄 형성된 도선 또는 밴드형의 동판을 사용하는 것이 바람직하다.
상기 적층 기판의 전극 패턴으로 상기 제1 커패시턴스 소자 및/또는 제2 커패시턴스 소자 중 적어도 일부를 형성하는 것이 바람직하다. 또 칩 컨덴서로서 상기 적층 기판에 실장해도 된다.
상기 저항 소자는 상기 적층 기판에 실장된 칩 저항이거나, 상기 적층 기판 내에 형성된 인쇄 저항인 것이 바람직하다.
상기 제1 병렬 공진 회로의 제1 입출력 포트 측에, 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자로 구성된 임피던스 조정 수단을 구비하고, 상기 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자는, 상기 적층 기판 내에 형성된 전극 패턴, 또는 상기 적층 기판에 탑재된 소자로 이루어지는 것이 바람직다.
상기 제1 선로와 상기 제2 선로 중심 도체와의 교차 각도는 80~110°가 바람직하다.
본 발명의 비가역 회로 소자에서는, 제1 인덕턴스 소자 및 제1 커패시턴스 소자를 조정함으로써, 절연(isolation)이 최대가 되는 공진 주파수(이하 「피크 주파수」라고 말하는 경우도 있음)를 결정하고, 제2 및 제3 인덕턴스 소자 및 제2 커패시턴스 소자를 조정함으로써, 삽입 손실이 최소로 되는 피크 주파수를 결정된다. 이와 같이 비가역 회로 소자의 전기적 특성은, 통신 기기가 채용하고 있는 통신 시스템의 주파수에 따라 제1 ~ 제3 인덕턴스 소자와, 제1 및 제2 커패시턴스 소자를 조정함으로써 결정된다.
상기 적층 기판 내에, 상기 제2 커패시턴스 소자를 그라운드에 접속하는 배면 측 그라운드 전극을 형성하는 것이 바람직하다. 또한, 주면 측 그라운드 전극을 설치하고, 상기 주면 측 그라운드 전극과 대향하는 전극 패턴과, 상기 배면 측 그라운드 전극과 대향하는 전극 패턴을, 비아 홀로 접속하여 상기 제2 커패시턴스 소자를 형성하는 것이 바람직하다. 이와 같은 구성에 의해 적층 기판 내에 설치되는 전극 패턴과, 주면 측의 실장 부품과의 전자기적인 간섭을 방지할 수 있다.
상기 주면 측 그라운드 전극과 대향하는 전극 패턴과, 상기 배면 측 그라운드 전극과 대향하는 전극 패턴 사이에, 상기 제1 커패시턴스 소자를 형성하는 전극 패턴을 형성하는 것이 바람직하다.
기생 인덕턴스를 저감하기 위해, 상기 제1 선로의 일단 및 상기 제2 선로의 일단은, 비아 홀을 통하여 상기 주면 측 그라운드 전극과 대향하고 제2 커패시턴스 소자를 구성하는 전극 패턴과 접속하는 것이 바람직하다. 상기 배면 측 그라운드 전극보다 소 면적으로 형성된 그라운드 전극을, 배면 측 그라운드 전극의 인접한 층에 배치하고, 용량값을 조정하는 것이 바람직하다.
상기 적층 기판의 배면에는 단자 전극(입력 단자, 출력 단자 및 그라운드 단자)을 형성하고, 상기 단자 전극은 적층 기판의 외주단을 따라 형성하는 것이 바람직하다. 상기 외주단으로부터 소정 간격을 두고 상기 단자 전극을 형성하는 것이 보다 바람직하다. 또한, 상기 적층 기판의 배면의 내측에 접속 보강용 단자 전극을 설치하고, 상기 접속 보강용 단자 전극과 상기 배면 측 그라운드 전극을 비아 홀을 통하여 접속하는 것이 바람직하다.
(발명의 효과)
본 발명에 의해, 소형이면서 우수한 삽입 손실 특성, 절연 특성 등의 전기적 특성을 가지고, 고조파 감쇠량이 뛰어나 입력 임피던스의 조정이 용이한 비가역 회로 소자를 얻을 수 있다.
도 1은 본 발명의 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 2는 본 발명의 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 의한 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 4a는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 4b는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 그 외의 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 4c는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조 정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 4d는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 4e는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 5a 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 5b는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 5c는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 5d는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 6a는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 6b는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 6c는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 6d는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 임피던스 조 정 수단의 또 다른 일례를 나타낸 등가 회로를 나타낸 도면이다.
도 7은 본 발명의 실시예에 의한 비가역 회로 소자를 나타낸 사시도다.
도 8은 본 발명의 실시예에 의한 비가역 회로 소자를 나타내는 분해 사시도이다.
도 9는 본 발명의 실시예에 의한 비가역 회로 소자에 사용하는 적층 기판을 나타내는 분해 사시도이다.
도 10은 본 발명의 실시예에 의한 비가역 회로 소자를 나타내는 분해 평면도이다.
도 11은 본 발명의 다른 실시예에 의한 비가역 회로 소자에 사용하는 적층 기판을 나타내는 분해 사시도이다.
도 12는 본 발명의 실시예에 의한 비가역 회로 소자의 대역 밖 감쇠 특성의 주파수 특성을 나타내는 그래프이다.
도 13은 본 발명의 실시예와 비교예에 의한 비가역 회로 소자의 삽입 손실 특성의 주파수 특성을 나타내는 그래프이다.
도 14는 본 발명의 일실시예와 비교예에 의한 비가역 회로 소자의 절연 특성의 주파수 특성을 나타내는 그래프이다.
도 15는 본 발명의 다른 실시예에 의한 비가역 회로 소자를 나타내는 분해 평면도이다.
도 16은 본 발명의 또 다른 실시예에 의한 비가역 회로 소자를 나타내는 분해 평면도이다.
도 17은 본 발명의 실시예에 의한 비가역 회로 소자의 대역 밖 감쇠 특성의 주파수 특성을 나타내는 그래프이다.
도 18은 종래의 비가역 회로 소자의 등가 회로를 나타낸 도면이다.
도 19는 종래의 비가역 회로 소자(2단자쌍 아이솔레이터)의 등가 회로를 나타낸 도면이다.
도 20은 종래의 비가역 회로 소자를 나타내는 분해 사시도이다.
도 21은 종래의 비가역 회로 소자에 사용되는 적층 기판을 나타내는 분해 사시도이다.
도 22는 종래의 비가역 회로 소자를 나타내는 분해 사시도이다.
이하 본 발명의 비가역 회로 소자에 대하여 설명한다.
[1] 비가역 회로 소자
(1) 기본 동작
도 1은 본 발명의 실시예에 의한 비가역 회로 소자의 기본 구조의 등가 회로를 나타낸다. 비가역 회로 소자는, 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에 배치된 제1 인덕턴스 소자 L1과, 제2 입출력 포트 P2와 어스 사이에 배치된 제2 인덕턴스 소자 L2와, 상기 제1 인덕턴스 소자 L1과 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자 Ci와, 상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자 R과, 상기 제2 인덕턴스 소자 L2와 어스 사이에 직렬 접속된 제3 인덕턴스 소자 Lg와, 상기 제2 인덕턴스 소자 L2 및 상기 제3 인덕턴스 소자 Lg와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자 Cf로 이루어진다.
도 2의 등가 회로는, 상기 제1 인덕턴스 소자 L1 및 제2 인덕턴스 소자 L2를 구성하는 중심 도체부(30)를 모식적으로 나타낸 것이며, 상기 제1 인덕턴스 소자 L1, 제2 인덕턴스 소자 L2는, 페리 자성체인 마이크로파 페라이트(20)에 배치된 제1 선로(21)와 제2 선로(22)에 의해 형성된다. 통상 마이크로파 페라이트(20)는 원판형 또는 직사각형의 박판형으로 형성된다.
본 발명의 가장 특징적인 부분은, 상기 제2 인덕턴스 소자 L2와 직렬 접속하고, 제2 커패시턴스 소자 Cf와 병렬 공진 회로를 구성하는 제3 인덕턴스 소자 Lg를 가지는 점에 있다. 상기 제1 인덕턴스 소자 L1을 형성하는 제1 선로(21)와, 상기 제2 인덕턴스 소자 L2를 형성하는 제2 선로(22)와는 교차해서 마이크로파 페라이트(2O)에 배치된다. 제3 인덕턴스 소자 Lg는 제1 선로(21)와 결합하지 않는 제3 선로(23)로 구성된다.
제1 입출력 포트 P1로부터 입력된 마이크로파는 제1 선로(21)(제1 인덕턴스 소자)를 통해 제2 선로(22)(제2 인덕턴스 소자)와 제3 선로(23)(제3 인덕턴스 소자 Lg)에 전류를 흘려, 마이크로파 페라이트의 박판(20)을 여기한다. 마이크로파 페라이트의 박판(20)는 영구 자석으로 자화되어 있고, 마이크로파대에 있어서의 페라이트의 강자성 공명 효과에 의해 고주파 자계 성분이 발생한다. 마이크로파 페라이트 중에 발생하는 자속은, 제1 선로(21)의 방향을 따라 발생하므로, 제1 선로(21)에는 전압이 유기되지 않지만, 제2 선로(22)에 흐르는 전류는 자속과 교차하므로, 제2 선로(22)의 양단에는 전압이 유기된다. 그러므로 제1 입출력 포트 P1과 제2 입출력 포트 P2 사이에서 마이크로파가 전파된다.
제2 입출력 포트 P2로부터 마이크로파가 입력되는 경우에는, 제1 선로(21)와 제2 선로(22)에 전류가 흐른다. 마이크로파 페라이트 중에 발생하는 자속은, 제2 선로(22)의 방향을 따라 발생하므로, 제2 선로(22)에는 전압이 유기되지 않지만, 제1 선로(21)에 흐르는 전류는 자속과 교차하므로, 제1 선로(21)의 양단에는 전압이 유기된다. 제1 입출력 포트 P1측에서는 전압 강하가 생겨, 제2 입출력 포트로부터 제1 입출력 포트로 마이크로파는 거의 전송되지 않고, 또 제1 선로(21)에는 병렬로 저항 소자 R이 접속되어 있고, 그러므로 제2 입출력 포트에 마이크로파가 입력되면 상기 저항 소자 R에 의해 소비된다.
제1 선로와 제2 선로의 교차 각도 θ는 임의로 설정이 가능하지만, 바람직하게는 70°~120°, 보다 바람직하게는 80°~110°이며, 이상적으로는 90°이다. 교차 각도 θ는, 제1 선로와 제2 선로에 있어서, 그 단부에 있어서의 선로의 중심선이 교차하는 각도로 정의한다. 즉, 제1 선로에 있어서의 제1 입출력 포트 측의 단부와 제2 선로에 있어서의 제2 입출력 포트 측의 단부가 이루는 각도이다. 교차 각도 θ를 변화시키면 영구 자석으로부터의 최적인 동작 자계가 변하여, 입력 임피던스가 변화한다. 제조상의 다양한 불균일이 제외된 이상 상태에서는, 교차 각도 θ가 90°미만이면 입력 임피던스는 용량성을 나타내고, 90°를 초과하면 입력 임피던스는 유도성을 나타낸다. 입력 임피던스가 용량성을 나타내는 경우는 어스 접속되는 인덕턴스 소자를 사용하고, 유도성을 나타내는 경우에는 커패시턴스 소자를 사용하여 임피던스를 조정할 수 있다.
우수한 삽입 손실 특성 및 절연 특성을 얻기 위해, 제1 선로(21) 또는 제2 선로(22)의 양단에 큰 전압이 유기되도록 구성하는 것이 바람직하다. 이를 위해서는 큰 치수의 마이크로파 페라이트를 사용하거나, 제1 선로(21)나 제2 선로(22)의 폭, 길이 및 두께나, 선로의 간격(복수의 선로에서 형성하는 경우)을 조정하거나 하는 것이 필요하다.
그러나, 비가역 회로 소자를 소형화하기 위해서는 마이크로파 페라이트의 소형화가 필요하며, 그에 따라 상기 페리 자성체의 실효 투자율과 제1 선로(21) 및 제2 선로(22)에 따라 얻어지는 인덕턴스도 저하되고, 제1 및 제2 병렬 공진 회로에서는 큰 커패시턴스를 이용하지 않으면 안 되므로, 우수한 공진 특성을 얻을 수 없게 된다. 또 제1 선로(21)와 제2 선로(22)는 결합하고 있어 한쪽의 선로폭 등을 조정하면 각각의 인덕턴스에 영향을 준다. 그러므로 제1 입출력 포트 P1 및 제2 입출력 포트 P2의 입력 임피던스를, 각각 독립적으로 조정하는 것이 어렵고, 외부 회로와의 최적인 정합 조건을 얻는 것이 곤란해진다.
여기서 본 발명에서는, 제2 인덕턴스 소자 L2에 제3 인덕턴스 소자 Lg를 직렬 접속하는 동시에, 상기 제3 인덕턴스 소자 Lg를 형성하는 제3 선로(23)를 페리 자성체에 배치하지 않은 구성으로 해서, 제1 인덕턴스 소자 L1이나 제2 인덕턴스 소자 L2와의 용량성이나 유도성의 결합을 줄였다. 이로써, 접속점 PC와 어스 사이에서 큰 전압을 얻는 동시에, 제1 입출력 포트 P1 및 제2 입출력 포트 P2의 입력 임피던스의 변동을 억제하여 삽입 손실 특성을 저감할 수 있었다.
제2 인덕턴스 소자 L2가 저인덕턴스이어도 제3 인덕턴스 소자 Lg를 접속함으 로써, 큰 용량의 제2 커패시턴스 소자 Cf를 이용하지 않아도 된다. 그러므로 제2 병렬 공진 회로는 품질 계수 Q가 크고 공진 특성이 우수하며, 따라서, 소형화에 의한 삽입 손실의 열화를 방지할 수 있다. 또한, 제1 입출력 포트 P1과 제2 입출력 포트 2 사이에 배치된 제1 인덕턴스 소자 L1을 짧은 선로에 의해 구성하므로, 또한, 손실의 증가를 방지할 수 있다. 제1 인덕턴스 소자 L1의 인덕턴스 저하에 따라 절연 특성의 열화가 생기지만, 삽입 손실의 열화와 비교하여 영향이 적고 실용상 문제가 되지 않는다.
(2) 임피던스 조정 수단
도 3에 나타내는 등가 회로도와 같이, 제1 입출력 포트 P1과 포트 PT 사이에 접속된 임피던스 조정 수단(90)을 가지는 것이 바람직하다. 임피던스 조정 수단(90)은, 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자로 구성된다. 기생 인덕턴스나 부유 커패시턴스 등, 제조상의 다양한 불균일에 의해, 접속점 PT의 입력 임피던스가 유도성이나 용량성을 나타내는 경우가 많다. 이와 같은 리액턴스의 불균일은 외부 회로와의 부정합에 의한 삽입 손실 특성이나 절연 특성의 저하를 초래한다. 여기서 임피던스 조정 수단(90)은, 예를 들면, 접속점 PT로부터 본 비가역 회로 소자의 입력 임피던스가 유도성을 나타내는 경우에는, 입력 임피던스가 용량성을 나타내는 임피던스 조정 수단(90)을 사용하고, 역으로 상기 입력 임피던스가 용량성을 나타내는 경우에는, 입력 임피던스가 유도성을 나타내는 임피던스 조정 수단(90)을 사용하여 원하는 임피던스에 정합시킨다.
도 4 ~ 도 6에 나타내는 임피던스 조정 수단(90)은, 인덕턴스 소자나 커패시 턴스 소자로 구성되며, 입력 임피던스에 따라 적당히 선택된다. 인덕턴스 소자나 커패시턴스 소자의 조합에 의해, 하이 패스 필터 회로, 로우 패스 필터 회로 또는 노치 필터 회로로 할 수 있다.
임피던스 조정 수단(90)을 구성하는 인덕턴스 소자나 커패시턴스 소자의 구성은 특히 한정되는 것은 아니지만, 취급이 용이하며, 정수의 변경이 비교적 용이한 칩 부품으로 구성하는 것이 바람직하다. 다층 기판에 전극 패턴으로 구성해도 된다. 본 발명에 관한 비가역 회로 소자의 임피던스 조정 수단은, 인덕턴스 소자 또는 인덕턴스 소자와 커패시턴스 소자를 조합시켜도 구성할 수 있다. 상기 인덕턴스 소자는, 칩 인덕터를 사용하여 형성해도 되고, 유전체 시트의 위에 도전성 페이스트를 인쇄하여 형성된 전극 패턴(라인 패턴)으로 형성해도 된다.
임피던스 조정 수단으로서 사용하는 인덕턴스 소자나 커패시턴스 소자를 전극 패턴으로 적층 기판에 형성하는 경우는, 트리밍 가공에 의해 조정하는 이외는 조정이 곤란한 것에 대해, 칩 컨덴서나 칩 인덕터를 사용함으로써, 임피던스 정합이 양호하게 취하도록, 정밀하게 용량값 및 인덕턴스를 설정할 수 있다.
비가역 회로 소자의 통과 특성은 대역 통과 필터와 같은 특성을 나타내지만, 대역 밖의 감쇠량이 충분하지 않은 경우에는, 임피던스 조정 수단(90)을 로우 패스 필터나 노치 필터로 구성하면 된다. 전력 증폭기로부터의 2차 고조파, 3차 고조파와 같은 불필요한 주파수 성분(고조파 신호)을 없앨 수도 있다.
(3) 전력 증폭기
비가역 회로 소자가 접속되는 전력 증폭기에는, 고주파 전력용 트랜지스터의 출력단(드레인 전극)에 오픈 스터브(open stub)나 쇼트 스터브(short-circuited stub) 등의 고조파 제어 회로가 접속된다. 이 고조파 제어 회로는, 기본파 주파수로 오픈, 기본파의 짝수배의 주파수를 가지는 고조파 성분(예를 들면, 2배파)에 대하여는 쇼트로 된다. 이와 같은 구성에 의해, 증폭기 내부에서 발생하는 고조파 성분을, 고조파 제어 회로의 접속점으로부터의 반사파로 소거하여, 고효율로 동작하도록 하고 있다.
다른 한편, 비가역 회로 소자의 입력 임피던스 특성을 보면, 2배파에 있어서 실질적으로 쇼트로 되는 경우가 있다. 이와 같은 임피던스 조건에서는, 전력 증폭기가 불안정 동작으로 되어, 발진 등을 일으켜 버릴 경우가 있다. 그래서, 임피던스 조정 수단(90)을 위상 회로로서 이용하고, 위상을 이동시킴으로써 전력 증폭기와 비가역 회로 소자를 비공역 정합으로 하고, 전력 증폭기의 발진을 억제한다. 예를 들면, 임피던스 조정 수단(90)의 인덕턴스 소자가 제1 입출력 포트 P1과 포트 PT 사이에 직렬로 접속한 선로의 경우, 그 선로 길이 및 형상을 조정함으로써, 2차 고조파에 대한 입력 임피던스를 원하는 범위의 값에 조정할 수 있다.
그리고, 위상을 크게 이동시키려는 경우에는 선로를 길게 하면 되지만, 전기적 특성도 열화되는 경우가 있다. 임피던스 조정 수단(90)만으로는, 충분히 위상 θ를 조정할 수 없는 경우에는, 포트 PE와 어스 전위 사이의 제3 인덕턴스 소자 Lg로 조정하는 것도 가능하다. 임피던스 조정 수단(90)의 전송 선로를 길게 하는 경우와 마찬가지로, 제3 인덕턴스 소자 Lg를 큰 인덕턴스로 하면 위상은 시계 방향으로 이동한다.
[2] 제1 실시예
도 7은 비가역 회로 소자(1)의 외관을 나타내고, 도 8은 그 구조를 나타낸다. 비가역 회로 소자(1)는, 마이크로파 페라이트(20), 및 그 위에 전기적 절연 상태로 교차하도록 배치된 제1 선로(21) 및 제2 선로(22)로 이루어지는 중심 도체 조립체(30)와, 제1 선로(21) 및 제2 선로(22)로 공진 회로를 구성하는 제1 커패시턴스 소자 Ci, 제2 커패시턴스 소자 Cf를 가지는 적층 기판(60)과, 적층 기판(60)에 실장된 칩 부품(저항 소자 R, 제3 인덕턴스 소자 Lg)과, 자기 회로를 구성하는 위쪽 요크(4) 및 아래쪽 요크(8)와, 마이크로파 페라이트(20)에 직류 자계를 인가하는 영구 자석(9)으로 이루어진다. 이 비가역 회로 소자의 등가 회로의 구성은 도 1 및 도 2에 나타내는 것과 같으므로, 설명을 생략한다.
중심 도체 조립체(30)에서는, 예를 들면, 직사각형의 마이크로파 페라이트(20)의 표면에, 제1 선로(21) 및 제2 선로(22)가 절연층(도시하지 않음)을 통하여 교차하도록 배치되어 있다. 본 실시예에서는 제1 선로(21) 및 제2 선로(22)가 직교하지만(교차 각도 θ가 90℃), 거기에 한정되지 않는다.
제1 선로(21)는 2개의 도체(21a, 21b)로 형성되고, 제2 선로(22)는 1개의 도체로 형성되어 있다. 본 실시예에서는 제1 선로(21) 및 제2 선로(22)를 구리의 박판으로 형성해서 폴리이미드를 선로 사이에 배치하여 절연하고 있다. 선로는 동판으로 형성하는 것이 바람직하고, 예를 들면, 두께 10 ~ 40㎛의 박판이 사용된다. 또한, 그 표면에는 반광택의 두께 1 ~ 4㎛의 은도금을 행하는 것이 바람직하다. 이와 같이 구성함으로써, 고주파에서의 표피 효과에 의해 손실을 저감할 수 있다.
제1 선로(21) 및 제2 선로(22)는, (a) 폴리이미드 등의 가요성의 내열성 절연 시트의 양면에 인쇄 또는 에칭하는 방법, (b) 일본특개 2004-88743호에 기재되어 있는 바와 같이, 마이크로파 페라이트(10) 상에 인쇄에 의해 직접 형성하는 방법, (c) LTCC(Low Temperature Co-fired Ceramics)법에 의해, 각각 제1 선로(21) 및 제2 선로(22)로 되는 전극 패턴을 Ag, Cu 등의 도전 페이스트의 인쇄에 의해 형성한 그린 시트를, 마이크로파 페라이트(10)로 되는 그린 시트에 적층하고, 일체적으로 소결하는 방법 등에 의해 형성할 수 있다.
본 실시예에서는, 마이크로파 페라이트(20)는 직사각형이지만, 이에 한정되지 않고, 원판형이어도 된다. 단 직사각형 마이크로파 페라이트(20)에는, 원판형 마이크로파 페라이트(20)보다 제1 선로 및 제2 선로(21, 22)를 길게 할 수 있고, 또한 제1 및 제2 선로(21, 22)의 인덕턴스를 크게 할 수 있는 이점이 있다.
마이크로파 페라이트(20)는, 영구 자석(9)으로부터의 직류 자계에 대하여 비가역 회로 소자로서의 기능을 완수하는 자성체 재료이면 된다. 마이크로파 페라이트(20)는 바람직하게는 가닛(garnet) 구조를 가지고, YIG(yttrium-iron garent) 등으로 이루어진다. YIG의 Y의 일부를 Cd, Ca, V 등으로 치환해도 되고, Fe의 일부를 Al, Ga 등으로 치환해도 된다. 또 사용 주파수에 따라서는, Ni계 페라이트이어도 된다.
중심 도체 조립체(30)에 직류 자계를 인가하는 영구 자석(9)은, 상자 형상의 상부 케이스(4)의 내벽면에 접착제 등에 의해 고정된다. 영구 자석(9)은, 염가로 마이크로파 페라이트(20)와의 온도 특성의 궁합이 양호한 페라이트 자석(SrO- nFe2O3)을 사용하는 것이 바람직하다. 특히 Sr 및/또는 Ba의 일부를 R원소(Y를 포함하는 희토류 원소 중 적어도 1종)로 치환하고, Fe의 일부를 M원소(Co, Mn, Ni 및 Zn으로 이루어지는 군으로부터 선택된 적어도 1종)로 치환하고 마그네토플럼바이트형(magnetoplumbite type) 결정 구조를 가지고, R원소 및/또는 M원소가 화합물의 상태로 가(假)소성(calcination) 후의 분쇄 공정에서 첨가된 페라이트 자석은, 일반의 페라이트 자석(SrO-nFe2O3)보다 높은 자속밀도를 가지고, 비가역 회로 소자의 소형, 박형화를 가능하게 하므로 바람직하다. 페라이트 자석은, 420mT 이상의 잔류 자속밀도 Br, 및 300kA/m 이상의 유지력 iHc를 가지는 것이 바람직하다. 그리고, Sm-Co계 자석, Sm-Fe-N계 자석, Nf-Fe-B계 자석 등의 희토류 자석도 사용할 수 있다.
도 9는 적층 기판(60)의 구조를 나타낸다. 적층 기판(60)은 9층의 유전체 시트 S1~S9가 적층 일체화되어 구성되어 있다. 각 유전체 시트 S1~S9에는 도전 페이스트가 인쇄되어, 전극 패턴이 형성되어 있다. 유전체 시트 S1에는, 부품 실장용의 랜드로서 기능하는 전극 패턴(60a, 60b, 61a, 61b, 62a, 62b, 63a, 63b)가 설치되어 있다. 유전체 시트 S1에는 전극 패턴 GND1이 형성되어 있다. 유전체 시트 S3에는 전극 패턴 Pa1이 형성되어 있고, 유전체 시트 S4에는 전극 패턴 Pa2가 형성되어 있고, 유전체 시트 S5에는 전극 패턴 Pa3가 형성되어 있고, 유전체 시트 S6에는 전극 패턴 Pa4가 형성되어 있고, 유전체 시트 S7에는 전극 패턴 Pa5가 형성되어 있고, 유전체 시트 S8에는 전극 패턴 GND3가 형성되어 있고, 유전체 시트 S9에는 전극 패턴 GND3가 형성되어 있다.
유전체 시트 S1~S9상의 전극 패턴은, 도전 페이스트를 충전한 비아 홀(도면 중 검은 원으로 표시)로 전기적으로 접속되어 있다. 그 결과, 전극 패턴 Pa1, Pa2, Pa3, Pa4, Pa5는 제1 커패시턴스 소자 Ci를 구성하고, 전극 패턴 GND1, Pa1, Pa5, GND3, GND3는 제2 커패시턴스 소자 Cf를 구성한다.
본 실시예에서는, 제1 및 제2 커패시턴스 소자 Ci, Cf를, 전극 패턴을 복수의 층에 배치하고, 비아 홀로 병렬로 접속한 적층 컨덴서로 했다. 적층 기판(60)의 각 층에 1개의 전극 패턴을 크게 형성하고, 제1 커패시턴스 소자 Ci의 전극 패턴과 제2 커패시턴스 소자 Cf의 전극 패턴을 적층 방향으로 중첩함으로써, 평면적인 면적의 증가를 억제하면서, 원하는 크기의 커패시턴스를 얻고 있다.
유전체 시트 S1~S9에 사용되는 세라믹은, Ag 등의 도전 페이스트와 동시 소성할 수 있는 저온 소결 세라믹스(LTCC)가 바람직하다. 환경상의 관점으로부터, 납을 함유하지 않은 저온 소결 세라믹스가 바람직하다. 저온 소결 세라믹스로서는, 10~60질량%(Al2O3환산)의 Al, 25~60질량%(SiO2환산)의 Si, 7.5~50질량%(SrO환산)의 Sr, 및 0질량%초과이고 20질량% 이하(TiO2환산)의 Ti로 이루어지는 주성분 100질량%에 대하여, 0.1~10질량%(Bi2O3환산)의 Bi, 0.1~5질량%(Na2O환산)의 Na, 0.1~5질량%(K2O환산)의 K, 및 0.1~5질량%(CoO환산)의 Co으로 이루어지는 군으로부터 선택된 적어도 1종, 0.01~5질량%(CuO환산)의 Cu, 0.01~5질량%(MnO2환산)의 Mn, 및 0.01~5질량%의 Ag으로 이루어지는 군으로부터 선택된 적어도 일종으로 이루어지는 부성분을 함유하는 조성을 가지는 것이 바람직하다. 적층 기판(50)이 높은 Q값을 가지는 저온 소결 세라믹스로 이루어지는 경우, Ag, Cu, Au 등의 고도전율의 금속을 전극 패턴으로 사용할 수 있어 극히 저손실의 비가역 회로 소자를 구성할 수 있다.
상기 조성을 가지는 세라믹 혼합물을 700~850℃로 가소성하고, 평균 입경 0.6~ 2㎛로 미세 분쇄하고, 에틸셀룰로오스, 올레핀계 열가소성 일래스터머, 폴리비닐부티랄(PVB) 등의 바인더, 브틸프탈릴 부틸글리코레이트(BPBG) 등의 가소성제 및 용제와 혼합하여 슬러리로 하고, 독터 블레이드(doctor blade)법 등에 의해 유전체 그린 시트를 제작한다. 각 그린 시트에 비아 홀을 형성하고, 도전 페이스트를 인쇄하여 전극 패턴을 형성하는 동시에, 비아 홀에도 같은 도전 페이스트를 충전한다. 이와 같이 해서 도 9에 나타내는 각 유전체 시트 S1~S9를 적층하고, 850℃~1050℃로 소성함으로써 적층 기판(60)을 제작할 수 있다.
다층 기판(60)의 표면의 전극 패턴으로는, Ni 도금을 베이스부로 해서 Au 도금을 실시하는 것이 바람직하다. Au 도금은 고도전율에서는 납때 젖음성(solder wettability)이 양호하므로, 비가역 회로 소자를 저손실로 할 수 있다. Ni 도금은, Ag, Cu, Ag-Pd 등의 전극 패턴과 Au 도금과의 고착 강도를 향상시킨다. 도금을 포함한 전극 패턴의 두께는 통상 5~20㎛ 정도이며, 표피 효과가 얻어지는 두께의 2배 이상인 것이 바람직하다.
적층 기판(60)은, 2.5mm×2.5mm×0.3mm 정도이거나 그보다 작으므로, 복수의 적층 기판(60)이 분할 홈을 통하여 연결된 마더 적층 기판을 제작하고, 분할 홈에 따라 꺾인 각각의 적층 기판(60)으로 분리하는 것이 바람직하다. 물론, 마더 적층 기판에 분할 홈을 설치하지 않고, 다이서나 레이저로 절단하여도 된다.
적층 기판(60)의 평면 방향(X이 방향)의 소성 수축을 억제하고 소성 불균일이 작은 적층 기판을 얻기 위해, 소성 온도(특히 100O℃ 이하)에서는 소성하지 않는 수축 억제 시트로 상하를 협지하여 소성한 후에, 수축 억제 시트를 제거하여 적층 기판(60)을 얻는 구속 소성법을 이용하는 것이 바람직하다. 또한, Z 방향으로 가압하면서 소결하는 것이 보다 바람직하다. 수축 억제 시트의 재료로서는, 알루미늄 분말이나, 알루미늄 분말과 안정화 지르코니아(zirconia) 분말의 혼합 재료 등을 사용할 수 있다. 수축 억제 시트는 소성 후, 초음파 세정, 습식 호닝법(wet-honing), 블라스트(blating) 법 등으로 제거된다.
다음에, 위쪽 요크(4) 및 아래쪽 요크(8)에 대하여 설명한다. 위쪽 요크(4)는 대략 상자형 형상으로, 자기 회로를 형성하기 위해, 예를 들면, 연철 등의 강자성체로 이루어지는 재료로 형성되고, 그 표면에 Ag나 Cu가 도금된다. 아래쪽 요크(8)는, 그 재질 등은 위쪽 요크(4)와 같고, 형상은 단부(8a, 8b)가 대략 I자형으로, 대략 중앙부에는 중심 도체 조립체(30)를 배치하기 때문에, 비교적 큰 면적의 실장 영역(8c)이 형성되어 있다. 위쪽 요크(4)의 내측으로 아래쪽 요크(8)가 들어가도록 접합함으로써, 영구 자석(9)과 중심 도체 조립(30)을 에워싸는 자로를 형성한다.
또한, 위쪽 요크(4), 아래쪽 요크(8)의 표면에, Ag, Cu, Au 및 Al로 이루어 지는 군으로부터 선택된 적어도 1개의 금속 또는 그것을 포함하는 합금으로, 전기 저항율이 5.5μΩcm 이하, 바람직하게는 3.0μΩcm, 보다 바람직하게는 1.8μΩcm 이하의 도전성이 높은 금속층을 도금 등에 의해 형성하는 것이 바람직하다. 금속층의 두께는 0.5~ 25㎛, 바람직하게는 0.5~10㎛, 보다 바람직하게는 1~8㎛이다. 이와 같이 구성함으로써, 외부와의 상호 간섭(예를 들면, 요크 내로의 전자기적인 노이즈의 침입)을 억제할 수 있어 손실을 저감할 수 있다.
도 10은 위쪽 요크(4), 영구 자석(9)을 제외한 상태의 비가역 회로 소자의 주면 평면도이다. 전극 패턴(62a, 63a) 사이에 칩 저항 R을 납땜하고, 전극 패턴(62b, 63b) 사이에 제3 인덕턴스 소자를 구성하는 칩 인덕터 Lg를 납땜한다. 상기 아래쪽 요크(8)의 실장 영역(8c) 상에 중심 도체 조립체(30)가 배치되고, 제1 선로(21)의 단부(80a)는 전극 패턴(61b)과 납땜접속하고, 단부(80b)는 전극 패턴(62a)과 납땜접속한다. 제2 선로(22)의 단부(85a)는 전극 패턴(61a)과 납땜접속하고, 단부(85b)는 전극 패턴(62b)과 납땜접속한다. 또 아래쪽 요크(8)의 단부는 각각 전극 패턴(60a, 60b)과 납땜접속한다. 영구 자석(40)이 접착된 위쪽 요크(4)를 적층 기판(60)에 씌운 후, 위쪽 요크(70)의 측벽 하단을 전극 패턴(60a, 60b)에 납땜접속한다. 그리고, 동작에 필요한 동작 자계가 영구 자석(9)으로부터 부여되는 경우에는, 아래쪽 요크(8)를 배치하지 않고 중심 도체 조립(30)을 적층 기판(60)에 직접 실장해도 된다. 이로써, 아래쪽 요크(8)의 두께 분만큼 저배화할 수 있다.
적층 기판(60)의 배면에는, 입력 단자 IN(P1) 및 출력 단자 OUT(P2)이 그라 운드 단자 GND를 협지하여 적층 기판의 외주단을 따라 설치되어 있다. 각 단자 IN(P1), OUT(P2)는 전극 패턴에 따라 LGA(Land Grid Array)로서 형성되고, 비아 홀을 통하여 적층 기판(60) 내의 전극 패턴, 중심 도체, 실장 부품 등과 접속된다.
[제2 실시예]
도 3은 본 발명의 제2 실시예에 의한 비가역 회로 소자의 등가 회로이며, 도 11은 본 실시예에 사용하는 적층 기판(60)의 구조를 나타낸다. 본 실시예는 제1 실시예와 같은 부분도 많기 때문에 같은 부분에 대하여는 설명을 생략한다. 따라서, 특별한 언급이 없으면 제1 실시예의 설명은 본 실시예에 적용할 수 있다.
본 실시예에서는 제1 병렬 공진 회로의 제1 입출력 포트 측에, 임피던스 조정 수단(90)을 배치하였다. 임피던스 조정 수단(90)은 도 4a에 나타내는 커패시턴스 소자 Cz(접지 컨덴서)를 사용하였다. 커패시턴스 소자 Cz는 적층 기판(60)의 전극 패턴(62a) 및 GND1로 구성하였다. 그러므로 실장 부품수를 증가시키지 않고, 임피던스 정합을 행할 수 있다.
적층 기판(60)의 전극 패턴(62a, 60b) 사이에 칩 컨덴서를 실장하여 커패시턴스 소자 Cz로 해도 된다. 이 경우는, 칩 컨덴서의 선택에 의해 입력 임피던스의 조정이 용이하다. 또 칩 컨덴서의 실장과 적층 기판 내의 커패시턴스 소자를 조합시켜도 된다. 이로써, 적층 기판(50) 내부의 임피던스 조정 수단의 용량을 칩 컨덴서에 의해 조정할 수 있다.
적층 기판(60)의 배면에는, 입력 단자 IN(P1) 및 출력 단자 OUT(P2)이 그라운드 단자 GND를 협지하여 적층 기판의 외주단을 따라, 또한, 상기 외주단으로부터 소정 간격을 두고 배치되어 있다. 이와 같은 구성에 의해, 마더 적층 기판으로부터의 분할 할 때, 또는 회로 기판으로의 실장 후에 응력이 작용하는 경우에 단자 패턴이 박리되는 것을 막고 있다. 또, 상기 적층 기판의 배면의 내측에 접속 보강용 단자 전극을 설치하여, 회로 기판과의 접속 강도를 향상시키고 있다. 또한, 상기 접속 보강용 단자 전극과 상기 배면 측 그라운드 전극을 비아 홀을 통하여 접속하고, 접속 보강용 단자 전극의 박리 강도를 향상시키는 동시에, 그라운드를 안정적인 것으로 하고 있다.
본 발명을 실시예에 의해 보다 상세하게 설명하지만, 본 발명은 그들에 한정되는 것은 아니다.
실시예 1
50질량%(Al2O3환산)의 Al, 36질량%(SiO2환산)의 Si, 10질량%(SrO환산)의 Sr,및 4질량%(TiO2환산)의 Ti로 이루어지는 주성분 100질량%에 대하여, 2.5질량%(Bi2O3환산)의 Bi, 2.0질량%(Na2O환산)의 Na, 0.5질량%(K2O환산)의 K, 0.3질량%(CuO환산)의 Cu로 이루어지는 부성분을 함유하는 조성을 가지는 세라믹 혼합물을 800℃에서 가소성하고, 평균 입경 1.2㎛로 미세 분쇄하고, 폴리비닐부티랄(PVB)로 이루어지는 바인더, 브틸프탈릴 부틸글리코레이트(BPBG)로 이루어지는 가소성제 및 물을 혼합하여 슬러리로 하고, 독터 블레이드법에 의해 두께 30㎛의 유전체의 그린 시트를 제작하였다. 각 그린 시트에 비아 홀을 형성하고, Ag계 도전 페이스트(Ag 가루의 평균 입경: 2㎛, 75질량%의 Ag 가루 및 25질량%에틸셀룰로오스로 이루어짐)를 인쇄 하여 전극 패턴을 형성하는 동시에, 비아 홀에도 같은 도전 페이스트를 충전하였다. 그 후, 그린 시트를 적층하고, 소성하여, 적층 기판(60)을 제작하였다.
상기 적층 기판(60)을 사용하여, 도 1, 도 2, 도 7 ~ 도 10에 나타내는 주파수 830~840MHz(CDMA)용의 2.5mm×2.0mm×1.2mm의 초소형 비가역 회로 소자를 제작하였다. 이 비가역 회로 소자로 사용한 주된 부품은, 마이크로파 페라이트(20)(1.0mm×1.0mm×0.15mm의 가닛), 영구 자석(2.0mm×1.5mm×0.25mm의 직사각형 La-Co 페라이트 자석), 및 적층 기판(60)(2.5mm×2.0mm×0.3mm)이었다. 제1 선로(21) 및 제2 선로(22)는 두께 20㎛의 내열성 절연 폴리이미드 시트의 양면에 두께 15㎛의 구리 도금층을 에칭함으로써 형성하고, 각 선로(21, 22)의 표면에 두께 1~4㎛의 반광택 Ag 도금을 행하였다. 실시예 1의 비가역 회로 소자의 회로 정수 등을 표 1에 나타낸다.
소자 실시예 1
제1 커패시턴스 소자 Ci 32pF(내장 컨덴서)
제2 커패시턴스 소자 Cf 22pF(내장 컨덴서)
제1 인덕턴스 소자 L1(제1 선로) 1.1nH 라인폭 각 0.18mm 라인 간격 0.18mm
제2 인덕턴스 소자 L2(제2 선로) 1.7nH 라인폭 각 0.20mm
제3 인덕턴스 소자 Lg(제3 선로) 1.2nH(칩 인덕터 0603 사이즈)
저항 R 60Ω(칩 저항 0603 사이즈)
비교예 1
비교예 1로서 도 19에 나타내는 등가 회로를 가지고, 도 22의 구조의 비가역 회로 소자를 제작하였다. 이 비가역 회로 소자의 제1 커패시턴스 소자 Ci 및 제2 커패시턴스 소자 Cf는, 적층 기판(60)의 내부에 전극 패턴(도시하지 않음)으로 형성하였다. 액정 파로마(palomar) 등의 내열성의 수지(사선부)와 아래쪽 요크(8)를 사출 성형에 의해 일체 성형하고, 측면 측에 입력 단자 IN(P1) 및 출력 단자 OUT(P2) 등을 설치한 케이스에, 적층 기판(60)이나 중심 도체 조립체(30) 등을 수용하였다. 그리고, 실시예와 같은 사이즈에서는 현저하게 특성이 뒤떨어지기 때문에, 본 비교예에서는 3.2mm×3.2mm×1.6mm의 비가역 회로 소자로 하였다. 이 비가역 회로 소자로 사용한 주된 부품은, 마이크로파 페라이트(10)(1.9mm×1.9mm×0.35mm의 가닛), 영구 자석(2.8mm×2.5mm×0.4mm의 직사각형 La-Co 페라이트 영구 자석)이었다. 제1 선로(21), 제2 선로(22)는, 에칭에 의해 형성한 두께 30㎛의 동판으로 이루어지고, 두께 1~4㎛의 반광택 Ag 도금을 행하였다. 비교예 1의 비가역 회로 소자의 회로 정수 등을 표 2에 나타낸다.
소자 실시예 1
제1 커패시턴스 Ci 32pF(내장 컨덴서)
제2 커패시턴스 Cf 19pF(내장 컨덴서)
제1 인덕턴스 소자 L1(제1 선로) 1.1nH 라인폭 각 0.18mm 라인 간격 각 0.18mm
제2 인덕턴스 소자 L2(제2 선로) 1.9nH 라인폭 각 0.20mm
저항 R 75Ω(인쇄 저항)
실시예 1 및 비교예 1의 비가역 회로 소자에 대하여, 대역 밖 감쇠 특성, 삽입 손실 및 절연을 네트워크 분석기에 의해 측정하였다.
도 12는 대역 밖 감쇠 특성을, 도 13은 삽입 손실 특성을, 도 14는 절연 특성을 나타내는 그래프이다. 도 12에 있어서, fo는 통과 주파수 대역에 있어서의 중심 주파수이며, nfo(n는 2~4) 등은 그 n배의 주파수를 나타낸다. 실시예 1의 비가역 회로 소자는, 대역 밖 감쇠 특성 및 절연 특성에 대하여는 비교예 1과 대략 동등하지만, 삽입 손실은 향상되고, 우수한 고주파 특성을 가지는 것을 알 수 있었다.
실시예 2
도 4a에서 나타내는 커패시턴스 소자 Cz(접지 컨덴서)를 임피던스 조정 수단(90)으로서 배치하였고, 도 11에 나타내는 본 발명의 제2 실시예의 적층 기판(60)을 제작한 이외는 실시예 1과 마찬가지로 해서 비가역 회로 소자를 얻었다. 적층 기판(60)의 등가 회로는 도 3에 나타낸다. 커패시턴스 소자 Cz는 적층 기판(60)의 전극 패턴(62a) 및 GND1로 구성하고, 제1 병렬 공진 회로의 제1 입출력 포트 측에 배치하였다.
이 비가역 회로 소자에 대하여, 대역 밖 감쇠량, 삽입 손실 및 절연을 네트워크 분석기로 측정한 바, 절연 특성은 종래와 동등하였지만, 삽입 손실 특성이 향상되고, 우수한 고주파 특성을 가지는 것을 알았다.
실시예 3 및 실시예 4
커패시턴스 소자 Cz와 인덕턴스 소자 Lz1으로 임피던스 조정 수단(90)을 형성한 것 이외는 실시예 2와 마찬가지로 하여, 실시예 3 및 실시예 4의 적층 기판(60)을 제작하였다. 임피던스 조정 수단(90)은 상기 제1 병렬 공진 회로의 제1 입출력 포트 측에 설치하였다.
실시예 3은 임피던스 조정 수단(90)으로서 도 4b의 회로를 사용하였다. 도 15에 분해 평면도를 나타낸 바와 같이, 커패시턴스 소자 Cz는 2pF의 칩 컨덴서로서, 인덕턴스 소자 Lz1은 10nH의 칩 인덕턴스로서 적층 기판(60)에 실장하였다. 적층 기판(60)의 입력 단자 IN(P1)은 비아 홀을 통하여 적층 기판상의 전극 패턴(66a)과 접속하고, 인덕턴스 소자 Lz1을 통하여 중심 도체 등과 접속하였다. 또한, 전극 패턴(66a)을, 커패시턴스 소자 Cz를 통하여 전극 패턴(60b)과 접속하고 그라운드와 접속해서 로우 패스 필터로 하였다.
실시예 4는 임피던스 조정 수단(90)으로서 도 5b의 회로를 사용하였다. 도 16에 분해 평면도를 나타낸 바와 같이, 커패시턴스 소자 Cz는 2pF의 적층 기판에 전극 패턴으로 형성하고, 인덕턴스 소자 Lz1은 10nH의 칩 인덕턴스로서 적층 기판(60)에 실장하였다. 적층 기판(60)의 입력 단자 IN(P1)은 비아 홀을 통하여 적층 기판 상의 전극 패턴(66a)과 접속하고, 인덕턴스 소자 Lz1을 통하여 전극 패턴(66b)과 접속하였다. 전극 패턴(66b)은 비아 홀을 통하여 적층 기판 내의 전극 패턴(도시하지 않음)과 접속하고, 전극 패턴(62a)과 대향하여 커패시턴스 소자 Cz을 형성하였다. 그리고, 실시예 3 및 실시예 4에서는 아래쪽 요크(8)를 배치하지 않고 중심 도체 조립(30)을 적층 기판(60)에 직접 실장하였다.
실시예 3 및 실시예 4의 비가역 회로 소자에 대하여, 대역 밖 감쇠 특성, 삽입 손실 및 절연을 네트워크 분석기에 의해 측정한 바, 절연 특성은 실시예 1과 동등하였다. 삽입 손실 특성에 대하여는, 어느 쪽의 경우도 신호의 경로와 직렬로 인덕턴스 소자 Lz1이 접속되어 있기 때문에 0.03dB 정도의 저하가 생겼으나, 종래의 비가역 회로 소자보다 우수한 것이었다. 도 17에 대역 밖 감쇠 특성의 주파수 특성도를 나타낸다. 대역 밖 감쇠 특성은 실시예 1의 것보다 우수한 고주파 특성을 가지는 것을 알 수 있다.
본 발명에 의해, 소형이면서 저 삽입 손실로 절연 특성이 우수한 비가역 회로 소자(2단자쌍 아이솔레이터)를 제공할 수 있다. 또 입력 임피던스의 조정이 용이하고, 또한, 삽입 손실 특성, 반사 특성을 열화시키지 않는 비가역 회로 소자를 제공할 수 있다. 그러므로 이동체 통신 기기의 송신부에 있어서, 전력 증폭기와 안테나의 사이에 배치하면, 저손실로 신호의 전송을 행할 수 있는 동시에, 전력 증폭기로의 불필요한 신호의 역류를 방지할 뿐 아니라, 전력 증폭기의 부하 측의 임피던스를 안정시키기 위해, 휴대 전화기 등의 전지 수명을 늘릴 수도 있다.

Claims (8)

  1. 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와,
    제2 입출력 포트와 어스 사이에 배치된 제2 인덕턴스 소자와,
    상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와,
    상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와,
    상기 제2 인덕턴스 소자와 어스 사이에 직렬 접속된 제3 인덕턴스 소자와,
    상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자
    를 포함하는 비가역 회로 소자.
  2. 제1항에 있어서,
    상기 제1 인덕턴스 소자를 형성하는 제1 선로와 상기 제2 인덕턴스 소자를 형성하는 제2 선로는 교차하도록 배치되고, 상기 제3 인덕턴스 소자를 형성하는 제3 선로는 상기 제1 선로 및 상기 제2 선로와 교차하지 않도록 배치되어 있는, 비가역 회로 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 병렬 공진 회로의 제1 입출력 포트 측에, 제4 인덕턴스 소자 및/또 는 제3 커패시턴스 소자로 구성된 임피던스 조정 수단을 포함하는 비가역 회로 소자.
  4. 제3항에 있어서,
    상기 임피던스 조정 수단은 로우 패스 필터인, 비가역 회로 소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 인덕턴스 소자는, 상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자의 인덕턴스의 총합보다 작은 인덕턴스를 구비하는, 비가역 회로 소자.
  6. 제1 입출력 포트와 제2 입출력 포트 사이에 배치된 제1 인덕턴스 소자와,
    제2 입출력 포트와 어스 사이에 배치된 제2 인덕턴스 소자와,
    상기 제1 인덕턴스 소자와 제1 병렬 공진 회로를 구성하는 제1 커패시턴스 소자와,
    상기 제1 병렬 공진 회로에 병렬 접속된 저항 소자와,
    상기 제2 인덕턴스 소자와 어스 사이에 직렬 접속된 제3 인덕턴스 소자와,
    상기 제2 인덕턴스 소자 및 상기 제3 인덕턴스 소자와 제2 병렬 공진 회로를 구성하는 제2 커패시턴스 소자로 이루어지는 비가역 회로 소자에 있어서,
    상기 제1 인덕턴스 소자 및 상기 제2 인덕턴스 소자는, 마이크로파 페라이트의 주면 또는 내부에서 전기적 절연 상태로 교차하는 제1 선로 및 제2 선로에 의해 구성되며,
    상기 제1 커패시턴스 소자 및/또는 제2 커패시턴스 소자 중 적어도 일부는, 적층 기판의 표면 및/또는 내부에 형성된 전극 패턴에 의해 구성되며,
    상기 제3 인덕턴스 소자는, 공심 코일 또는 칩 인덕터에 의해 구성되고, 상기 적층 기판에 실장되어 있는, 비가역 회로 소자.
  7. 제6항 또는 제7항에 있어서,
    상기 저항 소자는 상기 적층 기판에 실장된 칩 저항이거나, 상기 적층 기판 내에 형성된 인쇄 저항인, 비가역 회로 소자.
  8. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 병렬 공진 회로의 제1 입출력 포트 측에, 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자로 구성된 임피던스 조정 수단을 구비하고,
    상기 제4 인덕턴스 소자 및/또는 제3 커패시턴스 소자는, 상기 적층 기판 내에 형성된 전극 패턴, 또는 상기 적층 기판에 탑재된 소자로 이루어지는, 비가역 회로 소자.
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