KR20080079216A - 전기 광학 장치, 반도체 장치, 표시 장치 및 이를 구비한전자 기기 - Google Patents

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Abstract

광 센서의 열 전류를 효과적으로 제거하는 동시에 전자 노이즈 내성을 높이는 것을 과제로 한다.
외광이 조사되는 수광 센서(350P)와, 외광이 차단되는 차광 센서(350D)와, 상기 수광 센서(350P)와 평면적으로 겹치도록 구성되는 백 라이트 차광 전극(611P)과, 상기 차광 센서(350D)와 평면적으로 겹치도록 구성되는 백 라이트 차광 전극(611D)과, 상기 각 백 라이트 차광 전극에 상기 수광 센서 및 차광 센서의 광 전류량이 거의 최대값이 되는 전위를 인가하는 자체 보정 전압 회로(361)를 구비한다. 이와 같이, 포토 센서를 2개 직렬로 배치하고, 한쪽은 외광으로부터 차광한다. 이 때, 2개의 포토 센서를 덮는 백 라이트 차광 전극에는 각각 별도의 전위를 인가하여 광 전류를 최적화한다.

Description

전기 광학 장치, 반도체 장치, 표시 장치 및 이를 구비한 전자 기기{ELECTRO-OPTICAL DEVICE, SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND ELECTRONIC APPARATUS HAVING THE DISPLAY DEVICE}
본 발명은 예컨대, 전기 광학 장치, 반도체 장치, 표시 장치 및 이를 구비한 전자 기기에 관한 것이다.
최근, 표시 장치상, 특히 박막 트랜지스터를 이용한 액정 표시 장치에 있어서 광 센서 기능을 탑재하는 기술의 개발이 진행되고 있다(예컨대 특허 문헌 1). 광 센서를 탑재하는 목적은 (1) 외광을 측정하여 휘도 등을 조정함으로써 소비 전력 저감·화질 향상을 도모하고, (2) 백 라이트를 측정하여 휘도 혹은 색도를 조정하며 (3) 손가락이나 라이트 펜의 위치를 인식하여 터치키로서 사용하는 3가지를 들 수 있다. 광 센서로서는 박막 트랜지스터, PIN(p-intrinsic-n) 다이오드, PN 다이오드 등을 들 수 있다. 어떤 경우도 수광부는 실리콘 박막으로서, 제조상의 비용을 증대시키지 않기 때문에, 표시의 스위칭 소자를 구성하는 실리콘 박막과 동일 제조 공정으로 제조되는 것이 바람직하다. 광 센서를 박막 트랜지스터, PIN 다 이오드, PN 다이오드 등으로 구성하는 경우, 센서에 흐르는 전류는 조사하는 광의 조도에 따라 변화되는 광 전류와 센서의 절대 온도의 지수 함수로 증대하는 열 전류의 합이 된다. 이 때문에, 비교적 고온에서도 양호한 조도를 얻기 위해서는 이 열 전류를 효과적으로 제거해야 한다. 이 때문에, 열 전류 레퍼런스를 위한 차광된 차광 센서와, 차광되지 않은 수광 센서를 배치하는 경우가 있다.
이 때, (1)·(3)의 목적으로서는 백 라이트의 광이 센서에 입광하지 않도록 외광 입사측과는 반대측을 차광해 줄 필요가 있다. 백 라이트의 차광재로서, (1)의 목적에 대해서는 광 센서가 표시 장치의 외주부에 있는 경우에는 모듈을 구성하는 금속 테두리나 차광 테이프 등을 이용할 수 있지만 최근, 디자인상의 제약 등 때문에 표시 영역에 가능한 가까운, 혹은 표시 영역의 내측에 광 센서를 마련하는 것이 요청되고 있다. 한편, (3)의 목적에 대해서는 그 기능 때문에 표시 영역의 내측에 광 센서를 내장하는 것은 필수적이다. 또한, (2)의 목적으로서는 반대로 외광을 차광하여, 백 라이트의 조도 검출에 외광이 영향을 미치지 않도록 광 센서를 차광해야 한다. 이런 요청에 의해, 광 센서에는 어떠한 차광막을 마련할 필요가 있다.
특허 문헌 1 : 일본 특허 공개 제 2006-118965호 공보
차광 전극·투명 전극과 광 센서를 겹쳐서 배치하면, 차광 전극·투명 전극의 전위에 의해서 열 전류가 변화해 버리기 때문에, 열 전류가 정확하게 제거되지 않는다. 본 발명은 이런 과제를 해결하기 위해서, 차광 전극과 투명 전극에 인가하는 전위를 최적화하고, 이를 가능하게 하는 구조·회로를 제안하는 것이다.
또한, 차광 센서와 수광 센서를 표시 영역 부근에 두는 경우에 표시 영역으로부터의 광이 미광(stray light)이 되어 일부, 수광 센서와 차광 센서에 조사되기 때문에, 미광만큼의 광 전류가 오차가 되어 검출된다. 또한, 수광 센서와 차광 센서 사이에서 온도차가 발생하여, 열 전류가 균일하게 되지 않으며, 이 열 전류차도 오차가 된다. 본 발명에서는 이들 과제를 해결하여, 보다 정밀도가 좋은 포토 센서를 구비한 전기 광학 장치를 실현한다.
본 발명은 제 1 및 제 2 기판 사이에 전기 광학 물질(실시예에서는 네마틱상 액정 재료(922))가 협지되어 이루어지는 패널(실시예에서는 액정 패널(911))과, 해당 패널의 상기 제 1(실시예에서는 액티브 매트릭스 기판(101)) 혹은 제 2 기판(실시예에서는 대향 기판(912))의 면에 광을 조사하는 조명 장치(실시예에서는 백 라이트 유닛(926), 도광판(927))와, 주위의 광의 조도를 검출하는 광 검출부(실시예에서는 검출 회로(360), 수광 센서(350P) 등)와, 상기 광 검출부에 의한 검출 결과 에 따라 상기 조명 장치를 제어하는 조명 제어부(실시예에서는 중앙 연산 회로(781), 외부 전원 회로(784))가 구비되고, 상기 광 검출부는 제 1 혹은 제 2 기판에 마련되어, 외광이 조사되는 제 1 광 센서(실시예에서는 수광 센서(350P))와, 외광의 조사가 차단되는 제 2 광 센서(실시예에서는 차광 센서(350D))와, 상기 제 1 광 센서와 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 1 전극(실시예에서는 백 라이트 차광 전극(611P), 투명 전극(612P))과, 상기 제 2 광 센서와 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 2 전극(실시예에서는 백 라이트 차광 전극(611D), 투명 전극(612D))과, 상기 제 1 전극의 전위(실시예에서는 배선(PBT)의 전위 VPBT(실시예에서는 3.6V))와 상기 제 2 전극의 전위(실시예에서는 배선(DBT)의 전위 VDBT(실시예에서는 1.4V))를 제어하는 전위 인가부(실시예에서는 자체 보정 전압 회로(361))를 구비하는 전기 광학 장치이다.
또한, 보다 구체적으로는 상기 전위 인가부는 상기 제 1 및/또는 제 2 광 센서의 광 전류량이 거의 최대값이 되도록 상기 제 1 및/또는 제 2 전극의 전위를 제어한다.
또한, 보다 구체적으로는 상기 제 1 또는 제 2 기판은 상기 기판상에 형성된 트랜지스터(실시예에서는 제 6 N형 트랜지스터(N11), 제 6 P형 트랜지스터(P11), 제 7 N형 트랜지스터(N21), 제 7 P형 트랜지스터(P21))를 구비하며, 상기 전위 인가부는 상기 트랜지스터의 임계값 전압(실시예에서는 Vth)에 의해 상기 제 1 및/또는 제 2 전극에 인가하는 전위를 제어한다.
본 발명은 기판상에 형성된 반도체 장치로서, 외광이 조사되는 제 1 광 센 서(실시예에서는 수광 센서(350P))와, 외광의 조사가 차단되는 제 2 광 센서(실시예에서는 차광 센서(350D))와, 상기 제 1 광 센서와 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 1 전극(실시예에서는 백 라이트 차광 전극(611P), 투명 전극(612P))과, 상기 제 2 광 센서와 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 2 전극(실시예에서는 백 라이트 차광 전극(611D), 투명 전극(612D))과, 상기 제 1 전극과 상기 제 2 전극에 상기 제 1 광 센서 및/또는 제 2 광 센서의 광 전류량이 거의 최대값이 되는 전위(실시예에서는 배선(PBT)의 전위 VPBT(실시예에서는 3.6V)과 배선(DBT)의 전위 VDBT(실시예에서는 1.4V))를 인가하는 전위 인가부(실시예에서는 자체 보정 전압 회로(361))를 구비하는 반도체 장치이다.
종래는 상기 제 1 전극의 전위와 상기 제 2 전극의 전위를 동일하게 해 두고, 전형적으로는 플로팅으로 하던지, 모듈의 GND에 접속했었지만, 이와 같이 구성 함으로써 제 1 광 센서와 제 2 광 센서의 열 전류가 같아지도록 전위를 최적화할 수 있다.
또한, 보다 구체적으로는 상기 제 1 광 센서(실시예에서는 350P)는 포토다이오드(실시예에서는 350P-1)이고, 상기 제 2 광 센서(실시예에서는 350D)는 포토다이오드(실시예에서는 350D-1)이며, 상기 제 1 광 센서의 캐소드 전극(실시예에서는 350P-1N)과 제 1 전극(실시예에서는 백 라이트 차광 전극(611P), 투명 전극(612P))의 전위차를 V1로 하고, 상기 제 1 광 센서의 캐소드 전극(실시예에서는 350P-1N)과 제 1 광 센서의 애노드 전극(실시예에서는 350P-1P)의 전위차를 VD1로 하며, 상기 제 2 광 센서의 캐소드 전극(실시예에서는 350D-1N)과 제 2 전극(실시예에서는 백 라이트 차광 전극(611D), 투명 전극(612D))의 전위차를 V2로 하고, 상기 제 2 광 센서의 캐소드 전극(실시예에서는 350D-1N)과 제 2 광 센서의 애노드 전극(실시예에서는 350D-1P)의 전위차를 VD2라고 하면, |V1-V2|<|VD1| 또한 |V1-V2|<|VD2|이며, 보다 바람직하게는 |V1-V2|<1V인 것이 바람직하다.
이와 같이 전위를 설정함으로써, 제 1 광 센서와 제 2 광 센서의 열 전류의 차이는 거의 무시할 수 있다.
또한 V1=0V, V2=0V, V1=VD1, V2=VD2 중 어느 하나인 반도체 장치도 제안한다. 즉, 제 1 광 센서의 캐소드 전극·소스 전극·애노드 전극·드레인 전극 중 어느 하나와 제 1 전극 또는 제 2 광 센서의 캐소드 전극·소스 전극·애노드 전극·드레인 전극 중 어느 하나와 제 2 전극을 접속함으로써 제 1 광 센서와 제 2 광 센서의 열 전류의 차이를 거의 없게 하여, 또한 배선수를 최저한으로 할 수 있다.
여기서, 본 발명에서는 제 1 전극이란 광을 차광하는 제 1 차광 전극(실시예에서는 백 라이트 차광 전극(611P))이고 제 2 전극이란 광을 차광하는 제 2 차광 전극(실시예에서는 백 라이트 차광 전극(611D))이며, 및 제 1 전극이란 광을 차광하지 않는 제 1 투명 전극(실시예에서는 투명 전극(612P))이고 제 2 전극이란 광을 차광하지 않는 제 2 투명 전극(실시예에서는 투명 전극(612D))이며, 및 제 1 전극이란 광을 차광하기 위한 제 1 차광 전극과 광을 차광하지 않는 제 1 투명 전극이며, 제 2 전극은 광을 차광하기 위한 제 2 차광 전극과 광을 차광하지 않는 제 2 투명 전극인 반도체 장치를 제안한다.
이와 같이 여분의 방향부터의 광을 차광하는 차광 전극, 입사 방향부터의 광 을 투과하면서 전자 노이즈 실드로서 기능하는 투명 전극과 광 센서를 중첩시킬 때에 전술한 바와 같이 전위를 설정하면, 검출 정밀도를 저하시키지 않는다.
또한 본 발명은 상기 제 1 차광 전극과 상기 제 2 차광 전극은 사이에 차광 전극이 형성되어 있지 않은 차광 전극 이격 영역이 형성되어 이루어지고, 상기 차광 전극 이격 영역과 겹치는 영역에 비투명성의 이격 차광체가 형성되어 이루어지는 반도체 장치를 제안한다.
이와 같이 제 1 차광 전극과 제 2 차광 전극에 각각의 전위를 인가하기 위해서 차광 전극에는 차광 전극 이격 영역을 마련할 필요가 있지만, 그 틈으로부터 백 라이트의 광이 입사하여, 유리나 유전체의 표면에서 다중 산란을 일으켜서 미광이 되어 제 1 광 센서 또는 제 2 광 센서에 입광하면 검출 정밀도가 저하한다.
여기서 차광 전극 이격 영역과 겹치는 영역에 비투명성의 이격 차광체를 형성함으로써, 차광 전극 이격 영역으로부터 입사한 광을 이격 차광체에서 흡수하여, 이러한 정밀도 저하를 방지할 수 있다.
또한 본 발명은 상기 제 1 차광 전극과 상기 제 2 차광 전극은 사이에 차광 전극이 형성되어 있지 않은 차광 전극 이격 영역(실시예에서는 611G)이 있고, 상기 제 1 투명 전극과 상기 제 2 투명 전극은 사이에 투명 전극이 형성되어 있지 않은 투명 전극 이격 영역(실시예에서는 612G)이 있으며, 상기 차광 전극 이격 영역과 상기 투명 전극 이격 영역은 상기 기판의 연직 방향상에서 서로 겹치지 않도록 형성되어 있는 반도체 장치를 제안한다.
이와 같이 각각의 전위를 인가하기 위해서 차광 전극에는 차광 전극 이격 영 역이, 투명 전극에는 투명 전극 이격 영역이 각각 필요하게 되지만, 이들의 틈으로부터 전자 노이즈가 진입하면 센서의 검출 정밀도가 저하한다.
여기서 상기 차광 전극 이격 영역과, 상기 투명 전극 이격 영역은 서로 겹치지 않도록 배치하면, 각각의 틈으로부터 진입하는 전자 노이즈를 어느 하나의 전극이 실드할 수 있기 때문에, 상기 차광 전극 이격 영역과 상기 투명 전극 이격 영역을 같은 위치에 형성하는 경우에 비하여 정밀도가 향상한다.
또한 본 발명은 상기 제 1 차광 전극과 상기 제 1 투명 전극은 동일 전위이며, 상기 제 2 차광 전극과 상기 제 2 투명 전극은 동일 전위인 반도체 장치를 제안한다.
이러한 구성을 취하면, 차광 전극과 투명 전극에 인가하는 전위를 동일한 배선으로 공급할 수 있기 때문에 배선수·실장 단자수·회로 면적을 절약할 수 있다. 또한, 차광 전극과 투명 전극의 총용량이 커지기 때문에, 전자 실드성이 향상한다.
또한 본 발명에서는 상기 전위 인가부는 트랜지스터에 의해 구성된 자체 보정 전압 회로를 구비하고, 상기 자체 보정 회로는 상기 트랜지스터의 임계값 전압에 대응하여 변화되는 전압을 출력하도록 구성되며, 상기 출력은 상기 제 1 전극 및/또는 상기 제 2 전극에 접속되어 있는 반도체 장치를 제안한다.
가장 광 전류를 얻을 수 있는 차광 전극 혹은 투명 전극의 최적 전위의 제조 편차는 동일 반도체 장치상에 트랜지스터를 형성한 경우, 트랜지스터의 임계값 전압(Vth)의 제조 편차와 상관을 갖기 때문에, 트랜지스터의 임계값 전압에 대응하여 변화되는 전압을 출력하는 자체 보정 전압 회로를 이용하면 제조 편차가 있어도 항 상 최적 전위를 차광 전극 또는 투명 전극에 인가할 수 있다.
또한 본 발명은 상기 제 1 광 센서 및 상기 제 2 광 센서는 박막 폴리실리콘을 이용한 PIN 접합 다이오드 또는 PN 접합 다이오드인 것을 특징으로 한다.
이러한 다이오드는 폴리실리콘 박막 트랜지스터를 이용한 반도체 장치상에 제조상의 추가 공정없이 형성할 수 있다는 장점을 갖지만, 광 전류에 대한 열 전류의 비가 단결정 웨이퍼 상에 형성한 포토 센서류보다 크고, 또한 평면적으로 겹쳐진 전극에 의해서 인가되는 전위에 의해서 열 전류가 용이하게 변동하기 때문에, 본 발명을 적용하는 데 적합하다.
또한 본 발명은 제 1 및 제 2 기판 사이에 전기 광학 물질(실시예에서는 네마틱상 액정 재료(922))가 협지되어 이루어지는 표시 영역이 형성된 패널(실시예에서는 액정 패널(911))과, 상기 패널의 주위광의 조도를 검출하는 광 검출부(실시예에서는 검출 회로(360), 수광 센서(350P) 등)를 구비한 전기 광학 장치로서, 상기 광 검출부는 상기 제 1 또는 제 2 기판의 상기 표시 영역 둘레 가장자리부에 마련되고, 외광이 조사되는 제 1 광 센서(수광 센서(350P))와, 외광의 조사가 차단되는 제 2 광 센서(실시예에서는 차광 센서(350D))를 구비하며, 상기 제 1 광 센서와 제 2 광 센서는 상기 표시 영역 둘레 가장자리부에 복수 배치되는 전기 광학 장치이다.
이와 같이 배치하면, 손가락이나 작은 그림자에 의해서 검출 결과가 현저히 변화해 버리는 것을 방지하는 동시에, 장치 내의 온도 분포에 기인한 열 전류차에 의한 정밀도 저하를 방지할 수 있다.
또한 본 발명은 상기 패널의 표시 영역에 광을 조사하는 광원(실시예에서는 백 라이트 유닛(926))을 구비하여 이루어지며, 상기 광원은 표시 영역 둘레 가장자리부에 있어서, 상기 제 1 광 센서와 제 2 광 센서가 배치되지 않는 변에 배치되어 있는 전기 광학 장치이다.
이와 같이 구성하면, 광원에 의한 온도 구배에 의한 상기 제 1 광 센서와 상기 제 2 광 센서 사이의 열 전류의 차이를 매우 작게 할 수 있기 때문에, 정밀도 좋게 열 전류를 제외할 수 있다.
또한 본 발명은 상기 제 1 광 센서와 상기 제 2 광 센서는 서로 교대로 배치되어 있는 전기 광학 장치이다.
이와 같이 배치하면, 표시 장치 내에 온도 분포가 있어도, 제 1 광 센서와 제 2 광 센서의 평균 온도에 큰 차이가 없기 때문에, 보다 정밀도 좋게 열 전류를 제외할 수 있다.
또한 본 발명은 상기 제 1 광 센서와 이에 인접하여 배치된 상기 제 2 광 센서는 서로 상기 표시 영역의 경계변(실시예에서는 표시 영역(310)의 경계변을 나타내는 점선)으로부터의 거리가 거의 같은 것을 특징으로 하는 전기 광학 장치이다.
이와 같이 배치하면, 표시 영역으로부터의 광이 유리 기판이나 절연막의 계면에서 다중 반사되어서 발생하는 이른바 미광이 제 1 광 센서와 제 2 광 센서에 균등하게 조사되기 때문에, 제 1 광 센서와 제 2 광 센서의 전류차를 취함으로써 미광에 의한 정밀도 저하가 발생하지 않는다.
또한 본 발명은 상기 제 1 광 센서에 상기 패널의 주위광을 조사하기 위해서 제 1 또는 제 2 기판에 마련된 복수의 개구부(실시예에서는 수광 개구부(990-1~990-10)) 사이즈를, 상기 개구부가 배치된 표시 영역 둘레 가장자리부의 경계변과 평행한 방향으로는 0.5mm이상 또한 20mm이하의 범위 또한, 상기 개구부가 배치된 상기 표시 영역 둘레 가장자리부의 경계변와 직교하는 방향으로는 0.05mm이상 또한 상기 대향 기판의 두께 이하로 형성한 것을 특징으로 하는 전기 광학 장치이다.
이와 같이 개구부를 설정하면, 미광이 적고, 장치내의 온도 분포에 기인한 열 전류차도 작아지기 때문에 정밀도 저하를 방지할 수 있다.
또한 본 발명은 상기 복수의 개구부는 상기 표시 영역 둘레 가장자리부에 있어서, 상기 광원이 배치된 배치변에 대향하는 변에 배치된 제 1 개구부(실시예에서는 수광 개구부(990-1~990-6)와, 배치변에 거의 직교하는 변에 배치된 제 2 개구부(실시예에서는 수광 개구부(990-7~990-10)를 구비하고, 상기 제 1 개구부의 개구 면적은 상기 제 2 개구부의 개구 면적보다 큰 것을 특징으로 하는 전기 광학 장치이다.
또한, 개구부의 배치 장소에 따라서 온도 구배가 다른 경우, 온도 구배가 클 수록 개구부의 사이즈를 작게 하면 온도 구배의 영향을 저감할 수 있다. 보다 구체적으로는 상기 표시 영역의 네 변 중 상기 제 1 개구부에 가까운 변과 상기 제 2 개구부에 가까운 변은 서로 다른 표시 장치이다. 온도 구배가 큰 변일수록 개구부의 사이즈를 작게 하면 된다.
또한, 본 발명은 이들 반도체 장치를 이용한 표시 장치를 제안한다. 이에 따라, 제조 비용의 상승없이, 표시 장치상에 마련된 포토 센서의 온도 의존성을 향상시켜, 온도에 상관없이 외광 환경에 맞는 표시 설정을 행하는 수 있어, 포토 센서의 배치 위치도 표시 에어리어에 극히 접근시키는 것이 가능해진다.
또한, 본 발명에서는 이들 표시 장치를 이용한 전자 기기를 제안한다. 이에 따라 예컨대, 디지털 스틸 카메라, 휴대전화기, PDA(Personal Digital Assistant) 등의 전자 기기에 있어서, 온도에 상관없이 정밀도 좋은 광 센서를 내장하고 있기 때문에 용이하게 외광에 맞게 백 라이트를 제어할 수 있어, 소비 전력을 무의미하게 증대시키는 일이 없고, 비용도 상승하지 않는다. 또한, 표시 에어리어 가까이 포토 센서를 배치할 수 있기 때문에 디자인적인 자유도도 향상한다.
본 발명을 통해서 광 센서의 열 전류를 효과적으로 제거하는 동시에 전자 노이즈 내성을 높인 전기 광학 장치, 반도체 장치, 표시 장치 및 이를 구비한 전자 기기를 제공할 수 있다.
이하, 본 발명에 관한 전기 광학 장치, 반도체 장치, 표시 장치 및 이를 구비한 전자 기기의 실시예에 대하여, 도면에 근거하여 설명한다.
[실시예 1]
도 1은 본 실시예에 관한 액정 표시 장치(910)의 사시 구성도(일부 단면도)이다. 액정 표시 장치(910)는 액티브 매트릭스 기판(101)과 대향 기판(912)을 밀봉재(923)에 의해 일정한 간격으로 접합하고, 네마틱상 액정 재료(922)를 협지한 액정 패널(911)을 구비한다. 액티브 매트릭스 기판(101)상에는 도시하지 않지만 폴리이미드 등으로 이루어지는 배향 재료가 도포되어 연마 처리되고 배향막이 형성되어 있다. 또한, 대향 기판(912)은 도시하지 않지만 화소에 대응한 컬러 필터와, 광누설을 방지하여, 계조를 향상시키기 위한 저반사·저투과율 수지로 이루어지는 블랙 매트릭스(940)와, 액티브 매트릭스 기판(101)상의 대향 도통부(330-1~330-2)와 단락되는 공통 전위가 공급되는 ITO 막으로 이루어지는 대향 전극(930)이 형성된다. 네마틱상 액정 재료(922)와 접촉하는 면에는 폴리이미드 등으로 이루어지는 배향 재료가 도포되고, 액티브 매트릭스 기판(101)의 배향막의 연마 처리의 방향과는 직교하는 방향으로 연마 처리되어 있다.
또한 대향 기판(912)의 외측에는 상편광판(924)을, 액티브 매트릭스 기판(101)의 외측에는 하편광판(925)을 각각 배치하여, 서로의 편광 방향이 직교하 도록(크로스 니콜(crossed-Nichols) 형상) 배치한다. 또한 하편광판(925) 밑에는 백 라이트 유닛(926)과 도광판(927)이 배치되어, 백 라이트 유닛(926)으로부터 도광판(927)을 향해서 광이 조사되며, 도광판(927)은 백 라이트 유닛(926)으로부터의 광을 액티브 매트릭스 기판(101)을 향하여 수직이고 또한 균일한 면 광원이 되도록 광을 반사 굴절시킴으로써 액정 표시 장치(910)의 광원으로서 기능한다. 백 라이 트 유닛(926)은 본 실시예에서는 LED 유닛이지만, 냉음극관(CCFL)이여도 된다. 백 라이트 유닛(926)은 커넥터(929)를 통하여 전자 기기 본체에 접속되어, 전원을 공급받지만, 본 실시예에서는 전원이 적절히 적절한 전류·전압으로 조정됨으로써 백 라이트 유닛(926)으로부터의 광량이 조정되는 기능을 갖는다.
도시하지 않지만, 또한 필요에 따라서, 주위를 외각(外殼)으로 덮어도 되고, 혹은 상편광판(924)의 더 위에 보호용 유리나 아크릴판을 붙여도 되며, 시야각 개선을 위해 광학 보상 필름을 붙여도 된다.
또한, 액정 표시 장치(910)의 외주부에는 광 센서 수광 개구부(990)가 마련된다. 또한, 액티브 매트릭스 기판(101)은 대향 기판(912)으로부터 돌출하는 돌출부(102)가 마련되고, 그 돌출부(102)에 있는 신호 입력 단자(320)에는 FPC(가요성 기판:928)이 실장되어 전기적으로 접속되어 있다. FPC(가요성 기판:928)은 전자 기기 본체에 접속되어 필요한 전원, 제어 신호 등을 공급받는다.
또한 액정 표시 장치(910) 상에는 6개의 광 센서의 수광 개구부(990-1~990-6)가 마련된다. 이 수광 개구부(990-1~990-6)는 대향 전극(930)상의 블랙 매트릭스(940)를 부분적으로 제거함으로써 형성되어 있어서, 외부 광이 액티브 매트릭스 기판(101)상에 도달하게 되어 있다. 각 수광 개구부(990-1~990-6) 주위는 대향 전극(930) 상의 블랙 매트릭스(940)는 제거되어 있지 않아서, 외광은 액티브 매트릭스 기판(101) 상에 도달하지 않게 되어 있다.
도 2는 액티브 매트릭스 기판(101)의 블럭도이다. 액티브 매트릭스 기판(101)상에는 480개의 주사선(201-1~201-480)과 1920개의 데이터선(202-1~202- 1920)이 직교하여 형성되어 있고, 480개의 용량선(203-1~203-480)은 주사선(201-1~201-480)과 평행하게 배치되어 있다. 용량선(203-1~203-480)은 서로 단락되어 공통 전위 배선(335)과 접속되며, 또한 2개의 대향 도통부(330-1~330-2)와 접속되어 신호 입력 단자(320)로부터 0V-5V의 반전 신호, 반전 시간은 35μ초인 공통 전위를 인가받는다. 주사선(201-1~201-480)은 주사선 구동 회로(301)에 접속되고, 또한 데이터선(202-1~202-1920)은 데이터선 구동 회로(302)에 접속되어, 각각 적절하게 구동된다.
또한 주사선 구동 회로(301), 데이터선 구동 회로(302)는 신호 입력 단자(320)로부터 구동에 필요한 신호를 공급받는다. 신호 입력 단자(320)는 돌출부(102)상에 배치된다. 한편, 주사선 구동 회로(301), 데이터선 구동 회로(302)는 대향 기판(912)과 겹치는 영역, 즉 돌출부(102)밖에 배치된다. 주사선 구동 회로(301), 데이터선 구동 회로(302)는 저온 폴리실리콘 TFT 프로세스에 의해 액티브 매트릭스 기판상에 구동에 필요한 회로 기능을 집적하는 시스템·온·글라스(SOG) 기술에 의해, 액티브 매트릭스 기판상에 폴리실리콘 박막 트랜지스터를 집적함으로써 형성되어 있고, 후술하는 화소 스위칭 소자(401-n-m)와 동일 공정으로 제조되는, 이른바 구동 회로 내장형 액정 표시 장치로 이루어져 있다.
또한 6개의 수광 개구부(990-1~990-6)와 평면적으로 겹치는 영역에 각각 6개의 수광 센서(350P-1~350P-6)가 형성되고, 이와 교대로 되도록 6개의 차광 센서(350D-1~350D-6)가 형성된다. 이 수광 센서(350P-1~350P-6)와 차광 센서(350D-1~350D-6)도 시스템·온·글라스(SOG) 기술에 의해, 액티브 매트릭스 기판상에 형 성된다. 이와 같이 유리 기판상에 화소 스위칭 소자(401-n-m)와 동일 공정으로 제조함으로써 제조 비용을 낮출 수 있다.
수광 센서(350P-1~350P-6)는 수광 개구부(990-1~990-6)와 평면적으로 겹쳐 있어 외광이 센서에 도달하지만, 차광 센서(350D-1~350D-6)는 수광 개구부(990-1~990-6)와 평면적으로 겹쳐있지 않아서 외광은 대향 전극(930)상의 블랙 매트릭스(940)에서 흡수되어 거의 도달하지 않는다. 수광 센서(350P-1~350P-6)는 배선(PBT), 배선(VSH), 배선(SENSE)과, 차광 센서(350D-1~350D-6)는 배선(DBT), 배선(VSL), 배선(SENSE)과 접속된다. 이들 배선(PBT), 배선(VSH), 배선(SENSE), 배선(DBT), 배선(VSL)은 검출 회로(360)에 접속된다. 검출 회로(360)는 수광 센서(350P-1~350P-6)와 차광 센서(350D-1~350D-6)로부터의 외광 조도와 상관을 가지는 출력 아날로그 전류에 대응한 펄스 길이의 2진 출력 신호(OUT)로 변환하여, 신호 입력 단자(320)로 출력한다. 또한, 배선(VCHG), 배선(RST), 배선(VSL), 배선(VSH)도 신호 입력 단자(320)를 거쳐서 검출 회로(360)에 공급된다.
상세한 것은 후술하지만, 수광 센서(350P-1~350P-6)는 백 라이트 차광 전극(611P-1~611P-6), 차광 센서(350D-1~350D-6)는 백 라이트 차광 전극(611D-1~611D-6)과 각각 평면적으로 겹쳐서, 각각 백 라이트부터의 광은 차폐되고 있기 때문에, 백 라이트로부터의 광에 의해서 외광의 검출 정밀도가 저하하는 일이 없도록 구성되어 있다. 또한, 수광 센서(350P-1~350P-6)는 투명 전극(612P-1~612P-6), 차광 센서(350D-1~350D-6)는 투명 전극(612D-1~612D-6)과도 겹쳐 있어서, 표시 영역(310)(점선은 표시 영역(310)의 경계변을 나타낸다)을 구동할 때에 발생한 전자 노이즈에 의해서 검출 정밀도가 저하하는 일도 없다. 이들 구성에 의해서, 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)는 표시 영역(310) 가까이에 배치해도 검출 정밀도가 저하하지 않기 때문에, 종래의 제품보다 디자인적인 자유도가 향상되어 있다.
여기서 수광 개구부(990-1~990-6)에 있어서는 본 실시예에 도시하는 바와 같이 복수로 분할하여, 가능한 한 넓은 범위로 분산시켜 배치하는 것이 바람직하다. 예컨대 손가락 등의 그림자가 부분적으로 액정 표시 장치(910) 상을 덮더라도, 외광 검출에의 영향을 적게 하는 것을 고려하면 수광 개구부의 총 면적은 가능한 한 넓은 쪽이 바람직하지만, 면적이 넓은 수광 센서를 1개소로 정리해 버리면 차광 센서와의 거리를 멀게 할 수 없어서, 액정 표시 장치(910) 내에는 온도 분포가 생기기 때문에, 수광 센서부와 차광 센서부에서 평균 온도차가 발생해 버린다. 그래서 본 실시예와 같이 센서를 몇 개로 분할하고, 또한 바람직하게는 교대로 배치하면 수광 센서부와 차광 센서부의 평균 온도를 거의 같게 할 수 있다. 본 실시예에서는 6분할로 했지만, 물론 이보다 적어도 되고, 많아도 된다.
또한 이 때, 각 수광 개구부(990-1~990-6)의 단부로부터 표시 영역(310)까지의 거리는 같아지도록 배치하면 된다. 마찬가지로 각 수광 센서(350P-1~350P-6), 각 차광 센서(350D-1~350D-6)로부터 표시 영역(310)까지의 거리는 같아지도록 배치하면 된다. 표시 영역(310)으로부터 외부로 표시를 위해 투과되는 광은 예컨대 액티브 매트릭스 기판(101)이나 대향 기판(912)을 구성하는 유리나 상편광판(924)의 표면이나 각종 절연막의 계면 등에서 다중 반사되어, 일부 미광이 각 광 센서로 들 어가지만, 이 때, 상기한 바와 같이 배치하면 각 수광 센서(350P-1~350P-6), 각 차광 센서(350D-1~350D-6) 사이에서 미광의 광량이 거의 일정하게 되기 때문에, 본 실시예와 같이 각 수광 센서(350P-1~350P-6)와 각 차광 센서(350D-1~350D-6) 사이의 전류 차분을 취하면 미광분은 거의 제거할 수 있다. 이 관점으로부터도 수광 개구부(990-1~990-6)는 복수로 분할하여, 가능한 한 넓은 범위로 분산시켜 배치하면 표시 영역(310)의 표시 패턴에 영향을 미치기 어렵게 되기 때문에 바람직하다.
또한, 각 수광 센서(350P-1~350P-6), 각 차광 센서(350D-1~350D-6)는 본 실시예에 도시하는 바와 같이 백 라이트 유닛(926)과는 가능한 한 먼 변에 배치되는 것이 바람직하다. 백 라이트 유닛(926)은 LED이건 CCFL이건 열원이 되기 때문에, 백 라이트 유닛(926)에 가까울수록, 액티브 매트릭스 기판(101) 내에서 열구배가 커져, 각 수광 센서(350P-1~350P-6), 각 차광 센서(350D-1~350D-6) 사이에서 온도차가 생기기 쉽기 때문이다.
또한, 수광 개구부(990-1~990-6)의 사이즈에 대해서는 해당 수광 개구부(990-1~990-6)가 배치된 표시 영역(310)의 주연부의 경계변에 평행한 방향(이하, X 방향으로 한다)으로 크게 하면 온도 분포나 미광의 영향을 받는다. 또한, 표시 영역(310)의 경계변에 직교하는 방향(이하, Y 방향으로 한다)에 대하여 크게 하면 액자 영역이 커져 액정 표시 장치(910)의 외형 사이즈가 커져 버리는 데 더해서, 대향 기판(912)과 상편광판(924)의 계면에서 반사된 표시 영역(310)의 광이 각 수광 센서(350P-1~350P-6), 각 차광 센서(350D-1~350D-6)에 미광으로서 강하게 조사되어 버려서, 측정 오차의 요인이 된다. 한편으로, X 방향에 대하여 너무 작게 해 버리면 배치 효율이 나빠져서 PIN 다이오드의 채널 폭(W)이 작아져 버리고, Y 방향에 대하여 작게 하면 광의 취입 효율이 나빠져서 검출 정밀도에 영향이 발생한다. 이상과 같은 조건을 바탕으로 검토한 결과, X 방향에 대해서는 0.5mm~20mm, Y 방향에 대해서는 0.05mm~대향 기판(912)의 판두께(본 실시예에서는 0.6mm)의 범위내가 바람직하다는 결론에 이르렀다. 이상을 바탕으로, 본 실시예에서는 X 방향은 10mm, Y 방향은 0.3mm의 사이즈로 설정하고 있다.
또한, 수광 개구부(990-1~990-6)의 단부로부터 표시 영역(310)까지의 거리는 0.5mm으로 했다.
수광 개구부(990-1~990-6)의 배치 피치는 20mm이며, 또한 수광 센서(350P-1)와 차광 센서(350D-1)의 피치는 10mm, 차광 센서(350D-1)의 피치와 수광 센서(350P-2)의 피치도 10mm와 같이, 수광 센서(350P-1~350P-6)와 차광 센서(350D-1~350D-6)가 10mm 피치로 교대로 배치되어 있다.
도 3은 도 2의 점선(310)부로 나타내는 표시 영역의 m번째의 데이터선(202-m)과 n번째의 주사선(201-n)의 교차부 부근의 회로도이다. 주사선(201-n)과 데이터선(202-m)의 각 교점에는 N 채널형 전계 효과 폴리실리콘 박막 트랜지스터로 이루어지는 화소 스위칭 소자(401-n-m)가 형성되어 있고, 그 게이트 전극은 주사선(201-n)에, 소스·드레인 전극은 각각 데이터선(202-m)과 화소 전극(402-n-m)에 접속되어 있다. 화소 전극(402-n-m) 및 동일 전위로 단락되는 전극은 용량선(203-n)과 보조 용량 콘덴서(403-n-m)를 형성하고, 또한 액정 표시 장치로서 조립되었을 때는 액정 소자를 사이에 두고 대향 전극(930)(커먼 전극)과 역시 콘덴서를 형성한 다.
도 4는 본 실시예에서의 전자 기기의 구체적인 구성을 나타내는 블럭도이다. 액정 표시 장치(910)는 도 1에서 설명한 액정 표시 장치로서, 외부 전원 회로(784), 영상 처리 회로(780)가 FPC(가요성 기판:928) 및 커넥터(929)를 통하여 필요한 신호와 전원을 액정 표시 장치(910)에 공급한다. 중앙 연산 회로(781)는 외부 I/F 회로(782)를 통해서 입출력 기기(783)로부터의 입력 데이터를 취득한다. 여기서 입출력 기기(783)란 예컨대 키보드, 마우스, 트랙 볼, LED, 스피커, 안테나 등이다. 중앙 연산 회로(781)는 외부로부터의 데이터를 토대로 각종 연산 처리를 행하고, 결과를 커맨드로서 영상 처리 회로(780) 혹은 외부 I/F 회로(782)에 전송한다.
영상 처리 회로(780)는 중앙 연산 회로(781)로부터의 커맨드에 근거하여 영상 정보를 갱신하여, 액정 표시 장치(910)로의 신호를 변경함으로써, 액정 표시 장치(910)의 표시 영상이 변화된다. 또한, 액정 표시 장치(910)상의 검출 회로(360)로부터의 2진 출력 신호(OUT)가 FPC(가요성 기판:928)을 통하여 중앙 연산 회로(781)에 입력되고, 중앙 연산 회로(781)는 2진 출력 신호(OUT)의 펄스 길이를 대응하는 이산값으로 변환한다. 다음으로 중앙 연산 회로(781)는 EEPROM(Electronically Erasable and Programmable Read Only Memory)로 이루어지는 참조 테이블(785)에 액세스하여, 변환한 이산값을 적절한 백 라이트 유닛(926)의 전압에 대응하는 값으로 재변환하여, 외부 전원 회로(784)에 송신한다. 외부 전원 회로(784)는 이 송신된 값에 대응한 전압의 전위 전원을 액정 표시 장치(910) 내의 백 라이트 유닛(926)에 커넥터(929)를 통하여 공급한다. 백 라이트 유닛(926)의 휘도는 외부 전원 회로(784)로부터 공급되는 전압에 의해서 변화되기 때문에, 액정 표시 장치(910)의 전백(全白) 표시시 휘도도 변화하게 된다. 여기서 전자 기기란 구체적으로는 모니터, TV, 노트 퍼스널 컴퓨터, PDA, 디지털 카메라, 비디오 카메라, 휴대 전화, 휴대 포토 뷰어, 휴대 비디오 플레이어, 휴대 DVD 플레이어, 휴대 오디오 플레이어 등이다.
또한 본 실시예에서는 전자 기기 상의 중앙 연산 회로(781)에 의해 백 라이트 유닛(926)의 휘도를 제어하지만, 예컨대 액정 표시 장치(910) 내에 드라이버 IC 및 EEPROM을 구비한 구성으로 하고, 이 드라이버 IC에 2진 출력 신호(OUT)으로부터 이산값으로의 변환 기능, EEPROM을 참조한 재변환 기능, 백 라이트 유닛(926)으로의 출력 전압의 조정 기능을 갖게 해도 된다. 또한, 참조 테이블을 이용하지 않고, 수치 계산에 의해서 이산값으로부터 백 라이트 유닛(926)의 전압에 대응하는 값으로 재변환하도록 구성해도 된다.
도 5는 도 3에 나타낸 화소 표시 영역의 회로도의 실제 구성을 나타내는 평면도이다. 도 5의 범례에 나타내는 바와 같이, 각 빗금 표시가 다른 부위는 각각 다른 재료 배선인 것을 나타내고, 같은 빗금 표시가 나타난 부위는 같은 재료 배선인 것을 나타낸다. 크롬 박막(Cr), 폴리실리콘 박막(Poly-Si), 몰리브덴 박막(Mo), 알루미늄·네오딤 합금 박막(AlNd), 산화 인듐·주석 박막(인듐 Tin Oxiced=ITO)의 5층박막으로 구성되어 이루어지고, 각각의 층간에는 산화 실리콘, 질화 실리콘, 유기 절연막 중 어느 하나 혹은 이들을 적층한 절연막이 형성된다.
구체적으로는 크롬 박막(Cr)은 막두께 100nm, 폴리실리콘 박막(Poly-Si)은 막두께 50nm, 몰리브덴박막(Mo)은 막두께 200nm, 알루미늄·네오딤 합금 박막(AlNd)은 막두께 500nm, 산화 인듐·주석 박막(ITO)은 막두께 100nm로 한다. 또한, 크롬 박막(Cr)과 폴리실리콘 박막(Poly-Si) 사이에는 100nm의 질화실리콘막과 100nm의 산화 실리콘막을 적층한 기초 절연막이 형성되고, 폴리실리콘 박막(Poly-Si)과 몰리브덴 박막(Mo)의 사이에는 100nm의 산화 실리콘막으로 이루어지는 게이트 절연막이 형성되며, 몰리브덴 박막(Mo)과 알루미늄·네오딤 합금 박막(AlNd)의 사이에는 200nm의 질화 실리콘막과 500nm의 산화 실리콘막을 적층한 층간 절연막이 형성되고, 알루미늄·네오딤 합금 박막(AlNd)과 산화 인듐·주석 박막(ITO)의 사이에는 200nm의 질화 실리콘막과 평균 1㎛의 유기 평탄화막을 적층한 보호 절연막이 형성되어, 서로의 배선간을 절연하고 있으며, 적절한 위치에 콘택트 홀을 개구하여 서로 접속된다. 또한, 도 5 중에는 크롬 박막(Cr) 패턴은 존재하지 않는다.
도 5에 도시하는 바와 같이, 데이터선(202-m)은 알루미늄·네오딤 합금 박막(AlNd)에 의해 형성되고, 콘택트 홀을 거쳐서 화소 스위칭 소자(401-n-m)의 소스 전극에 접속된다. 주사선(201-n)은 몰리브덴 박막(Mo)으로 구성되어, 화소 스위칭 소자(401-n-m)의 게이트 전극을 겸용한다. 용량선(203-n)은 주사선(201-n)과 같은 배선 재료로 구성되며, 화소 전극(402-n-m)은 산화 인듐·주석 박막으로 이루어지고 화소 스위칭 소자(401-n-m)의 드레인 전극에 콘택트 홀을 통하여 접속된다. 또한, 화소 스위칭 소자(401-n-m)의 드레인 전극은 인이 고농도 도핑된 n+형 폴리실리콘 박막으로 이루어지는 용량부 전극(605)에도 접속되고, 용량선(203-n)과 평면 적으로 겹쳐서 보조 용량 콘덴서(403-n-m)를 구성한다.
도 6은 화소 스위칭 소자(401-n-m)의 구조를 설명하기 위한 도 5의 A-A'선부에 대응하는 액정 표시 장치(910)의 일부의 단면 구조를 도시하는 도면이다. 또한, 도면을 보기 쉽게 하기 위해서 축척은 일정하지 않다. 액티브 매트릭스 기판(101)은 무알칼리 유리로 이루어지는 두께 0.6mm의 절연 기판으로 하고, 그 위에 200nm의 질화 실리콘막과 300nm의 산화 실리콘막을 적층한 기초 절연막을 사이에 두고 폴리실리콘 박막으로 이루어지는 실리콘 아일랜드(602)가 배치되며, 주사선(201-n)은 실리콘 아일랜드(602)와 전술한 게이트 절연막을 사이에 두고 윗쪽에 배치된다.
주사선(201-n)과 오버랩하는 영역에서는 실리콘 아일랜드(602)는 인 이온이 전혀 혹은 극히 저농도 밖에 도핑되어 있지 않은 진성 반도체 영역(602I)이며, 그 좌우에 인 이온이 저농도로 도핑된 시트 저항 20kΩ 정도의 n-영역(602L)이 존재하고, 또한 그 좌우에 인 이온이 고농도로 도핑된 시트 저항 1kΩ 정도의 n+영역(602N)이 존재하는, LDD(Lightly Doped Drain) 구조이다. 좌우의 n+영역(602N)은 층간 절연막에 각각 형성한 콘택트 홀을 거쳐서 소스 전극(603), 드레인 전극(604)과 접속하고 있고, 소스 전극(603)은 데이터선(202-m)과, 드레인 전극(604)은 평탄화 절연막상에 형성된 화소 전극(402-n-m)과 각각 접속하고 있다. 화소 전극(402-n-m)과 대향 기판(912)상의 대향 전극(930) 사이에는 네마틱상 액정 재료(922)가 존재한다. 또한, 화소 전극(402-n-m)과 일부 겹치도록 해서 블랙 매트릭스(940)가 대향 기판(912)상에 형성되어 있다. 또한, 화소 스위칭 소자(401-n- m)의 광 리크 전류가 문제가 되는 경우에는 실리콘 아일랜드(602)밑으로 Cr막으로 이루어지는 차광층을 형성해도 된다. 본 실시예에서는 광 리크 전류는 거의 문제가 아니며, 또한 이러한 구조를 취하면, 화소 스위칭 소자(401-n-m)의 이동도가 낮아지기 때문에, 실리콘 아일랜드(602) 아래의 Cr막은 제거하는 구성을 선택했다.
도 7은 보조 용량 콘덴서(403-n-m)의 구조를 설명하기 위한 도 5의 B-B'선부에 대응하는 액정 표시 장치(910)의 일부의 단면 구조를 도시하는 도면이며, 드레인 전극(604)과 연결되는 용량부 전극(605)과 용량선(203-n)이 게이트 절연막을 사이에 두고 겹치는 것으로 축적 용량을 형성하고 있다.
도 8은 수광 센서(350P-1)(제 1 광 센서)와 차광 센서(350D-1)(제 2 광 센서) 부근의 확대 평면도이다. 또한, 도면을 보기 쉽게 하기 위해서 세로와 가로의 축척은 일정하지 않다. 또한, 범례는 도 5와 마찬가지다. 수광 센서(350P-1)는 굵은 선으로 나타내는 수광 개구부(990-1)와 평면적으로 겹쳐 있어, 외광이 조사되게 되어 있다. 수광 센서(350P-1)는 4개소가 독립된 수광부(350P-1I)와 이에 이웃하는 배선(SENSE)에 접속되는 애노드 영역(350P-1P)과, 배선(VSH)에 접속되는 캐소드 영역(350P-1N)으로 구성된다. 수광부(350P-1I), 애노드 영역(350P-1P), 캐소드 영역(350P-1N)은 모두 동일한 폴리실리콘 박막 아일랜드가 도핑 농도의 차이에 의해서 분리됨으로써 구성되고, 애노드 영역(350P-1P)은 비교적 고농도의 붕소 이온이 도핑되며, 캐소드 영역(350P-1N)은 비교적 고농도의 인 이온이 도핑되고, 수광부(350P-1I)는 극히 저농도밖에 붕소 이온·인 이온을 포함하지 않는다.
또한, 애노드 영역(350P-1P), 캐소드 영역(350P-1N), 수광부(350P-1I)는 각 각 폭 10㎛으로 하고, 수광부(350P-1I)의 길이는 각각 1000㎛이다. 이와 같이 수광 센서(350P-1)는 복수의 병렬 접속된 PIN 접합 다이오드를 구성하고 있다. 수광 센서(350P-1) 및 차광 센서(350D-1)의 표시 영역(310)에 가까운 측에는 공통 전위 배선(335)가 배치되지만, 본 실시예에서는 수광 센서(350P-1) 및 차광 센서(350D-1)에는 접속되지 않고, 전자 노이즈의 영향을 피하기 위해서 100㎛ 이격해서 배치하고 있다.
차광 센서(350D-1)는 4개소가 독립된 수광부(350D-1I)와 이에 이웃하는 배선(VSL)에 접속되는 애노드 영역(350D-1P)과, 배선(SENSE)에 접속되는 캐소드 영역(350D-1N)으로 구성된다. 캐소드와 애노드가 접속되는 배선이 다르다는 것과, 수광 개구부(990-1)와 평면적으로 겹쳐 있지 않다는 것 외에는 수광 센서(350P-1)와 차광 센서(350D-1)는 동일한 구성이기 때문에, 더 이상의 설명은 생략한다. 또한, 수광 센서(350P-2~350P-5)는 수광 센서(350P-1)와, 차광 센서(350D-2~350D-5)는 차광 센서(350D-1)와, 각각 배치 위치를 제외하고는 동일한 구성이기 때문에 설명은 생략한다.
도 9는 수광 센서(350P-1)의 구조를 설명하기 위한 도 8의 선 C-C'선부에 대응하는 액정 표시 장치(910)의 일부의 단면 구조를 도시하는 도면이다. 액티브 매트릭스 기판(101) 상에는 기초 절연막을 사이에 두고 백 라이트 차광 전극(611P-1)(제 1 차광 전극)이 배치되고, 그 위에 박막 폴리실리콘으로 이루어지는 수광 센서(350P-1)가 게이트 절연막을 사이에 두고 형성된다. 수광 센서(350P-1)가 4개소의 수광부(350P-1I)와 이에 이웃하는 배선(VSL)에 접속되는 애노드 영역(350P-1P) 과, 배선(SENSE)에 접속되는 캐소드 영역(350P-1N)으로 구성되는 것은 상술한 바와 같다. 수광 센서(350P-1)의 윗쪽에는 층간 절연막, 평탄화 절연막을 사이에 두고 산화 인듐·주석박막(ITO)으로 이루어지는 투명 전극(612P-1)(제 1 투명 전극)이 배치되어, 수광부(350P-1I)에 대한 전계 실드로서 기능한다.
투명 전극(612P-1)의 윗쪽은 네마틱상 액정 재료(922)가 봉입되고, 대향 기판(912)상의 대향 전극(930)이 배치된다. 또한, 수광 센서(350P-1) 배치 위치에 따라서는 네마틱상 액정 재료(922) 대신에 밀봉재(923)가 배치되는 일도 있다. 수광 개구부(990-1)는 대향 기판(912)상의 블랙 매트릭스(940)를 부분적으로 제거함으로써 형성된다. 도시하지 않지만, 차광 센서(350D-1)상에는 수광 개구부는 존재하지 않기 때문에, 블랙 매트릭스(940)는 제거되지 않는다.
대향 기판(912)의 윗쪽으로부터는 외광(LA)이 조사되고, 한편, 액티브 매트릭스 기판(101)의 하방으로부터는 백 라이트 유닛(926)으로부터의 광(백 라이트광:LB)이 조사되는 구성으로 되어 있다. 또한, 본 실시예에서는 실시하지 않지만, 수광 개구부(990-1)부에 광학적인 보정층을 넣어도 된다. 예컨대 대향 기판(912)에 형성되는 화소에 대응한 컬러 필터를 구성하는 색재 중 하나 혹은 복수를 수광 개구부(990-1)와 겹쳐서 형성하여, 시감도 분광 특성과 수광 센서(350P-1)를 보다 일치시키도록 해도 된다. 예컨대 그린의 화소에 대응하는 색재를 수광 개구부(990-1)상에 겹쳐서 형성하면, 단파장과 장파장측을 커트하기 때문에, 수광 센서(350P-1)의 분광 특성이 시감도 분광 특성보다 단파장 혹은 장파장으로 어긋나 있어도 보정할 수 있다. 그 외에, 반사 방지막이나 간섭층, 편광층 등의 목적에 따라서 수광 개구부(990-1)부를 겹치면 된다. 또한, 본 도면에서는 도시하고 있지 않지만, 상편광판(924)은 수광 개구부(990-1)와 겹쳐도 되고, 제거해도 된다. 겹치는 편이 수광 개구부(990-1)는 눈에 띄지 않게 되지만, 제거하면 광 감도가 향상된다.
본 실시예에서는 액정 표시 장치(910)는 저소비 전력화를 위해, 공통 전위 배선(335)에 반전 신호를 인가하는 공통 전극 반전 구동(커먼 AC 구동)을 행하고 있기 때문에, 대향 전극(930)에는 진폭 0V~5V, 주파수 14KHz의 AC 신호가 인가된다. 그러나 대향 전극(930)으로부터 발생하는 전자파는 투명 전극(612P-1)에 의해서 실드되기 때문에, 대향 전극(930) 반전시에 수광 센서(350P-1)에 노이즈가 거의 실리는 일이 없다. 마찬가지로 하방부터의 전자 노이즈에 대해서는 백 라이트 차광 전극(611P-1)이 실드로서 기능한다.
도 10은 도 8의 선 D-D'선부에 대응하는 액정 표시 장치(910)의 일부의 단면 구조를 도시하는 도면이다. 기초 절연막 상에 형성되는 백 라이트 차광 전극(611P-1)(제 1 차광 전극)과 백 라이트 차광 전극(611D-1)(제 2 차광 전극)은 차광 전극 간극(611G)에 의해서 서로 이격되어 있어, 각각의 전위를 인가받는다. 또한 평탄화 절연막상에 형성되는 투명 전극(612P-1)(제 1 투명 전극)과 투명 전극(612D-1)(제 2 투명 전극)도 투명 전극 간극(612G)에 의해서 서로 이격되어 있어, 각각의 전위를 인가받는다. 백 라이트 차광 전극(611P-1)과 투명 전극(612P-1)은 서로 중간 전극(613P-1)과 게이트 절연막, 층간 절연막 및 평탄화 절연막에 형성된 콘택트 홀을 거쳐서 접속되어 있고, 최종적으로 배선(PBT)에 접속된다. 백 라이트 차광 전극(611D-1)과 투명 전극(612D-1)은 서로 중간 전극(613D-1)과 게이트 절연막, 층간 절연막 및 평탄화 절연막에 형성된 콘택트 홀을 거쳐서 접속되어 있고, 최종적으로 배선(DBT)에 접속된다.
여기서 차광 전극 간극(611G)과 투명 전극 간극(612G)은 액티브 매트릭스 기판(101) 및 대향 기판(912)의 연직 방향에서 서로 겹치지 않는다. 이와 같이 구성하면, 평면적으로 상하 모두 실드되어 있지 않은 영역이 없어지기 때문에, 틈으로부터 진입하는 전자 노이즈가 좌우로 퍼지기 어렵게 되어, 틈에 의한 실드 성능의 저하를 경감할 수 있다.
또한, 차광 전극 간극(611G)과 겹치도록 몰리브덴 박막(Mo)으로 이루어지는 이격 차광체(610)가 형성된다. 이에 따라, 차광 전극 간극(611G)으로부터 진입하는 백 라이트광이 각종 절연막이나 유리의 계면 등에서 다중 반사되어, 미광이 되어 수광 센서(350P-1)나 차광 센서(350D-1)에 도달하는 비율을 비약적으로 경감할 수 있다.
이상과 같은 구성에 의한 수광 센서(350P-1~350P-6), 차광 센서(350D-1~350D-6)의 등가 회로가 도 11이다. 각 수광 센서(350P-1~350P-6), 차광 센서(350D-1~350D-6)는 각각, 4개의 PIN 다이오드가 병렬로 접속되어 있다. 또한, 각 수광 센서(350P-1~350P-6)도 서로 병렬로 접속되어 있고, 차광 센서(350D-1~350D-6)도 서로 병렬로 접속되어 있다. 따라서 최종적으로 도 11은 도 12의 회로도와 등가이다.
즉, 차광 센서(350D-1~350D-6)는 채널폭 24000㎛, 채널 길이 10㎛의 PIN 다 이오드이며, 그 애노드는 배선(VSL)에 접속되고, 그 캐소드는 배선(SENSE)에 접속된다. 또한, 차광 센서(350D-1~350D-6)와 평면적으로 겹치는 백 라이트 차광 전극(611D-1~611D-6) 및 투명 전극(612D-1~612D-6)은 배선(DBT)에 접속된다. 수광 센서(350P-1~350P-6)는 채널폭 24000㎛, 채널 길이 10㎛의 PIN 다이오드이며, 그 애노드는 배선(SENSE)에 접속되고, 그 캐소드는 배선(VSH)에 접속된다. 또한, 수광 센서(350P-1~350P-6)와 평면적으로 겹치는 백 라이트 차광 전극(611P-1~611P-6) 및 투명 전극(612P-1~612P-6)은 배선(PBT)에 접속된다.
도 13은 일정한 외광 조도(LX)가 액정 표시 장치(910)에 조사된 때의 수광 센서(350P-1~350P-6)와 차광 센서(350D-1~350D-6)를 구성하는 PIN 다이오드의 특성을 나타낸 그래프이다. 가로축은 바이어스 전위 Vd(=애노드 전위-캐소드 전위)이고, 세로축은 애노드-캐소드 사이에 흐르는 전류량 Id이다. 실선으로 나타낸 그래프(A)는 수광 센서(350P-1~350P-6)의 특성이며, 점선으로 나타낸 그래프(B)는 차광 센서(350D-1~350D-6)의 특성이다. 이와 같이 순 바이어스 영역(Id> 0)에서는 거의 양자는 일치하지만, 역 바이어스 영역(Id<0)에서는 수광 센서(350P-1~350P-6)의 그래프(B) 쪽이 전류의 절대값이 커진다. 이것은 차광 센서(350D-1~350D-6)에는 외광이 조사되지 않기 때문에, 온도에 기인하는 열 전류량 Ileak만이 흐르지만, 수광 센서(350P-1~350P-6)를 구성하는 PIN 다이오드의 수광부(350P-1I~350P-6I)에 광이 조사되면 캐리어쌍이 생성되어, 광 전류량 Iphoto가 흐르기 때문에, 수광 센서(350P-1~350P-6)에서는 광 전류량과 열 전류량의 합, Iphoto+Ileak가 흐르기 때문이다. 여기서, 열 전류량 Ileak이란, 도 13 좌측의 역 바이어스 영역(Id<0)에 있어서, 인가 전압이 마이너스 수 V 정도까지 흐르는 전류를 말하며, 반도체가 온도에 의해서 약간 씩 전자와 정공을 만들고, 그것이 전류를 흘리고 있는 것에 의하는 것이다.
열 전류량 Ileak은 Vd(=애노드 전위-캐소드 전위) 의존성을 나타내고, -5.0≤Vd≤-1.5의 영역에서는 기울기 KA(KA>0)인 직선으로서 근사할 수 있다. 여기서 KA는 온도에 대한 함수로서, 온도가 상승하면 지수 함수적으로 상승한다. 이 Vd 영역(Vd=-5.0≤Vd≤-1.5)에서는 수광 센서(350P-1~350P-6)에 흐르는 광 전류량 Iphoto는 거의 일정한 값을 갖고, 외광 조도(LX)에 비례한다(이하, Iphoto=LX×k로 한다). 따라서, 수광 센서(350P-1~350P-6)에 흐르는 전류(그래프(A)), 차광 센서(350D-1~350D-6)에 흐르는 전류(그래프(B)) 모두 -5.0≤Vd≤-1.5의 영역에서는 기울기 KA(KA>0)인 직선이다.
여기서 차광 센서(350D-1~350D-6)와 수광 센서(350P-1~350P-6)의 Vd가 같아지도록 바이어스를 설정하는, 즉 배선(SENSE)의 전위 VSENSE를 배선(VSH)의 전위 VVSH와 배선(VSL)의 전위 VVSL의 정확히 중간인 (VVSH+VVSL)÷2으로 설정하면, 수광 센서(350P-1~350P-6)와 차광 센서(350D-1~350D-6)에 흐르는 열 전류량 Ileak은 완전히 일치한다. 이 때, 배선(VSH)에 흐르는 전류량(=수광 센서(350P-1~350P-6)에 흐르는 전류량)은 Iphoto+Ileak이며, 배선(VSL)에 흐르는 전류량(=차광 센서(350D-1~350D-6)에 흐르는 전류량)은 Ileak이기 때문에, 키르히호프 제 1 법칙으로부터 배선(SENSE)에 흐르는 전류량은 Iphoto=LX×k이 되어, 외광 조도(LX)에 비례한다. 또 실시예에서는 수광 센서를 고전위측에, 차광 센서를 저전위측에 접속 했지만, 물론 별개이더라도 상관없고, 결론은 동일하다.
도 14는 검출 회로(360)의 회로도이다. 배선(VCHG), 배선(RST), 배선(VSL), 배선(VSH), 배선(OUT)은 신호 입력 단자(320)와 접속되고, 또한 배선(VSL), 배선(VSH), 배선(SENSE), 배선(PBT), 배선(DBT)은 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)에 접속된다. 여기서 배선(VCHG), 배선(VSL), 배선(VSH)은 외부 전원 회로(784)로부터 공급되는 DC전원에 접속되고, VCHG 배선은 전위 VVCHG(=2.0V), VSL 배선은 전위 VVSL(=0.0V), VSH 배선은 전위 VVSH(=5.0V)를 공급받는다. 또한, 여기서 VSL 배선의 전위 VVSL은 액정 표시 장치(910)의 GND이다.
배선(SENSE)은 제 1 콘덴서(C1)와, 제 3 콘덴서(C3)의 각 한쪽 단부에 접속된다. 또한, 초기 충전 트랜지스터(NC)의 드레인 전극에 접속된다. 제 3 콘덴서(C3)의 다른쪽 단부는 배선(VSL)에 접속된다. 제 1 콘덴서(C1)의 다른쪽 단부는 노드 A에 접속된다. 초기 충전 트랜지스터(NC)의 소스 전극은 배선(VCHG)에 접속되어, 전위 VVCHG(=2.0V) 전원을 공급받는다. 초기 충전 트랜지스터(NC)의 게이트 전극은 배선(RST)에 접속된다. 노드 A는 또한 제 1 N형 트랜지스터(N1)의 게이트 전극과 제 1 P형 트랜지스터(P1)의 게이트 전극과 리셋 트랜지스터(NR)의 드레인 전극에 접속되고, 또한 제 2 콘덴서(C2)의 한쪽 단부에 접속된다. 제 2 콘덴서(C2)의 다른쪽 단부는 배선(RST)에 접속된다.
제 1 N형 트랜지스터(N1)의 드레인 전극과 제 1 P형 트랜지스터(P1)의 드레인 전극과 리셋 트랜지스터(NR)의 소스 전극은 노드 B에 접속되고, 노드 B는 또한 제 2 N형 트랜지스터(N2)의 게이트 전극과 제 2 P형 트랜지스터(P2)의 게이트 전극 에 접속된다. 제 2 N형 트랜지스터(N2)의 드레인 전극과 제 2 P형 트랜지스터(P2)의 드레인 전극은 노드 C에 접속되고, 노드 C는 또한 제 3 N형 트랜지스터(N3)의 게이트 전극과 제 3 P형 트랜지스터(P3)의 게이트 전극에 접속된다. 제 3 N형 트랜지스터(N3)의 드레인 전극과 제 3 P형 트랜지스터(P3)의 드레인 전극은 노드 D에 접속되고, 노드 D는 또한 제 4 N형 트랜지스터(N4)의 게이트 전극과 제 4 P형 트랜지스터(P4)의 게이트 전극에 접속된다. 제 4 N형 트랜지스터(N4)의 드레인 전극과 제 4 P형 트랜지스터(P4)의 드레인 전극은 배선(OUT)에 접속되고, 배선(OUT)은 또한 제 5 N형 트랜지스터(N5)의 드레인 전극에도 접속된다. 제 5 N형 트랜지스터(N5)의 게이트 전극과 제 5 P형 트랜지스터(P5)의 게이트 전극은 배선(RST)에 접속되고, 제 5 P형 트랜지스터(P5)의 드레인 전극은 제 4 P형 트랜지스터(P4)의 소스 전극에 접속된다. 제 1~제 5 N형 트랜지스터(N1~N5)의 소스 전극은 배선(VSL)에 접속되어, 전위 VVSL(=0V)를 공급받는다. 또한 제 1~제 3 P형 트랜지스터(P1~P3) 및 제 5 P형 트랜지스터(P5)의 소스 전극은 배선(VSH)에 접속되어, 전위 VVSH(=+5V)를 공급받는다.
또한, 검출 회로(360)에는 배선(PBT)과 배선(DBT)에 인가하는 전위를 트랜지스터의 임계값 전압(Vth)으로부터 자동적으로 보정하는 자체 보정 전압 회로(361)도 구비된다. 자체 보정 전압 회로(361)는 제 6 N형 트랜지스터(N11)와, 제 6 P형 트랜지스터(P11)의 드레인 전극 및 게이트 전극이 각각 배선(PBT)에 접속되고, 제 7 N형 트랜지스터(N21)과, 제 7 P형 트랜지스터(P21)의 드레인 전극 및 게이트 전극이 각각 배선(DBT)에 접속되고, 제 6 N형 트랜지스터(N11)과, 제 7 N형 트랜지스 터(N21)의 소스 전극은 배선(VSL)에 접속되어 전위 VVSL(=0V)를 공급받고, 제 6 P형 트랜지스터(P11)와, 제 7 P형 트랜지스터(P21)의 소스 전극은 배선(VSH)에 접속되어, 전위 VVSH(=+5V)를 공급받게 구성된다.
또한, 검출 회로(360)는 화소 전극(402-n-m)을 구성하는 산화 인듐·주석 박막(ITO)과 동일한 막으로 형성된 실드 전극(369)에 의해서 전면이 덮여진다. 실드 전극(369)은 배선(VSL)을 통하여 액정 표시 장치(910)의 GND 전위에 접속되어, 전자 노이즈에 대한 실드로서 기능한다.
여기서 본 실시예에서는 제 1 N형 트랜지스터(N1)의 채널폭은 10㎛이고, 제 2 N형 트랜지스터(N2)의 채널폭은 35㎛이며, 제 3 N형 트랜지스터(N3)의 채널폭은 100㎛이며, 제 4 N형 트랜지스터(N4)의 채널폭은 150㎛이고, 제 5 N형 트랜지스터(N5)의 채널폭은 150㎛이며, 제 6 N형 트랜지스터(N11)의 채널폭은 4㎛이고, 제 7 N형 트랜지스터(N21)의 채널폭은 200㎛이며, 제 1 P형 트랜지스터(P1)의 채널폭은 10㎛이고, 제 2 P형 트랜지스터(P2)의 채널폭은 35㎛이며, 제 3 P형 트랜지스터(P3)의 채널폭은 100㎛이고, 제 4 P형 트랜지스터(P4)의 채널폭은 300㎛이며, 제 5 P형 트랜지스터(P5)의 채널폭은 300㎛이고, 제 6 P형 트랜지스터(P11)의 채널폭은 200㎛이며, 제 7 P형 트랜지스터(P21)의 채널폭은 4㎛이고, 리셋 트랜지스터(NR)의 채널폭은 2㎛이며, 초기 충전 트랜지스터(NC)의 채널폭은 50㎛이고, 모든 N형 트랜지스터의 채널 길이는 8㎛이며, 모든 P형 트랜지스터의 채널 길이는 6㎛이고, 모든 N형 트랜지스터의 이동도는 80cm2/Vsec이며, 모든 P형 트랜지스터의 이동 도는 60cm2/Vsec이고, 모든 N형 트랜지스터의 임계값 전압(Vth)은 +1.0V이고, 모든 P형 트랜지스터의 임계값 전압(Vth)은 -1.0V이며, 제 1 콘덴서(C1)의 용량은 1pF 이고, 제 2 콘덴서(C2)의 용량은 100fF이며, 제 3 콘덴서(C3)의 용량은 100pF이다.
배선(RST)은 전위 진폭 0-5V인 펄스파로서, 주기 510m초마다 펄스 길이 100μ초간 High 전위(5V)로 유지되고, 나머지의 509.9m초간은 Low 전위(0V)로 유지된다. RST 배선이 510m초마다 High(5V)가 되면, 초기 충전 트랜지스터(NC)와 리셋 트랜지스터(NR)가 ON하고, 배선(SENSE)에는 VCHG 배선의 전위(2.0V)가 차지되어, 노드 A와 노드 B는 단락한다. 제 1 N형 트랜지스터(N1)와 제 1 P형 트랜지스터(P1)는 인버터 회로를 구성하기 때문에, 인버터 회로의 IN/OUT가 단락된다. 이 때, 노드 A와 노드 B의 전위는 최종적으로 이하의 수학식으로 표시되는 전위 VS에 도달한다(상세한 계산은 예컨대 Kang Leblebici 저 "CMOS Digital Integrated Circuits" Third Edition P206 등을 참조).
Figure 112008013758017-PAT00001
여기서, Wn:제 1 N형 트랜지스터(N1)의 채널폭, Ln:제 1 N형 트랜지스터(N1)의 채널 길이, μn:제 1 N형 트랜지스터(N1)의 이동도, Vthn:제 1 N형 트랜지스터(N1)의 임계값 전압, Wp:제 1 P형 트랜지스터(P1)의 채널폭, Lp:제 1 P형 트랜지 스터(P1)의 채널 길이, μp:제 1 P형 트랜지스터(P1)의 이동도, Vthp:제 1 P형 트랜지스터(P1)의 임계값 전압이기 때문에, 본 실시예에서는 VS=2.5(V)로 계산된다. 또한, 배선(RST)이 High(5V)인 사이에는 제 5 N형 트랜지스터(N5)가 ON하고, 제 5 P형 트랜지스터(P5)가 OFF하고 있기 때문에 OUT 배선은 0V이다.
RST 배선이 100μ초 후에 Low(0V)가 되면, 리셋 트랜지스터(NR)가 OFF하여, 노드 A와 노드 B는 전기적으로 이격된다. 이 때, 제 1 N형 트랜지스터(N1)와 제 1 P형 트랜지스터(P1)로 구성되는 인버터 회로는 노드 A의 전위가 VS보다 낮으면 노드 B에 VS보다 높은 전위를 출력하고, 노드 A의 전위가 VS보다 높으면 노드 B에 VS보다 낮은 전위를 출력한다. 제 2 N형 트랜지스터(N2)와 제 2 P형 트랜지스터(P2) 및 제 3 N형 트랜지스터(N3)와 제 3 P형 트랜지스터(P3)도 각각 인버터 회로를 구성하지만, 마찬가지로 입력단의 전위가 VS보다 낮으면 VS보다 높은 전위를, 입력단의 전위가 VS보다 높으면 VS보다 낮은 전위를, 각각 출력한다. 이 때, 입력단의 전위의 VS와의 차보다 출력단의 전위의 VS와의 차는 보다 커져서, 배선(VSH)의 전위 VVSH(=+5V) 또는 배선(VSL)의 전위 VVSL(=0V)에 근접한다. 그 결과, 노드 A의 전위가 VS보다 낮으면 노드 D는 거의 VSH 배선의 전위 VVSH(=+5V)가 되고, 노드 A의 전위가 VS보다 높으면 노드 D는 거의 VSL 배선의 전위 VVSL(=0V)가 된다. 제 4 N형 트랜지스터(N4) 및 제 5 N형 트랜지스터(N5), 제 4 P형 트랜지스터(P4) 및 제 5 P형 트랜지스터(P5)는 NOR 회로를 구성하여 이루어지기 때문에, RST 배선의 전위가 Low(0V)인 기간에는 노드 D가 High(+5V)라면 Low(0V)를, 노드 D가 Low(0V)라면 High(+5V)를 각각 OUT 배선으로 출력한다. 즉, RST 배선의 전위가 Low(0V)인 기간에는 노드 A의 전위가 VS보다 낮으면 OUT 배선으로의 출력은 Low(0V)이며, 노드 A의 전위가 VS보다 높으면 OUT 배선으로의 출력은 High(+5V)가 된다.
노드 A는 상술한 바와 같이, 배선(RST)이 Low(0V)로 되어 리셋 트랜지스터(NR)가 OFF하고, 노드 A와 노드 B는 전기적으로 이격되지만, 이와 동시에 제 2 콘덴서(C2)의 결합에 의해서 배선(RST)과 동시에 전위가 내려간다. 여기서 제 1 콘덴서(C1)의 용량 CC1(=1pF)이 제 2 콘덴서(C2)의 용량 CC2(=100fF) 및 제 1 N형 트랜지스터(N1), 제 1 P형 트랜지스터(P1), 리셋 트랜지스터(NR)의 게이트·드레인간 용량(본 실시예에서는 모두 10fF 이하)보다 충분히 크면, 또한 리셋 트랜지스터(NR)의 기록 임피던스와 제 1 콘덴서(C1)의 용량의 곱(본 실시예에서는 약 1μ초)가 배선(RST)의 전위의 하강 기간(본 실시예에서는 100n초)보다 충분히 크면 배선(RST)이 Low(0V)가 되었을 때(이하, 이것을 시간 t=0으로 한다), 노드 A의 전위(이하, VA(t)라고 한다)는 이하의 식으로 표시된다.
Figure 112008013758017-PAT00002
본 실시예에서는 VA(t=0)=2.0V가 된다. 이 때, 수광 센서(350P-1)에 관한 바이어스는 Vd=-3.0V이며, 차광 센서(350D-1)에 관한 바이어스는 Vd=-2.0V이다. 도 13의 설명으로부터 분명한 바와 같이, 이 때 수광 센서(350P-1)와 차광 센서(350D-1)를 구성하는 PIN 다이오드의 열 전류량 Ileak의 차는 KA×1.0으로 표시 된다. 따라서, 배선(SENSE)에는 수광 센서(350P-1)에 조사되는 외광에 따른 광 전류량 Iphoto에 전류량 KA×1.0을 더한 전류가 흐른다. 여기서, KA<<Iphoto 이라면 배선(SENSE)에 흐르는 전류량은 Iphoto으로만 근사할 수 있어, 열 전류의 기여를 제거할 수 있게 된다. 본 실시예에서는 동작 보증 온도 상한인 70℃에 있어서의 KA와 조도 10룩스에 있어서의 Iphoto가 같게 되었다. 이로부터, 외광 조도 100룩스 이상이라면 동작 보증 온도 범위 내에서 효과적으로 열 리크를 제거할 수 있다.
여기서 외광과 Iphoto의 관계는 상술한 바와 같이, 이 바이어스 조건에서는 외광이 수광 센서(350P-1)를 비추는 외광 조도(LX)에 비례하고 Vd에는 의존하지 않아서 Iphoto=LX·k가 된다(k는 일정한 계수). RST 배선이 Low(0V)가 되면, 노드 A는 플로팅 상태이기 때문에, 제 2 콘덴서(C2)의 용량 CC2 및 제 1 N형 트랜지스터(N1), 제 1 P형 트랜지스터(P1)의 게이트·소스간 용량을 무시하면 거의 실효적인 용량은 제 3 콘덴서(C3)의 용량 CC3만으로 되어, 배선(SENSE)의 전위(VSENSE)는 이하의 식으로 도시하는 바와 같이 변화된다.
Figure 112008013758017-PAT00003
또한, 여기서는 설명을 위해 수광 센서(350P-1) 및 차광 센서(350D-1), 및 접속 배선에서의 부가 용량을 무시하고 설명하고 있다. 이들 부가 용량분은 상기 CC3에 가산하면 된다. 또한, 수광 센서(350P-1) 및 차광 센서(350D-1), 및 접속 배선에서의 부가 용량이 충분히 큰 경우에는 제 3 콘덴서(C3)는 없어도 된다. 따 라서, CC3의 값은 수광 센서(350P-1) 및 차광 센서(350D-1), 및 접속 배선의 부가 용량으로부터 하한이 결정된다.
VA(t)는 VSENSE(t)가 변화되면 용량 결합으로 같은 전위만큼 변화된다. 따라서, 노드 A의 전위 VA는 이하와 같은 식으로 표시된다.
Figure 112008013758017-PAT00004
여기서 VA(t)=VS가 되는 시간 t0은 이하와 같은 식으로 표시된다.
Figure 112008013758017-PAT00005
즉, 시간 t0에서 OUT 출력은 Low(0V)→High(5V)으로 반전하게 되어, 이 시간 t0으로부터 외광 조도(LX)는 용이하게 결정된다.
검출 회로(360)는 RST 배선이 Low(0V)인 사이, 노드 A가 플로팅 상태가 되고, 여기에 전자 노이즈가 진입하여 노드 A의 전위가 변화되면 오동작한다. 따라서, 전자 노이즈의 방지가 지극히 중요하고, 이 때문에 실드 전극(369)을 배치하고 있다.
그런데 본 구성과 같은 래터럴(lateral) 구조의 PIN형 다이오드나 PN형 다이오드는 수직 방향의 전계에 대하여 광 전류량 Iphoto가 변화된다고 하는 문제가 있다. 본 실시예에 맞게 구체적으로 말하면, 배선(PBT)에 접속되는 투명 전극(612P-1~612P-6)과 백 라이트 차광 전극(611P-1~611P-6)의 전위(이하, VPBT)가 수광 센 서(350P-1~350P-6)의 특성에, 배선(DBT)에 접속되는 투명 전극(612D-1~612D-6)과 백 라이트 차광 전극(611P-1~611P-6)의 전위(이하, VDBT)가 차광 센서(350D-1~350D-6)의 특성에, 각각 영향을 미친다.
도 15는 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)를 구성하는 다이오드의 특성에 대하여, 차광 전극(및 투명 전극)-캐소드 전극 사이의 전위차를 가로축으로 취하고, PIN 다이오드의 23℃, 바이어스 Vd=-2.5V, 외광 1000룩스의 조건에 있어서의 애노드·캐소드간 전류를 종축으로 잡을 때의 그래프이다. 본 실시예에서는 가로축은 수광 센서(350P-1~350P-6)에서는 VPBT-VVSH, 차광 센서(350D-1~350D-6)에서는 VDBT-VSENSE에 상당한다.
실선 (A)는 피크 전류를 나타내는 가로축의 전압값을 복수 샘플수 측정한 것 중, 중앙값을 나타낸 샘플의 결과이며, 점선 (B)는 마찬가지로 피크 전류를 나타내는 가로축의 전압값을 복수 샘플 측정한 것 중 최대값을 나타낸 샘플의 결과이며, 파선 (C)는 마찬가지로 피크 전류를 나타내는 가로축의 전압값을 복수 샘플 측정한 것 중 최소값을 나타낸 샘플의 결과다. 모두 어떤 적정 전압을 피크로 갖는다는 것을 알 수 있다(이 광 전류가 피크가 되는 차광 전극(및 투명 전극)-캐소드 전극간 전위차를 이하 VMAX라고 부른다). 이것은 차광 전극(및 투명 전극)-캐소드 전극간의 전위차가 적정 전압이면, PIN 접합 다이오드의 수광부(도 8에 있어서의 수광부(350P-1I), 수광부(350D-1I)가 상당한다)가 공핍화하여 전역에서 광에 의해서 캐리어가 여기되는 데 반해서, 차광 전극(및 투명 전극)-캐소드 전극간의 전위차가 적정 전압보다 플러스가 되면 수광부가 N형화, 마찬가지로 적정 전압보다 마이너스 가 되면 수광부가 P형화하여, 공핍층의 폭이 좁게 되어, 광에 의해서 캐리어가 여기되는 면적이 제한되기 때문이다. 따라서, 광 전류를 충분히 얻기 위해서는 VPBT, VDBT를 적정하게 제어하여, VMAX점이 되도록 해야 한다. 도 15의 그래프 (A)로부터 알 수 있는 바와 같이, 제조 편차의 중앙값에 있어서 차광층 및 투명 전극의 전위는 캐소드 전극에 인가되고 있는 전위에서 1.4V 정도 낮은 전위로 하는 것이 바람직하다. 그러나, 그래프 (A)와 그래프 (B)와 그래프 (C)를 비교하여 알 수 있는 바와 같이, 실제로는 제조 편차에 의해서 적정 전위 VMAX는 약간 어긋난다. 이것은 폴리실리콘 박막 중의 결함 준위나 기초 절연막·게이트 절연막 계면의 고정 전하 등이 제조 공정에서 편차가 생기기 때문에 발생하는 현상이다.
도 16은 동일 기판상에 작성한 박막 트랜지스터와 PIN 다이오드의 상관을 나타내는 산포도(a scatter diagram)이다. N형 박막 트랜지스터의 임계값 전압(VthN)과 P형 박막 트랜지스터의 임계값 전압(VthP)의 평균을 가로축으로, PIN 다이오드의 광 전류를 최대로 하는 적정 전위 VMAX를 세로축으로 하고 있다. 도 16으로부터 알 수 있는 바와 같이, 박막 트랜지스터의 임계값과 PIN 다이오드의 광 전류를 최대로 하는 적정 전위 VMAX는 강한 양의 상관을 갖는다. 본 실시예에서는 도 16 그래프 (A)와 같이, 차광 전극(및 투명 전극)이 캐소드 전극 전위에 비하여 1.4V 정도 낮을 때 광 전류는 최대값을 나타내고(VMAX), 이 때의 N형 박막 트랜지스터의 임계값 전압(VthN)은 +1.0V, P형 박막 트랜지스터의 임계값 전압(VthP)은 -1.0V인 것이 제조 편차 중의 평균적인 상태이며, 제조 편차에서 VthN과 VthP의 평균이 1V 어긋나면 VMAX도 1V 어긋나는, 거의 y=x(점선)의 양의 상관을 나타내고 있었다.
이상을 토대로, 본 실시예에서는 박막 트랜지스터의 임계값(Vth)을 바탕으로 전압을 자체 보정하여 배선(PBT)과 배선(DBT)에 전압을 인가하는 자체 보정 전압 회로(361)를 이용하고 있다. 본 실시예에서의 제조 편차 중 평균적인 값으로는 VthN=+1.0, VthP=-1.0으로, 이 때 자체 보정 전압 회로(361)는 배선(PBT)에는 3.6V를, 배선(DBT)에는 1.4V를 인가한다. 수광 센서(350P-1~350P-6)에서는 캐소드는 배선(VSH)과 접속되어 5.0V이므로, 백 라이트 차광 전극(611P-1~611P-6) 및 투명 전극(612P-1)과 캐소드의 전위차는 -1.4 V가 되고, 이것이 광 전류를 얻을 수 있는 최적 전위(VMAX)가 된다. 제조 편차로 트랜지스터의 특성이 변동하고, 예컨대 VthN=+1.5, VthP=-0.5이라면 배선(PBT)에는 4.1V가, 배선(DBT)에는 1.9V가 인가된다. 마찬가지로 예컨대 VthN=+0.5, VthP=-1.5이라면 배선(PBT)에는 3.1V가, 배선(DBT)에는 0.9V가 각각 인가된다. 어떤 경우도 트랜지스터의 임계값이 변동하면 그에 아울러 배선(PBT)과 배선(DBT)에 인가되는 전위도 변동하기 때문에, 항상 광 전류가 거의 최대로 얻어지는 것이다.
도 17은 도 16의 자체 보정 전압 회로(361)가 다른 구성인 제 2 자체 보정 전압 회로(361')를 나타내는 회로도이다. 제 8 N형 트랜지스터(N31)의 게이트 전극과 드레인 전극과 제 8 P형 트랜지스터(P31)의 게이트 전극과 드레인 전극은 모두 노드 E에 접속된다. 또한, 노드 E는 제 9 P형 트랜지스터(P41)의 게이트 전극과, 제 9 N형 트랜지스터(N41)의 게이트 전극에도 접속된다. 제 9 P형 트랜지스터(P41)의 소스 전극은 배선(PBT)에 접속되고, 드레인 전극은 배선(VSL)에 접속된다. 또한, 제 10 P형 트랜지스터(P42)의 드레인 전극은 배선(PBT)에 접속되고, 소 스 전극은 배선(VSH)에 접속되며, 게이트 전극은 조정 전원 배선 Voff1에 접속된다. 제 9 N형 트랜지스터(N41)의 소스 전극은 배선(DBT)에 접속되고, 드레인 전극은 배선(VSH)에 접속된다. 제 10 N형 트랜지스터(N42)의 드레인 전극은 배선(DBT)에 접속되고, 소스 전극은 배선(VSL)에 접속되며, 게이트 전극은 조정 전원 배선 Voff2에 접속된다. 조정 전원 배선 Voff1 및 조정 전원 배선 Voff2은 신호 입력 단자(320)를 통하여 외부 전원 회로(784)로부터 공급되는 전원으로서, 조정 전원 배선 Voff1은 3.9V, 조정 전원 배선 Voff2은 1.1V로 설정된다. 여기서, 제 8 N형 트랜지스터(N31)의 채널폭은 10㎛, 제 8 P형 트랜지스터(P31)의 채널폭은 10㎛, 제 9 N형 트랜지스터(N41)의 채널폭은 100㎛, 제 10 N형 트랜지스터(N42)의 채널폭은 100㎛, 제 9 P형 트랜지스터(P41)의 채널폭은 100㎛, 제 10 P형 트랜지스터(P42)의 채널폭은 100㎛이며, 모든 N형 트랜지스터의 채널 길이는 8㎛이고, 모든 P형 트랜지스터의 채널 길이는 6㎛이며, 모든 N형 트랜지스터의 이동도는 80cm2/Vsec이며, 모든 P형 트랜지스터의 이동도는 60cm2/Vsec이다. 이상과 같이 구성하면, 제 2 자체 보정 전압 회로(361')로부터 배선(DBT)으로 출력되는 전압 및 배선(PBT)으로 출력되는 전압과 박막 트랜지스터의 임계값 전압(Vth)의 관계는 도 14의 자체 보정 전압 회로(361) 때와 완전히 같게 된다.
도 14의 자체 보정 전압 회로(361)의 구성에 비하여 도 17의 제 2 자체 보정 전압 회로(361')의 구성은 조정 전원 배선 Voff1 및 조정 전원 배선 Voff2의 전위를 조정하는 것으로 액티브 매트릭스 기판(101)을 변경하는 일 없이 배선(DBT)에 출력되는 전압 및 배선(PBT)에 출력되는 전압을 조정 가능하다는 점이 다른점이다. 한편, 소자수, 배선수, 단자수가 증대하기 때문에, 회로 면적의 관점에서는 불리한 구성으로 되어 있기 때문에, 어느 것을 채용할지는 각각의 장단점를 토대로 임의로 결정하면 된다. 또한, 본 발명은 이들 회로 구성에 한정되는 것이 아니라, 그 외, 알려진 모든 전압 회로를 자체 보정 전압 회로(361) 대신에 사용해도 된다. 또한, 배선(DBT) 및 배선(PBT)을 신호 입력 단자(320)를 거쳐서 외부 전원 회로(784)에 접속하고, 적절한 전위를 외부 전원 회로(784)로부터 공급해도 된다. 이 경우, 외부 전원 회로(784)로부터 출력하는 전위의 설정값을 EEPROM 등에 제품마다 기입함으로써 제품 편차에 대한 제어도 가능해진다.
또한, 이번 실시예에서는 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)에 접속하는 전원의 배선(VSH)와 전원의 배선(VSL)을 검출 회로(360)의 구동 전원으로서도 이용했지만, 이들은 별도의 전원 배선으로 해도 된다. 이와 같이 구성하면, 배선이나 단자수가 증대하는 한편, 검출 회로(360)의 동작 노이즈가 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)에 영향을 미치기 어렵다는 이점이 있다.
본 실시예에서는 중앙 연산 회로(781)가 단자 OUT의 신호를 감시하여, 반전된 시간 t0부터 이산값 V10를 먼저 얻는다. 이산값 V10은 임의 횟수 샘플링되어, 이 평균치 V10_를 얻는다. V10_으로부터 참조 테이블(785)을 참조하여, V10_에 대응하는 적절한 백 라이트 유닛(926)의 전압 설정값 V20을 얻는다. 중앙 연산 회로(781)는 이 V20값을 외부 전원 회로(784)에 보냄으로써 백 라이트 유닛(926)의 휘도가 변경된다. 이에 따라 액정 표시 장치(910)의 전백 표시시 휘도가 변화되어, 사용자에게 있어서 지나친 휘도를 억제함으로써 시인성을 향상시킴과 동시에 소비 전력의 증대를 억제할 수 있는 것이다.
본 실시예에서는 외부광의 검출 조도와 백 라이트 휘도의 관계는 도 18과 같이 설정했다. 검출 조도 300(룩스)까지는 백 라이트의 조도를 완만히 높이고, 300룩스 이상에서는 비교적 경사를 크게 하여 조도를 높인다. 검출 조도 2000룩스에서 휘도는 MAX가 되고 이후는 같은 상태가 된다. 이와 같이 설정하면, 외광이 300룩스 이하로 주위가 극히 어둡고, 사용자의 동공이 열려 있을 때에는 눈부시지 않을 정도로 백 라이트를 억제하여, 300룩스~2000룩스까지의 외광이 액정 패널에 비쳐지는 영역에서는 주위의 밝기에 맞게 휘도를 급속하게 높여서 시인성을 저하시키지 않을 수 있다.
한편, 본 실시예와 같이 투과형이 아니라, 반투과형 액정을 쓰는 경우에는 도 19와 같이 하면 된다. 외광 조도 5000룩스까지는 마찬가지이지만, 그 이상에서는 반사 부분만에서 충분한 시인성이 되기 때문에, 백 라이트를 완전히 OFF하여, 소비 전력을 절약할 수 있게 되어 있기 때문에, 특히 옥외에서 사용하면 탑재하는 전자 기기의 배터리 구동 시간이 비약적으로 연장한다.
물론, 이 제어 커브는 일례로서, 용도에 따라 어떠한 커브의 설정으로 해도 되고, 깜박거림을 억제하기 위해서 커브에 히스테리시스를 갖게 하는 등을 해도 된다. 또한, 측정마다 휘도 조정하는 것은 아니고, 복수 회수를 측정하여, 평균이나 중앙값을 취하여 휘도를 조정하는 등 해도 된다.
수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)를 포토 트랜지스터로 구성하는 경우에도 기본적으로 본 실시예에서 말한 바와 같이, 수광 센서(350P-1~350P-6) 및 차광 센서(350D-1~350D-6)와 평면적으로 겹치는 전극에 인가하는 전압은 개별적으로 최적화하는 것이 바람직하다. 포토 트랜지스터에 있어서의 공핍층의 넓이도 또한, 평면적으로 겹치는 전극의 영향을 받기 때문이다.
[실시예 2]
도 20은 실시예 2에 관한 액정 표시 장치(910B)의 사시구성도(일부 단면도)로서, 실시예 1에 있어서의 도 1에서 설명된 액정 표시 장치(910)를 대신하는 것이다. 이하, 실시예 1에서의 도 1에서의 액정 표시 장치(910)와의 차이를 설명한다.
본 실시예에서는 수광 개구부(990-1~990-6)를 대신해서, 10개의 수광 개구부(991-1~991-10)가 배치된다. 여기서 수광 개구부(991-1~991-6)는 돌출부(102)로부터 먼 대향하는 주연부에 설치되고, 수광 개구부(991-7~991-10)는 돌출부(102)에 직교하는 주연부의 변에 설치된다. 또한, 액티브 매트릭스 기판(101)을 대신해서, 액티브 매트릭스 기판(101B)이 사용되고, 대향 기판(912)은 대향 기판(912B)을 대치되었다. 여기서 대향 기판(912B)은 그 두께가 0.25mm인 것을 제외하고, 대향 기판(912)과 동일한 구성이다. 그 외의 점은 실시예 1에서의 도 1과 차이없기 때문에 같은 기호를 부여하고 설명은 생략한다.
도 21은 실시예 2에 관한 액티브 매트릭스 기판(101B)의 블럭도로서 실시예 1에 있어서의 도 2에서 설명된 액티브 매트릭스 기판(101)을 대신하는 것으로, 이 하, 실시예 1의 도 2에서의 액티브 매트릭스 기판(101)과의 상위점을 중심으로 설명한다. 본 실시예에서는 배선(DBT), 배선(PBT)은 존재하지 않고, 수광 센서(350P-1~350P-6)는 수광 센서(351P-1~351P-10)로, 차광 센서(350D-1~350D-6)는 차광 센서(351D-1~351D-10)로 각각 대치되었다. 여기서 수광 센서(351P-1~351P-6) 및 차광 센서(351D-1~351D-10)는 수광 개구부(991-1~991-6)가 마련된 주연부와 같은 변에 배치되고, 수광 센서(351P-1~351P-6)는 수광 개구부(991-1~991-6)와 평면적으로 겹쳐서 배치 구성된다. 또한 수광 센서(351P-7~351P-10) 및 차광 센서(351D-7~351D-10)는 수광 개구부(991-1~991-6)가 마련된 주연부와 같은 변에 배치되고, 수광 센서(351P-1~351P-6)는 수광 개구부(991-1~991-6)와 평면적으로 겹쳐서 배치 구성된다. 수광 센서(351P-1~351P-10)는 배선(SENSE) 및 배선(VSH)에 접속되고, 차광 센서(351D-1~351D-10)는 배선(VSL)과 배선(SENSE)와 배선(VCHG)에 접속된다. 검출 회로(360)는 검출 회로(362)로 대체된다. 그 외의 점은 실시예 1와 하등 차이없기 때문에, 같은 기호를 부여하는 것으로 설명은 생략한다. 또한, 본 실시예에 있어서의 배선(VSH)에 인가되는 전위는 5.0V이고, 배선(VSL)에 인가되는 전위는 0.0V이며, 배선(VCHG)에 인가되는 전위는 2.0V이고, 배선(RST)에 인가되는 신호는 전위 진폭 0-5V의 펄스파로서, 주기 510m초마다 펄스 길이 100μ초간 High 전위(5V)로 유지되고, 나머지의 509.9m초간은 Low 전위(0V)로 유지된다. 이들도 실시예 1와 상위없다.
도 22는 검출 회로(362)의 회로도이며, 실시예 1의 도 14에 나타낸 검출 회로(360)와의 상위점을 설명한다. 본 실시예에서는 배선(DBT), 배선(PBT)은 존재하 지 않고, 또한 자체 보정 전압 회로(361)도 존재하지 않는다. 변함에 배선(VCHG)을 차광 센서(351D-1~351D-10)로 그대로 출력하고 있다. 또한, 실드 전극(369)은 존재하지 않는다. 이에 따라, 실시예 1에 비하여, 회로의 부가 용량이 작아져서, 보다 고속이고 또한 정밀도 좋게 동작 가능하게 되어 있지만, 한편으로 전자 노이즈에는 약해져 있어서, 실드 전극(369)의 유무는 검출 회로의 배치 위치 등에 의한 전자 노이즈의 대소로 정하면 된다. 제 1 콘덴서(C1), 제 2 콘덴서(C2), 제 3 콘덴서(C3)의 접속 및 용량, 초기 충전 트랜지스터(NC), 초기 충전 트랜지스터(NC), 제 1~제 5 N형 트랜지스터(N1~N5), 제 1~제 5 P형 트랜지스터(P1~P5)의 구성, 사이즈, 이동도, 임계값 전압(Vth)의 설정은 모두 실시예 1과 마찬가지기 때문에 설명은 생략한다.
도 23은 수광 센서(351P-1)(제 1 광 센서)와 차광 센서(351D-1)(제 1 광 센서) 부근의 확대 평면도이다. 실시예 1의 도 8과 비교하면서 설명한다. 수광 센서(351P-1)는 수광 개구부(990-1)와 평면적으로 겹쳐 있어서 외광이 조사되게 되어 있고, 수광부(351P-1I), 애노드 영역(351P-1P), 캐소드 영역(351P-1N)에 의해서 구성되며, 차광 센서(351D-1)는 수광 개구부(990-1)와는 평면적으로 겹치지 않고, 수광부(351D-1I), 애노드 영역(351D-1P), 캐소드 영역(351D-1N)에 의해서 구성된다. 수광부(351P-1I), 애노드 영역(351P-1P), 캐소드 영역(351P-1N), 수광부(351D-1I), 애노드 영역(351D-1P), 캐소드 영역(351D-1N)은 각각 실시예 1에 있어서의 수광부(350P-1I), 애노드 영역(350P-1P), 캐소드 영역(350P-1N), 수광부(350D-1I), 애노드 영역(350D-1P), 캐소드 영역(350D-1N)과 구성·사이즈·접속선 등은 조금도 변함없기 때문에 설명은 생략한다. 본 실시예에서는 수광 센서(351P-1)와 겹치는 백 라이트 차광 전극(614P-1)은 중간 전극(616P-1)을 통하여 배선(VSH)에 접속되고, 차광 센서(351D-1)와 겹치는 백 라이트 차광 전극(614D-1)은 중간 전극(616D-1)을 통하여 배선(VCHG)에 접속된다. 또한, 수광 센서(351P-1)에 겹치는 투명 전극(615)은 차광 센서(351D-1)에도 중첩하고 서로 분리되지 않으며, 따라서 실시예 1에 있어서의 투명 전극 간극(612G)은 존재하지 않는다. 투명 전극(614)은 수광 센서(351P-1) 및 차광 센서(351D-1)의 표시 영역(310)에 가까운 측에 배치되는 공통 전위 배선(335)이 배치되어, 공통 전위를 인가받는다. 본 실시예에서는 공통 전위 배선(335)에는 DC 전위가 인가되고, 그 전위는 4.0V이다. 수광 센서(351P-2~351P-10)는 수광 센서(351P-1)와, 차광 센서(351D-2~351D-10)는 차광 센서(351D-1)와, 배치의 위치·피치·방향을 제외하고 완전히 동일하기 때문에 설명을 생략한다.
본 실시예에서는 수광 센서(351P-1~351P-6)의 백 라이트 차광 전극(614P-1~614P-6)에는 캐소드와 동일한 전위 VVSH(=5V)가 접속된다. 한편, 차광 센서(350D-1~350D-6)의 백 라이트 차광 전극(614D-1~614D-6)에는 전위 VVCHG(=2.0V)가 접속되고, RST 신호가 High(5V)부터 Low(0V)가 된 직후에는 캐소드와 동일한 전위이며, 배선(OUT)에 출력되는 전위가 Low(0V)부터 High(5V)가 된 순간에는 캐소드의 전위는 2.5V에 상승하고 있기 때문에, 이보다 0.5V 낮은 전위로 된다.
도 24는 수광 센서(351P-1~351P-6) 및 차광 센서(351D-1~351D-6)를 구성하는 다이오드의 특성에 대하여, 차광 전극-캐소드 전극간의 전위차를 가로축으로 잡고, PIN 다이오드의 23℃, 바이어스 Vd=-2.5V, 외광 1000룩스 조건에 있어서의 애노드·캐소드간 전류를 세로축으로 잡을 때의 그래프로서, 실시예 1의 도 15를 대신하는 그래프이다. 실선 (A)는 피크 전류를 나타내는 가로축의 전압값을 복수 샘플수 측정한 것 중, 중앙값을 나타낸 샘플의 결과이며, 점선 (B)는 마찬가지로 피크 전류를 나타내는 가로축의 전압값을 복수회 샘플링한 것 중, 최대값을 나타낸 샘플의 결과이며, 파선 (C)는 마찬가지로 피크 전류를 나타내는 가로축의 전압값을 복수회 샘플링 한 것 중, 최소값을 나타낸 샘플의 결과이다. 실시예 1과 비교하여, 본 실시예에서는 실선 (A), 점선 (B), 파선 (C)간의 차이가 적어서, 차광 전극-캐소드 전극간의 전위차를 0~0.5V로 고정해도 상관없다. 이러한 구성에 의해, 실시예 1에 비교여 소자수·배선수가 저감할 수 있다고 하는 장점이 있다. 또한, 본 실시예의 구성에서는 백 라이트 차광 전극(614P-1) 및 백 라이트 차광 전극(614D-1)의 전위가 외부 전원 회로의 전원과 접속되기 때문에, 실시예 1과 같이 자체 보정 전압 회로(361)에 접속하는 것보다 출력 임피던스가 낮아져서, 전자 노이즈에 대한 실드 성능이 향상한다고 하는 장점도 있다. 실시예 1과 같이 자체 보정 전압 회로를 마련할지 본 실시예와 같이 자체 보정 전압 회로를 마련하지 않고 고정 전위를 차광층에 인가할지는 제조 공정의 편차를 측정하여 판단하면 된다.
또한, 본 실시예에서는 투명 전극(615)은 차광 센서(351D-1~351D-6), 수광 센서(351P-1~351P-6) 양쪽에 겹쳐서, 같은 전위(공통 전위)를 인가받는다. 본 실시예에서는 백 라이트 차광 전극(614P-1)과 수광층으로서의 수광부(351P-1I) 사이의 단위 면적당 용량 및 백 라이트 차광 전극(614D-1)과 수광층으로서의 수광 부(351D-1I) 사이의 단위 면적당 용량은 222μF/㎛2이며, 투명 전극(615)과 수광층으로서의 수광부(351P-1I) 사이의 단위 면적당 용량 및 투명 전극(615)과 수광층으로서의 수광부(351D-1I) 사이의 단위 면적당 용량은 18μF/㎛2이다. 따라서, 수광층으로의 전위의 영향은 백 라이트 차광 전극(614P-1), 백 라이트 차광 전극(614D-1) 쪽이 투명 전극(615)에 비하고, 12배이상 크다. 예컨대, 백 라이트 차광 전극(614P-1), 백 라이트 차광 전극(614D-1)의 전위가 1V 어긋날 때의 영향은 투명 전극(615)의 전위가 12V 어긋날 때의 영향과 같다.
본 실시예에서는 투명 전극(615)의 전위와 수광 센서(351P-1)의 캐소드 영역(351P-1N) 사이의 전위차는 -1.0V이며, 투명 전극(615)의 전위와 차광 센서(351D-1)의 캐소드 영역(351D-1N) 사이의 전위차는 +2.0~2.5V로서, 최대 3.5V의 차이가 있지만, 이것은 백 라이트 차광 전극의 전위로 환산하면 약 0.3V 정도의 차이에 밖에 안되어, 무시할 수 있다. 이와 같이, 수광층과 평면적으로 겹치는 전극이 복수 있는 경우, 수광층과의 단위 면적당의 용량이 큰 측의 전극의 전위를 최적화하면, 수광층과의 단위 면적당의 용량이 작은 측의 전위는 반드시 최적화하지 않아도 된다. 본 실시예에서는 투명 전극(614)을 1장의 큰 전극으로 해서 차광 센서(351D-1~351D-6), 수광 센서(351P-1~351P-6)와 겹쳐서, 출력 임피던스가 낮은 공통 전위 전원에 접속함으로써, 차광 센서(351D-1~351D-6), 수광 센서(351P-1~351P-6)에 대한 전자 노이즈의 실드 성능을 향상시키고 있다.
또한, 이번에 개시된 실시예는 모든 점에서 예시로, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해서 개시되며, 또한 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
예컨대, 본 실시예에서는 투명 전극(614)을 공통 전위 배선(335)과 접속했지만, 출력 임피던스가 비교적 낮은 배선이라면 다른 배선이여도 되고, 예컨대 액정 표시 장치(910)의 GND와 접속되어 있는 배선(VSL)과 접속해도 된다.
액티브 매트릭스 기판(101B)을 이용한 액정 표시 장치의 실시예에 있어서는 실시예 1의 도 1에 나타내는 액정 표시 장치(910)의 액티브 매트릭스 기판(101)을 액티브 매트릭스 기판(101B)로 대체할 뿐이므로 설명을 생략한다. 또한, 액정 표시 장치(910)를 이용한 전자 기기에 대해서도 실시예 1의 도 4의 설명과 같기 때문에 상세한 것은 생략한다.
수광 개구부(991-1~991-6)의 사이즈에 대해서는 해당 수광 개구부(990-1~990-6)가 배치된 표시 영역(310)의 주연부의 경계변에 평행한 방향(이하, X 방향이라 한다)은 실시예 1과 같은 10mm이다. 한편, 수광 개구부(991-7~991-10)의 X 방향의 사이즈는 백 라이트 유닛(926)에 가까운 변에서 온도 구배가 강해지는 것을 감안하여, 7mm로 짧게 하고 있다. 이에 따라서, 수광 개구부(991-1~991-6)의 배치 피치는 20mm, 수광 개구부(991-7~991-10)의 배치 피치는 14mm 이다.
표시 영역(310)의 경계변에 직교하는 방향(이하, Y 방향이라 한다)에 대해서는 대향 기판(912B)의 두께가 0.25mm이기 때문에, 실시예 1과 같은 0.3mm에서는 미광이 강하게 되어, 측정 정밀도가 저하해 버리기 때문에, 수광 개구부(991-1~991- 10) 모두에서 Y 방향은 0.2mm의 사이즈로 설정하고 있다.
본 실시예와 같이, 복수의 변에 수광 센서를 배치하면, 손가락나 작은 그림자의 영향을 보다 제거할 수 있기 때문에, 더욱 바람직하게 되지만, 광원과의 위치관계로부터 온도 구배에 주의할 필요가 있다. 본 실시예에서는 2변에 수광 센서를 배치했지만, 당연히, 3변 혹은 4변에 배치해도 된다. 또한, 본 실시예에서는 변에 따라 센서 피치 및 개구부의 사이즈를 바꾸었지만, 동일변 내에서 온도 구배가 현저히 다른 것이면, 동일변 내에서 센서 피치 및 개구부의 사이즈를 바꾸어도 상관없다.
또한, 본 실시예에서는 중간 전극(616D-1~616D-6)을 캐소드 전극으로서의 캐소드 영역(351D-1N~351D-6N)에, 중간 전극(616P-1~616P-6)을 캐소드 전극으로서의 캐소드 영역(351P-1N~351P-6N)에 각각 접속하고 배선(VCHG)을 생략해도 된다. 이러한 구성을 취했을 때의 수광 센서(351P-1)와 차광 센서(351D-1)가 별도인 평면도가 도 25이다. 이러한 구성을 취하면, 백 라이트 차광 전극(614P-1~614P-6)과 캐소드 영역(351P-1N~351P-6N) 사이의 전위차 및 백 라이트 차광 전극(614D-1~614D-6)과 캐소드 영역(351D-1N~351D-6N) 사이의 전위차는 항상 0V가 되기 때문에, 수광 센서(351P-1~351P-6)와 차광 센서(351D-1~351D-6)에 흐르는 열 전류량 Ileak은 항상 일정하게 된다는 장점이 있는 한편, 백 라이트 차광 전극(614D-1)은 배선(SENSE)에 접속되어, 배선(SENSE)는 배선(RST)의 전위가 Low(0V)인 기간은 전위에 접속되지 않는, 플로팅 상태이기 때문에, 전자 노이즈의 영향을 받기 쉽다고 하는 문제점이 있다. 어느 쪽을 선택할지는 전자 노이즈의 영향 등을 평가하여 정하 면 된다.
본 발명은 실시예의 형태에 한정되는 것이 아니며, TN 모드가 아니라 수직 배향 모드(VA 모드), 횡전계를 이용한 IPS 모드, 프린지 전계를 이용한 FFS 모드 등의 액정 표시 장치에 이용해도 상관없다. 또한, 전(全)투과형뿐만 아니라 전반사형, 반사 투과 겸용형이여도 상관없다. 또한, 액정 표시 장치가 아니라, 유기 EL 디스플레이, 필드 에미션형 디스플레이에 이용해도 되고, 액정 표시 장치 이외의 반도체 장치에 이용해도 된다.
또한, 본 실시예에서 나타낸 바와 같은 외광에 맞춘 표시 휘도의 제어뿐만 아니라, 표시 장치의 휘도나 색도를 측정하고 이것을 피드백하여, 얼룩이나 경년 변화가 없는 표시 장치에 이용해도 상관없다.
도 1은 본 발명의 실시예에 관한 액정 표시 장치(910)의 사시도,
도 2는 본 발명의 실시예 1에 관한 액티브 매트릭스 기판(101)의 구성도,
도 3은 본 발명의 실시예에 관한 액티브 매트릭스 기판(101)의 화소 회로도,
도 4는 본 발명의 전자 기기의 실시예를 나타내는 블럭도,
도 5는 본 발명의 실시예에 관한 액티브 매트릭스 기판(101)의 화소부의 평면도,
도 6은 도 5 A-A'에 따른 단면도,
도 7은 도 5 B-B'에 따른 단면도,
도 8은 본 발명의 실시예 1에 관한 수광 센서(350P-1), 차광 센서(350D-1)의 평면도,
도 9는 도 8 C-C'에 따른 단면도,
도 10은 도 8 D-D'에 따른 단면도,
도 11은 본 발명의 실시예 1에 관한 수광 센서(350P-1~350P-6), 차광 센서(350D-1~350D-6)의 등가 회로도,
도 12는 본 발명의 실시예 1에 관한 수광 센서(350P-1~350P-6), 차광 센서(350D-1~350D-6)의 간략화한 등가 회로도,
도 13은 본 발명의 실시예 1에 관한 수광 센서(350P-1~350P-6), 차광 센서(350D-1~350D-6)를 구성하는 PIN 다이오드의 특성을 나타낸 그래프,
도 14는 본 발명의 실시예 1에 관한 검출 회로(360)의 회로도,
도 15는 본 발명의 실시예 1에 관한 PIN 다이오드의 전류와 차광 전극-캐소드 전극간 전위의 그래프,
도 16은 본 발명의 실시예에 관한 박막 트랜지스터와 PIN 다이오드의 특성상관을 나타내는 산포도,
도 17은 본 발명의 실시예 1의 다른 구성예에 관한 제 2 자체 보정 전압 회로(361')의 회로도,
도 18은 본 발명의 실시예에 관한 외부광의 검출 조도와 백 라이트 휘도의 설정도,
도 19는 반투과 액정 표시 장치를 위한 외부광의 검출 조도와 백 라이트 휘도의 설정도,
도 20은 본 발명의 실시예 2에 관한 액정 표시 장치(910B)의 사시도,
도 21은 본 발명의 실시예 2에 관한 액티브 매트릭스 기판(101B)의 블럭도,
도 22은 본 발명의 실시예 2에 관한 검출 회로(362)의 회로도,
도 23은 본 발명의 실시예 2에 관한 수광 센서(351P-1), 차광 센서(351D-1)의 평면도,
도 24는 본 발명의 실시예 2에 관한 PIN 다이오드의 전류와 차광 전극-캐소드 전극간 전위의 그래프,
도 25는 본 발명의 실시예 2의 다른 구성예에 관한 수광 센서(351P-1), 차광 센서(351D-1)의 평면도.
도면의 주요 부분에 대한 부호의 설명
101, 101B : 액티브 매트릭스 기판(본 발명의「제 1 기판」,「반도체 장치」의 일례)
102 : 돌출부 201-1~201-480 : 주사선
202-1~202-1920 : 데이터선 301 : 주사선 구동 회로
302 : 데이터선 구동 회로 320 : 신호 입력 단자
330-1~330-2 : 대향 도통부 335 : 공통 전위 배선
350P-1~350 P-6, 351P-1~351P-6 : 수광 센서(본 발명의 「제 1 광 센서」의 일례),
350D-1~350D-6, 351D-1~351D-6 : 차광 센서(본 발명의 「제 2 광 센서」의 일례),
360, 362 : 검출 회로(본 발명의 「광 검출부」의 일례)
361, 361' : 자체 보정 전압 회로(본 발명의 「전위 인가부」의 일례)
611P, 611P-1~611P-6, 611D, 611D-1~611D-6 : 백 라이트 차광 전극(611P는 본 발명의 「제 1 전극」, 611D는 본 발명의「제 2 전극」의 일례)
612P, 612P-1~612P-6, 612D, 612D-1~612D-6 : 투명 전극(612P는 본 발명의 「제 1 전극」, 612D는 본 발명의 「제 2 전극」의 일례)
781 : 중앙 연산 회로 784 : 외부 전원 회로
910 : 액정 표시 장치
911 : 액정 패널(본 발명의 「패널」의 일례)
912 : 대향 기판(본 발명의 「제 2 기판」의 일례)
922 : 네마틱상 액정 재료 923 : 밀봉재
926 : 백 라이트 유닛 927 : 도광판
940 : 블랙 매트릭스 990-1~990-6 : 수광 개구부
VPBT : 배선(PBT)의 전위(본 발명의 「제 1 전극의 전위」의 일례)
VDBT : 배선(DBT)의 전위(본 발명의 「제 2 전극의 전위」의 일례)
LA : 외광 LB : 백 라이트광

Claims (20)

  1. 제 1 및 제 2 기판 사이에 전기 광학 물질이 협지되어 이루어지는 패널과, 상기 패널의 상기 제 1 혹은 제 2 기판의 면에 광을 조사하는 조명 장치와, 주위의 광의 조도를 검출하는 광 검출부와, 상기 광 검출부에 의한 검출 결과에 따라 상기 조명 장치를 제어하는 조명 제어부를 구비하되,
    상기 광 검출부는, 상기 제 1 혹은 제 2 기판에 마련되고,
    외광이 조사되는 제 1 광 센서와,
    외광의 조사가 차단되는 제 2 광 센서와,
    상기 제 1 광 센서와, 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 1 전극과,
    상기 제 2 광 센서와, 절연층을 사이에 두고 평면적으로 겹치도록 구성되는 제 2 전극과,
    상기 제 1 전극의 전위와 상기 제 2 전극의 전위를 제어하는 전위 인가부를 구비하는 것
    을 특징으로 하는 전기 광학 장치.
  2. 제 1 항에 있어서,
    상기 전위 인가부는 상기 제 1 및/또는 제 2 광 센서의 광 전류량이 거의 최 대값이 되도록 상기 제 1 및/또는 제 2 전극의 전위를 제어하는 것을 특징으로 하는 전기 광학 장치.
  3. 제 2 항에 있어서,
    상기 제 1 또는 제 2 기판은 상기 기판상에 형성된 트랜지스터를 구비하고,
    상기 전위 인가부는 상기 트랜지스터의 임계값 전압에 의해 상기 제 1 및/또는 제 2 전극에 인가하는 전위를 제어하는 것
    을 특징으로 하는 전기 광학 장치.
  4. 기판상에 형성된 반도체 장치로서,
    외광이 조사되는 제 1 광 센서와,
    외광의 조사가 차단되는 제 2 광 센서와,
    상기 제 1 광 센서와 평면적으로 겹치도록 구성되는 제 1 전극과,
    상기 제 2 광 센서와 평면적으로 겹치도록 구성되는 제 2 전극과,
    상기 제 1 전극과 상기 제 2 전극에 상기 제 1 광 센서 및/또는 제 2 광 센서의 광 전류량이 거의 최대값이 되는 전위를 인가하는 전위 인가부를 구비하는 것
    을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 광 센서는 포토다이오드이고,
    상기 제 2 광 센서는 포토다이오드이며,
    상기 제 1 광 센서의 캐소드 전극과 상기 제 1 전극의 전위차를 V1으로 하고,
    상기 제 1 광 센서의 캐소드 전극과 상기 제 1 광 센서의 애노드 전극의 전위차를 VD1로 하며,
    상기 제 2 광 센서의 캐소드 전극과 상기 제 2 전극의 전위차를 V2로 하고,
    상기 제 2 광 센서의 캐소드 전극과 상기 제 2 광 센서의 애노드 전극의 전위차를 VD2라고 하면,
    |V1-V2|<|VD1| 또한 |V1-V2|<|VD2|이며, 및/또는 |V1-V2|<1V인 것
    을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 전위차 V1은 V1=0V이며, 및/또는 상기 전위차 V2는 V2=0V이며, 및/또는 상기 전위차 V1와 VD1은 V1=VD1이며, 및/또는 상기 전위차 V2와 VD2는 V2=VD2인 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극은, 광을 차광하기 위한 제 1 차광 전극과 제 2 차광 전극, 광을 차광하지 않는 제 1 투명 전극과 제 2 투명 전극, 또는 광을 차광하는 제 1 차광 전극과 광을 차광하지 않는 제 1 투명 전극 및 광을 차광하는 제 2 차광 전극과 광을 차광하지 않는 제 2 투명 전극 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 차광 전극과 상기 제 2 차광 전극은, 사이에 차광 전극이 형성되어 있지 않은 차광 전극 이격 영역이 형성되어 이루어지고,
    상기 차광 전극 이격 영역과 겹치는 영역에 비투명성의 이격 차광체가 형성되어 이루어지는 것
    을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 차광 전극과 상기 제 2 차광 전극은, 사이에 차광 전극이 형성되어 있지 않은 차광 전극 이격 영역이 형성되고,
    상기 제 1 투명 전극과 상기 제 2 투명 전극은, 사이에 투명 전극이 형성되어 있지 않은 투명 전극 이격 영역이 형성되며,
    상기 차광 전극 이격 영역과 상기 투명 전극 이격 영역은 상기 기판의 연직 방향상에서 서로 겹치지 않도록 형성되어 있는 것
    을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 차광 전극과 상기 제 1 투명 전극은 동일 전위이며,
    상기 제 2 차광 전극과 상기 제 2 투명 전극은 동일 전위인 것
    을 특징으로 하는 반도체 장치.
  11. 제 4 항에 있어서,
    상기 전위 인가부는 트랜지스터에 의해 구성된 자체 보정 전압 회로를 구비하고,
    상기 자체 보정 회로는 상기 트랜지스터의 임계값 전압에 대응하여 변화되는 전압을 출력하도록 구성되며,
    상기 출력은 상기 제 1 전극 및/또는 상기 제 2 전극에 접속되어 있는 것
    을 특징으로 하는 반도체 장치.
  12. 제 4 항에 있어서,
    상기 제 1 광 센서 및 상기 제 2 광 센서는 박막 폴리 실리콘을 이용한 PIN 접합 다이오드 또는 PN 접합 다이오드인 것을 특징으로 하는 반도체 장치.
  13. 청구항 4에 기재된 반도체 장치를 구비하는 표시 장치.
  14. 제 1 및 제 2 기판 사이에 전기 광학 물질이 협지되어 이루어지는 표시 영역이 형성된 패널과, 상기 패널의 주위광의 조도를 검출하는 광 검출부를 구비한 전기 광학 장치로서,
    상기 광 검출부는, 상기 제 1 또는 제 2 기판의 상기 표시 영역 둘레 가장자리부에 마련되고,
    외광이 조사되는 제 1 광 센서와,
    외광의 조사가 차단되는 제 2 광 센서를 구비하되,
    상기 제 1 광 센서와 상기 제 2 광 센서는 상기 표시 영역 둘레 가장자리부에 복수 배치되어 있는 것
    을 특징으로 하는 전기 광학 장치.
  15. 제 14 항에 있어서,
    상기 패널의 표시 영역에 광을 조사하는 광원을 구비하여 이루어지고,
    상기 광원은 표시 영역 둘레 가장자리부에 있어서, 상기 제 1 광 센서와 상기 제 2 광 센서가 배치되지 않는 변에 배치되어 있는 것
    을 특징으로 하는 전기 광학 장치.
  16. 제 14 항에 있어서,
    상기 제 1 광 센서와 상기 제 2 광 센서는 서로 교대로 배치되어 있는 것을 특징으로 하는 전기 광학 장치.
  17. 제 14 항에 있어서,
    상기 제 1 광 센서와 이에 인접하여 배치된 상기 제 2 광 센서는 서로 상기 표시 영역의 경계변으로부터의 거리가 거의 같은 것을 특징으로 하는 전기 광학 장치.
  18. 제 14 항에 있어서,
    상기 제 1 광 센서에 상기 패널의 주위광을 조사하기 위해서 상기 제 1 또는 제 2 기판에 마련된 복수의 개구부 사이즈를, 상기 개구부가 배치된 표시 영역 둘레 가장자리부의 경계변과 평행한 방향으로는 0.5mm 이상 또한 20mm 이하의 범위, 또한 상기 개구부가 배치된 상기 표시 영역 둘레 가장자리부의 경계변과 직교하는 방향으로는 0.05mm 이상 또한 상기 대향 기판의 두께 이하로 형성한 것을 특징으로 하는 전기 광학 장치.
  19. 제 18 항에 있어서,
    상기 복수의 개구부는 상기 표시 영역 둘레 가장자리부에 있어서, 상기 광원이 배치된 배치변에 대향하는 변에 배치된 제 1 개구부와, 배치변에 거의 직교하는 변에 배치된 제 2 개구부를 구비하고,
    상기 제 1 개구부의 개구 면적은 상기 제 2 개구부의 개구 면적보다 큰 것을 특징으로 하는
    전기 광학 장치.
  20. 청구항 14에 기재된 전기 광학 장치를 구비한 전자 기기.
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