KR102079716B1

KR102079716B1 - 배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법

Info

Publication number: KR102079716B1
Application number: KR1020130128026A
Authority: KR
Inventors: 최재혁; 신정순
Original assignee: 삼성전자주식회사
Priority date: 2013-10-25
Filing date: 2013-10-25
Publication date: 2020-02-20
Also published as: KR20150047934A; US9692996B2; US20150116557A1

Abstract

큰 배경(background) 신호, 혹은 긴 센싱 타임(sensing time) 동안 배경 신호가 축적되는 환경에서도 원하는 신호를 감지할 수 있도록, 픽셀 어레이의 임의의 픽셀에서 소정의 시간마다 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법을 개시한다.

Description

배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법{Sensor and method for suppressing a background signal}

배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법에 관한 것이다.

다양한 센싱 어플리케이션에서, 배경(background) 신호로 인해 감지하고자 하는 신호의 정밀도가 떨어지거나, 감지하고자 하는 신호를 감지할 수 없게 되는 문제가 있다. 특히, 배경(background) 신호가 크면 센서가 감지할 수 있는 최대 범위인 다이나믹 레인지(dynamic range)를 넘어 새츄레이션(saturation)되므로 감지하고자 하는 신호가 더 이상 구분되지 않을 수도 있다.

예를 들어, 적외선 이미징(IR imaging)에서는 감지해야 하는 온도차가 배경 온도에 비해 훨씬 작다. 다른 예로, 형광 이미징(fluorescence imaging)에서는 감지하고자 하는 타겟 셀(target cell)에 여기 전원(excitation source)으로부터 빛을 쏘아 셀에서 자체 발광되는 빛을 측정하는데, 이 경우 셀에서 발광되는 빛의 세기는 여기 전원(excitation source)보다 훨씬 작다. 그리고 또 다른 예로, 물체에 빛을 조사하고 반사되어 돌아온 빛을 감지하여 빛의 이동 시간을 알아내는 time-of-flight (TOF) 방식의 3D 이미지센서에서는 외광(background light)이 강한 경우, 조사하여 반사된 빛과 외광이 같이 센서에 들어오기 때문에 깊이(depth)에 왜곡이 발생할 수 있으며, 이미지 센서의 각 픽셀(pixel)이 외광에 의해 새츄레이션(saturation)되어 깊이(depth)를 취득하지 못할 수도 있다.

다양한 센싱 어플리케이션에서, 센서는 공통 모드(common mode)의 배경 신호를 제거하기 위해 시간적 혹은 공간적인 차이 리드아웃(differential readout) 회로를 포함할 수 있다. 이와 같은 차이 리드아웃(differential readout) 회로에 의해 차이 신호(differential signal)를 구함으로써 배경 신호를 제거 가능하나, 배경 신호가 크거나 혹은 감지하는 시간이 길어 배경 신호가 장시간 축적될 경우, 새츄레이션(saturation)이 발생하여 원하는 신호를 배경 신호와 구분할 수 없게 된다. 배경 신호에 의한 새츄레이션(saturation)을 방지할 수 있는 새로운 구조 및 방식의 센서에 대해 연구가 있어왔다.

큰 배경(background) 신호, 혹은 긴 센싱 타임(sensing time) 동안 배경 신호가 축적되는 환경에서도 원하는 신호를 감지할 수 있는 배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법을 제공하는 것이다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.

본 발명의 일 측면에 따른 배경 신호를 제거하는 센서는, 복수 개의 픽셀을 이용하여 신호를 감지하는 픽셀 어레이(pixel array), 상기 픽셀 어레이의 임의의 픽셀에서 소정의 시간마다 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 어큐뮬레이터(accumulator), 및 상기 축적된 신호를 저장하는 디지털 메모리를 포함한다.

본 발명의 다른 측면에 따른 배경 신호를 제거하는 방법은, 복수 개의 픽셀을 이용하여 신호를 감지하는 픽셀 어레이의 임의의 픽셀에서 소정의 시간마다 두 신호를 감지하는 단계, 상기 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 단계, 및 상기 축적된 신호를 디지털 메모리에 저장하는 단계를 포함한다.

본 발명의 또 다른 측면에 따라 상기 배경 신호를 제거하는 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체가 제공된다.

배경(background) 신호로 인하여 원하는 신호를 감지할 수 없는 경우에 이용될 수 있고, 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 디지털 메모리(1500)에 축적시킴으로써 빠른 액세스 타임(access time), 높은 신호 대 잡음비(SNR), 긴 기간의 저장(long-term storage)이 가능하다.

도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서에 이용되는 배경 신호 제거 원리를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 구조 및 레이아웃을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터(accumulator)에 사용되는 감산기를 구현한 일 실시예를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터에 사용되는 비교기와 카운터의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터의 감산 동작과 축적 동작에 대한 파이프라인(pipeline) 구조를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터를 구현한 일 실시예를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 1 샘플 앤드 홀드 회로와 감산기의 동작을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 2 샘플 앤드 홀드 회로의 샘플링 단계의 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 2 샘플 앤드 홀드 회로의 부호 결정(sign decision) 단계의 동작을 설명하기 위한 도면이다.
도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터의 축적 동작시 비교기의 입력 전압을 나타낸 도면이다.
도 11은 비교기의 오프셋 전압이 제거되는 과정을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터를 구현한 다른 일 실시예를 나타낸 도면이다.
도 13은 상관 더블 샘플링(correlated double sampling)을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 방법을 나타낸 흐름도이다.

이하 첨부된 도면을 참조하면서 본 발명을 한정하지 아니하고 오로지 예시를 위한 실시예에 의해 본 발명을 상세히 설명하기로 한다. 본 발명의 하기 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리범위에 속하는 것으로 해석된다.

본 명세서에서 사용되는 '구성된다' 또는 '포함한다' 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 도는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 명세서에서 사용되는 '제 1' 또는 '제 2' 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용할 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.

본 실시예들은 배경 신호를 제거하는 센서 및 배경 신호를 제거하는 방법에 관한 것으로서 이하의 실시예들이 속하는 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 사항들에 관해서는 자세한 설명을 생략한다.

도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서에 이용되는 배경 신호 제거 원리를 설명하기 위한 도면이다.

도 1a, 도 1b 및 도 1c는 픽셀 어레이의 임의의 픽셀에서 감지되는 두 신호를 나타내고 있다. 도 1a는 배경 신호(background signal)가 없을 때 두 신호 및 두 신호의 차이 신호를 나타낸다. 도 1b는 배경 신호가 있을 때 감지되는 두 신호 및 두 신호의 새츄레이션(saturation)을 나타낸다. 도 1c는 배경 신호로 인하여 센싱 타임(sensing time)(

) 내에 두 신호의 새츄레이션(saturation)이 발생하는 경우, 배경 신호를 제거한 두 신호의 차이 신호를 획득하는 방식을 나타낸 도면이다.

센서에서는 센싱 타임(sensing time)(

) 동안 두 신호의 차이(differential)

-

가 축적되며

시점에 신호를 읽는다. 배경 신호가 없는 경우의 임의의 픽셀에서 감지되는 두 신호의 출력은 도 1a와 같을 수 있다. 그러나, 배경 신호가 크거나 혹은 감지하는 시간이 길어 배경 신호가 장시간 축적될 경우, 센싱 타임(

) 내에 두 신호의 새츄레이션(saturation)이 발생하여 두 신호의 차이 신호를 파악할 수 없게 된다. 도 1b를 보면 두 신호의 출력이 새츄레이션(saturation)되어 일정 시간 경과 후

과

의 값은 모두 최대값이 되고, 두 신호의 차이 신호는 0이 됨을 알 수 있다.

따라서, 배경 신호가 크거나 혹은 감지하는 시간이 길어 배경 신호가 장시간 축적될 경우, 두 신호의 출력이 새츄레이션(saturation) 되는 것을 방지하기 위하여, 도 1c와 같이 두 신호의 차이 신호를 검출할 수 있다. 도 1c를 보면, 센싱 타임(

)을 여러 개의 서브 센싱 타임(

)으로 분할하고, 서브 센싱 타임이 경과할 때마다 차이 신호를 측정하고 이전 서브 센싱 타임에서의 측정한 값에 축적하여 두 신호의 차이 신호를 획득하는 것을 볼 수 있다. 이때, 서브 센싱 타임(

)은 픽셀 어레이의 임의의 픽셀에서 신호를 감지할 수 있는 최대 범위인 다이나믹 레인지(dynamic range)를 벗어나는 임계 시간보다 작고, 감지하는 전체 시간 즉, 센싱 타임(

)을 복수 개의 구간으로 등분할 때 어느 한 구간에 대응되는 시간일 수 있다. 감지하는 전체 시간 즉, 센싱 타임(

)은 짝수 개로 등분될 수 있다.

도 1c와 같이 두 신호의 차이 신호를 검출하기 위해서는 차이 신호를 얻기 위한 감산기, 그리고 차이 신호의 축적을 위한 메모리 등이 필요하다. 이하, 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서에 대하여 설명한다.

도 2는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 구조 및 레이아웃을 설명하기 위한 도면이다. 설명의 편의상 시공간적 차이 리드아웃(differential readout)을 수행하는 TOF(time of flight)기반의 이미지 센서를 예로 나타내었으나, 다른 센서 구조에도 적용이 가능하다. 도 2에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 발명과 관련된 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서(1000)는 픽셀 어레이(1100), 어큐뮬레이터(1300), 디지털 메모리(1500)을 포함할 수 있다. 어큐뮬레이터(1300)는 감산기(1320), 비교기(1340), 카운터(1350)을 포함할 수 있다. 감산기(1320)는 어큐뮬레이터(1300)에 통합된 형태로 구현될 수도 있고, 도 2에 도시된 바와 달리, 어큐뮬레이터(1300)와 분리된 형태로 구현될 수도 있다.

어큐뮬레이터(1300)는 디지털 메모리(1500)로부터 차이 신호의 이전 축적 값을 독출하고, 소정의 시간마다 감지된 차이 신호를 독출된 차이 신호의 이전 축적 값에 축적한다. 예를 들어, 어큐뮬레이터(1300)는 차이 신호와 일정하게 증가 또는 감소하는 소정의 함수를 비교하여 차이 신호를 디지털 신호로 변환하는 비교기(1340) 및 차이 신호의 값이 될 때까지 소정의 함수의 값을 일정하게 증가 또는 감소시켜 차이 신호의 값을 차이 신호의 이전 축적 값에 축적하는 카운터(counter)를 포함하여 구현될 수 있다. 또 다른 예를 들어, 어큐뮬레이터(1300)는 아날로그 신호인 상기 차이 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(1370) 및 디지털 신호로 변환된 차이 신호를 차이 신호의 이전 축적 값에 축적하는 디지털 합산기(1380)을 포함하여 구현될 수도 있다.

도 2에서는 픽셀 어레이(1100)의 여러 열(column) 중 하나의 열(column)만 도시하였다. 픽셀 어레이(1100) 중 선택된 행(row)의 픽셀에서 감지된 두 신호

,

가 출력된다. 감지된 두 신호

,

는 어큐뮬레이터(1300)의 감산기(1320)로 입력된다. 이하, 도 3을 참조하여, 어큐뮬레이터(1300)의 감산기(1320)를 설명한다.

도 3은 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터(accumulator)에 사용되는 감산기를 구현한 일 실시예를 나타낸 도면이다.

감산기(1320)는 픽셀 어레이(1100)로부터 감지된 신호를 스위칭 소자(S1, S2)를 이용하여 순차적으로 전달할 수 있다. 감산기(1320)는 감지된 두 신호

,

를 순차적으로 입력받아 앰플리파어어(amplifier)의 레퍼런스 전압(reference voltage)

에 두 신호의 차이 신호

(=

-

)가 더해진

+

형태의 출력을 내보낸다.

다시 도 2를 참조하면, 감산기(1320)에서 출력된, 두 신호의 차이 신호

(=

-

)를 포함하는

+

형태의 신호는 비교기(1340)의 한쪽 입력단에 입력된다. 어큐뮬레이터(1300)는 디지털 메모리(1500)에 저장되어 있던 이전의 축적값을 카운터(1350)로 로딩(loading)한다. 카운터(1350)가 계속 증가하는 동안 비교기(1340)는 감산기(1320)에서 출력된, 두 신호의 차이 신호

(=

-

)를 포함하는

+

형태의 신호와 램프(ramp) 신호

를 비교한다. 카운터(1350)는 두 신호가 같아질 때 카운팅(counting) 값을 확인하고, 이를 이용하여 새로 생성된 두 신호의 차이 신호

(=

-

) 값을 이전의 축적값에 축적한 결과를 출력한다. 카운터(1350)로부터 출력된 값은 다시 디지털 메모리(1500)에 저장된다.

도 4는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터에 사용되는 비교기와 카운터의 동작을 설명하기 위한 도면이다.

도 4를 참조하면, 감산기(1320)에서 출력된, 두 신호의 차이 신호

(=

-

)를 포함하는

+

형태의 신호는 램프(ramp) 신호

를 비교한다. 램프(ramp) 신호

로 일정한 기울기로 증가하는 소정의 함수를 이용할 수 있다. 카운터(1350)를 이용하여 카운팅(counting)을 해가면서, 두 신호가 같아질 때 카운팅(counting) 값을 확인한다. 램프(ramp) 신호

와 확인된 카운팅 값을 이용하여, 두 신호의 차이 신호

(=

-

) 값을 파악하고 이전의 축적값에 축적한다.

본 발명의 일 실시예에 따른 센서(1000)의 어큐뮬레이터(1300)에서 축적을 위한 카운팅(counting) 방식은 비교기(1340) 및 카운터(1350)를 포함하는 간단한 회로를 사용함으로써 적은 면적을 차지하고, 저전력을 소모하며 좋은 선형성(linearity)을 확보할 수 있다. 다만, N-비트 을 축적하기 위해서는

클록 사이클(clock cycle)이 필요하므로 많은 시간이 소요되어, 축적시간 동안 신호가 새츄레이션(saturation)될 수 있는 문제점이 있다. 따라서, 큰 배경신호를 제거하기 위해서는 감산 및 축적 시간을 단축 시키는 것이 무엇보다 중요하며, 감산 및 축적의 고속 동작을 수행하기 위해 고주파를 사용하여야하나, 전력 소모는 주파수에 비례하므로 주파수를 무한정 늘릴 수 없다. 따라서 본 발명의 일 실시예에 따른 센서(1000)의 어큐뮬레이터(1300)는 속도 향상을 위해 파이프라인(pipeline) 구조를 사용한 어큐뮬레이터(1300)로 구현할 수 있다.

도 5는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터의 감산 동작과 축적 동작에 대한 파이프라인(pipeline) 구조를 설명하기 위한 도면이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 센서(1000)의 어큐뮬레이터(1300)는 속도 향상을 위해 파이프라인(pipeline) 구조를 사용한 어큐뮬레이터(1300)로 구현할 수 있다. 파이프라인(pipeline) 구조를 사용한 어큐뮬레이터(1300)에서는 소정의 시간마다 감지된 두 신호를 감산하는 동작과 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 동작을 파이프라인 구조로 수행할 수 있다.

도 6은 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터를 구현한 일 실시예를 나타낸 도면이다.

도 6을 참조하면, 파이프라인 어큐뮬레이터(1300)는 크게 제 1 샘플 앤드 홀드 회로(first sample and hold circuit, S&H1)(1310), 감산기(1320), 제 2 샘플 앤드 홀드 회로(second sample and hold circuit, S&H2)(1330), 비교기(1340), 카운터(1350)를 포함할 수 있다.

제 1 샘플 앤드 홀드 회로(1310)는 픽셀 어레이(1100)에서 감지된

,

을 각각 SIG0, SIG1로부터 입력받아 임시로 저장한다. 고정 패턴 노이즈(fixed pattern noise, FPN) 제거를 위해

,

또한 입력받아 저장할 수 있다.

제 1 샘플 앤드 홀드 회로(1310)는 저장을 위한 커패시터(capacitor)와 리드아웃을 위한 소스 팔로워 앰플리파이어(source follower amplifier), 그리고 액세스를 위한 스위칭 소자로 구성되어 있다. 샘플링을 위한 입력 스위치 SI<0>, SI<1>은 감지된 신호 또는 리셋 신호를 저장한다. 샘플링된 신호를 전달하기 위한 출력 스위치 SO<0>, SO<1>의 스위칭 순서에 따라, 다음 단계인 감산기(1320)에서 신호의 부호가 바뀔 수 있다. 이러한 부호 변환은 서로 다른 소스 팔로워 앰플리파이어(source follower amplifier)에 의한 고정 패턴 노이즈 제거를 위해 필요한 것으로서, 이하, 도 7a 및 도 7b를 참조하여, 제 1 샘플 앤드 홀드 회로(1310)와 감산기(1320)의 동작을 자세히 설명한다.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 1 샘플 앤드 홀드 회로와 감산기의 동작을 설명하기 위한 도면이다. 감산기(1320)는 커패서티브 피드백 앰플리파이어(capacitive feedback amplifier)를 포함할 수 있다. 제 1 샘플 앤드 홀드 회로(1310)와 감산기(1320)의 동작은 다음과 같다.

먼저, 도 7a와 같이, 피드백 스위치 F1을 온(on) 시켜 입력 캐패시터 C1, C2에

,

을 샘플링한다. 이후, 도 7b와 같이, 피드백 스위치 F1을 오프(off) 시킨 후

,

을 입력받으면 감산기(1320)의 출력

은 다음 식과 같이 나타난다.

위의 식에서 보듯, 출력은 레퍼런스 전압

에 차이 신호가 더해진 형태이며, 차이 신호를 구성하는 두 신호 (

-

)와 (

-

)는 픽셀 어레이(1100)의 픽셀에 의한 고정 패턴 노이즈가 제거된 신호이다.

한편, 제 1 샘플 앤드 홀드 회로(1310)의 소스 팔로워 앰플리파이어(source follower amplifier)로부터 발생하는 고정 패턴 노이즈는 제거되지 않는데, 그 이유는 서로 다른 4개의 소스 팔로워 앰플리파이어(source follower amplifier)를 사용하기 때문이다. 즉, 4개의 제 1 샘플 앤드 홀드 회로(1310)의 각각의 소스 팔로워 앰플리파이어(source follower amplifier)마다 서로 다른 오프셋 전압(offset voltage)

이 존재하기 때문이다. 본 발명에서는 감지된 센싱 신호

(

,

)와 리셋 신호

(

,

)를 서브 센싱 타임(

)마다 제 1 샘플 앤드 홀드 회로(1310)를 구성하는 4개의 회로를 이용하여 크로스 샘플링(cross sampling)함으로써 오프셋 전압

을 제거할 수 있다. 예를 들어, 1번부터 4번까지 총 4개의 회로로 구성된 제 1 샘플 앤드 홀드 회로(1310)에는 서로 다른 값을 갖는

,

가 각각 존재할 수 있다. 이를 제거하기 위해, 첫 번째 서브 센싱 타임(

)에

을 제 1 샘플 앤드 홀드 회로(1310)의 1번 회로와 제 1 샘플 앤드 홀드 회로(1310)의 3번 회로에 샘플링하고,

를 제 1 샘플 앤드 홀드 회로(1310)의 2번 회로와 제 1 샘플 앤드 홀드 회로(1310)의 4번 회로에 샘플링할 경우, 두 번째 서브 센싱 타임(

)에는

을 제 1 샘플 앤드 홀드 회로(1310)의 2번 회로와 제 1 샘플 앤드 홀드 회로(1310)의 4번 회로에 샘플링하고,

를 제 1 샘플 앤드 홀드 회로(1310)의 1번 회로와 제 1 샘플 앤드 홀드 회로(1310)의 3번 회로에 샘플링한다. 제 1 샘플 앤드 홀드 회로(1310)의 서로 다른 위치에 리셋 신호

와 센싱 신호

를 크로스 샘플링(cross sampling)함으로써, 제 1 샘플 앤드 홀드 회로(1310)를 구성하는 각각의 회로의 오프셋 전압

성분들을 축적시에 서로 상쇄시켜 제거하기 위함이다.

도 7a 및 도 7b의 제 1 샘플 앤드 홀드 회로(1310)는 소정의 시간, 예를 들어, 서브 센싱 타임(

)마다 SI<0>, SI<1>의 동작 순서를 바꿈으로써, 픽셀 어레이(1100)의 임의의 픽셀에 대해 감지된 센싱 신호

와 리셋 신호

를 제 1 샘플 앤드 홀드 회로(1310)의 다른 위치에 번갈아 가며 크로스 샘플링(cross sampling)한다. 감산기(1320)는 서브 센싱 타임(

)마다 크로스 샘플링된 센싱 신호

를 입력받고, 감산 동작을 수행할 수 있다. 또한, 감산기(1320)는 픽셀 어레이(1100)의 픽셀에 의한 고정 패턴 노이즈(fixed pattern noise, FPN) 제거를 위한 리셋 신호

에 대해서도 크로스 샘플링한 것을 입력받음으로써, 이에 대해서도 감산 동작을 수행할 수 있다. 즉, 감산기(1320)는 소정의 시간마다 서로 다른 회로에 교번하여 크로스 샘플링(cross sampling)한 두 신호에 대해 감산 동작을 수행하여 차이 신호를 출력할 수 있다.

첫 번째 서브 센싱 타임(

)인

에서 스위치 SI<1> 동작 후 SI<0>을 동작 시켰을 때

는 다음과 같다.

두 번째 서브 센싱 타임(

)인

에서 스위치 SI<0> 동작 후 SI<1>을 동작 시켰을 때

는 다음과 같다.

위 식에서는

와

에서의 센싱 결과 신호는 동일하다고 가정하였다. 위 식들로부터,

후 축적된 차이 신호

+

는 각각의 제 1 샘플 앤드 홀드 회로(1310)의 오프셋 전압

성분들이 제거된

이다. 감산기(1320)의 출력은 레퍼런스 전압

에 차이 신호

가 더해진 형태이며, 차이 신호

는 + 또는 - 값일 수 있다. 보통의 경우, 각 서브 센싱 타임(

)에서 각 차이 신호

의 부호는 동일하다.

커패서티브 피드백 앰플리파이어(capacitive feedback amplifier)의 C3를 외부 입력에 따라 다양한 커패시턴스(capacitance) 값을 가지도록 설계함으로써 감산기(1320)에 1 보다 큰 이득(gain)을 줄 수 있으며, 이는 입력 기준 잡음(input referred noise)을 줄임으로써 신호 대 잡음비(SNR)을 향상시킬 수 있다.　　

도 8a 및 도 8b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 2 샘플 앤드 홀드 회로의 샘플링 단계의 동작을 설명하기 위한 도면이다.

제 2 샘플 앤드 홀드 회로(second sample and hold circuit, S&H2)(1330)는 어큐뮬레이터(1300)의 축적(accumulation) 동작을 수행하기 위해 감산기(1320)의 출력을 임시로 저장한다. 제 2 샘플 앤드 홀드 회로(1330)는 총 4개의 회로로 구성될 수 있으며, 파이프 라인을 위해 Even(E), Odd(O) 의 2 세트로 구성될 수 있다. Even 세트가 축적 동작을 수행할 동안 odd 세트는 감산기(1320)의 출력을 샘플링하고, even 세트가 샘플링할 동안 odd 세트는 축적 동작을 수행할 수 있다. 각 세트는 2개의 회로로 구성되어 있는데, 감산기(1320)에 포함된 앰플리파이어의 오프셋 전압(offset voltage)

를 제거하기 위함이다. 각 세트의 각각의 회로는 감산기(1320)의 레퍼런스 전압

에 오프셋 전압

이 더해진

　+

형태의 신호와 이에 감산 결과 신호가 포함된

　+

형태의 신호를 샘플링하고 저장한다. 이와 같은 신호들은 비교기(1340)의 +,- 입력단에 입력되고, 서로 감산 되는 효과에 의해 오프셋 전압

는 제거된다.

예를 들어, even 세트에 샘플링되는 경우, 제 2 샘플 앤드 홀드 회로(1330)의 샘플링 동작은 다음과 같다. 먼저, 도 8a와 같이, 감산기(1320)의 피드백 스위치 F1이 온(on) 되어 있고, even 세트의 각 회로에서 스위치 SIE<0>은 온, 스위치 SIE<1>은 오프 시키고, 스위치 SIE<0>을 포함하는 회로 내의 스위치 F2는 온, 스위치 SR은 오프, 스위치 SO는 오프시킴으로써, 감산기(1320)의 출력

를 even 세트의 어느 하나의 회로의 커패시터에 샘플링한다. 다음, 도 8b와 같이 감산기(1320)의 피드백 스위치 F1이 오프(off)되어 있고, even 세트의 각 회로에서 스위치 SIE<0>은 오프, 스위치 SIE<1>은 온 시키고, 스위치 SIE<1>을 포함하는 회로 내의 스위치 F2는 온, 스위치 SR은 오프, SO는 오프시킴으로써, 감산기(1320)의 출력

　+

를 even 세트의 다른 하나의 회로의 커패시터에 샘플링한다. 제 2 샘플 앤드 홀드 회로(1330)는 샘플링 후 축적 동작 전까지 계속 홀드한다.

도 9a 및 도 9b는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터에 사용되는 제 2 샘플 앤드 홀드 회로의 부호 결정(sign decision) 단계의 동작을 설명하기 위한 도면이다.

제 2 샘플 앤드 홀드 회로(1330)는 샘플링 후 축적 동작 수행 전까지

=

의 부호를 판단해야 한다. 이는 아날로그 디지털(AD) 컨버젼시 요구되는 입력 범위(input range)를 줄이기 위함이다. 즉 +/- 1V 스윙(swing)의 입력이 들어올 때, 부호를 판단하여 부호 비트(sign bit)를 두고, 1V 입력 범위(input range)의 아날로그-디지털 컨버터(ADC)로 아날로그-디지털(AD) 컨버젼을 수행할 수 있다.

본 발명의 일 실시예에 따른 센서(1000)의 파이프라인 어큐뮬레이터(1300)는 부가적인 시간 분배(timing budget) 없이, 비교기(1340)를 이용하여 부호를 판단(sign decision)하고, 부호가 '+'일 경우 업카운팅(upcounting)되며 축적하고, '-'일 경우 다운카운팅(downcounting)되며 축적한다.

예를 들어, even 세트에 축적되는 경우, 제 2 샘플 앤드 홀드 회로(1330)의 축적 동작은 다음과 같다. 먼저, 도 9a와 같이, 스위치 SR을 온 시켜 커패시터의 왼쪽을 레퍼런스 전압

로 만든다. 동시에 스위치 SO를 온 시켜 커패시터의 오른쪽을 비교기(1340)의 입력에 연결시킨다. 커플링(Coupling)으로 인해 커패시터의 오른쪽 전압, 즉 비교기(1340)의 입력 V+ 과 V- 는 각각

　+

와

가 된다. 다음, 도 9b와 같이, 비교기(1340)의 출력을 D 플립플롭(flip-flop)에 래치(latch)시킨다. 래치된 부호 정보(UP)로 비교기(1340)의 두 입력 즉,

　+

와

중 작은 전압에 램프(ramp) 신호를 인가하도록 한다.

도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 파이프라인 어큐뮬레이터의 축적 동작시 비교기의 입력 전압을 나타낸 도면이다.

도 10a는 램프(ramp) 신호를 나타낸 도면이다.

도 10b는 차이 신호

가 0보다 작은 경우, 즉, (

=

　+

) < (

=

)인 경우, UP=0이고, '+'입력에 램프 신호를 인가한다. 카운터(1350)는 다운카운팅(downcounting) 시킨다.

도 10c는 차이 신호

가 0보다 큰 경우, (

=

　+

) >　(

=

)인 경우, UP=1이고, '-'입력에 램프 신호를 인가한다. 카운터(1350)는 업카운팅(upcounting) 시킨다.　

다만, 비교기(1340)에도 오프셋 전압

으로 인한 고정 패턴 노이즈가 발생할 수 있다. 이하, 도 11을 참조하여, 비교기(1340)의 오프셋 전압

으로 인한 고정 패턴 노이즈 제거를 설명한다.

도 11은 비교기의 오프셋 전압이 제거되는 과정을 설명하기 위한 도면이다.

앞에서 설명한 바와 같이, 감산기(1320)의 출력은 레퍼런스 전압

에 차이 신호

가 더해진 형태이며, 차이 신호

는 + 또는 - 값일 수 있다. 보통의 경우, 각 서브 센싱 타임(

)에서 각 차이 신호

의 부호는 동일하나, 비교기(1340)의 오프셋 전압

를 제거하기 위해 짝수 번째 센싱 타임(

)에서 출력되는 차이 신호

의 부호를 바꾼다. 예를 들어, 차이 신호

의 부호가 '+' 일 경우, 첫 번째 센싱 타임 구간

에서는

+

를 출력하고, 두 번째 센싱 타임 구간

에서는

-

를 출력한다. 다만, 이러한 부호 변경을 위한 별도의 제어는 필요 없다. 도 7a 및 도 7b에서 살펴본 바와 같이, 제 1 샘플 앤드 홀드 회로(1310)의 오프셋 전압

성분들을 제거하기 위하여, SI<0>, SI<1>의 동작 순서를 바꾸어 가며 동작시키는데, 이로 인해 부호가 변경된 출력이 발생한다. 이렇게 되면, 비교기(1340)의 입력단에서 볼 때, 첫 번째 센싱 타임 구간

에서는 + 단 입력 전압

가 더 크고, - 단 입력 전압

가 램프 신호

에 의해 올라가며 스캔된다. 이때, 축적된 결과는

+

와

가 같아질 때 래치(latch)된 결과 값이다. 두 번째 센싱 타임 구간

에서는 - 단 입력 전압

가 더 크고, + 단 입력 전압

가 램프 신호

에 의해 올라가며 스캔된다. 이때, 축적된 결과는

와

+

가 같아질 때 래치(latch)된 결과 값이다. 그러므로, 첫 번째 센싱 타임 구간

와 두 번째 센싱 타임 구간

의 결과가 축적된 최종 결과 값은

가 상쇄된 결과 값이 출력된다. 입력단의 극성을 바꾸어 래치되는 시점을 바꿈으로써,

가 상쇄된다고 볼 수 있다. 도 11을 보면, 래치가 발생하는 지점을 나타내고 확인할 수 있다.

도 12는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 센서의 어큐뮬레이터를 구현한 다른 일 실시예를 나타낸 도면이다.

도 12는 고속 동작을 위한 어큐뮬레이터(1300)의 다른 구현 방법의 예시를 보여 준다. 그림 12의 어큐뮬레이터(1300)는 고속 아날로그 디지털 변환기(ADC)(1370)와 디지털 합산기(digital adder)(1380)로 구성되어 있으며, 차이 값을 빠르게 디지털로 변환하여 디지털 합산기(1380)를 통해 새로 생성된 차이 신호 값을 축적한다. 고속 아날로그 디지털 변환기(ADC)(1370)는 Cyclic ADC, SAR (successive approximation) ADC, flash ADC 등 다양한 형태로 구현 가능하다.

다시 도 2를 참조하면, 본 발명의 일 실시예에 따른 센서(1000)는 어큐뮬레이터(1300)에서 축적된 값을 저장하기 위하여 디지털 메모리(1500)를 이용할 수 있다. 디지털 메모리(1500)는 1-T (1-tansistor) DRAM, 3-T DRAM, SRAM 등 다양한 형태로 구현 가능하다. 아날로그 메모리를 사용할 경우, 느린 액세스 타임(access time), 낮은 신호 대 잡음비(SNR), 짧은 기간의 저장(short-term storage) 문제로 인해 성능 저하가 발생할 수 있고, 이러한 성능 저하를 향상시키기 위해 수백 fF의 용량을 사용하여야 하지만, 바이오센서(biosensor) 혹은 이미지 센서와 같은 어레이 구조에서는 픽셀 수만큼의 아날로그 메모리를 배치하기 위해서 많은 면적이 요구되는 한계가 있다. 즉, 스케일러빌리티(scalability) 문제가 존재한다.　본 발명에서는 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 디지털 메모리(1500)에 축적시킴으로써 빠른 액세스 타임, 높은 신호 대 잡음비, 긴 기간의 저장(long-term storage)이 가능하도록 하여, 접근성, 효과성, 저장성 면에서 향상된 효과를 가질 수 있다.

디지털 메모리(1500)를 사용함으로써 얻는 또 하나의 이점은 리셋 신호를 긴 시간동안 (1ms 이상) 손실 없이 저장함으로써 kTC noise를 제거할 수 있다는 점이다. 본 발명의 일 실시예에서는 디지털 메모리(1500)를 내장한 구조를 활용하여 상관 더블 샘플링을 수행함으로써, 고정 패턴 노이즈 및 kTC 노이즈를 제거할 수 있다. 이하, 도 13을 참조하여 설명한다.

도 13은 상관 더블 샘플링(correlated double sampling)을 설명하기 위한 도면이다.

센서에서는 보통 리드아웃 회로에 존재하는 고정 패턴 노이즈(fixed pattern noise)(

)을 제거하기 위해 리셋 신호를 읽은 다음 센싱 결과 신호를 읽어 그 차이값을 구하여 고정 패턴 노이즈를 상쇄시킨 결과값을 전달한다. 이 과정을 더블 샘플링(double sampling, DS)라 한다. 만약 리셋 신호에 더해진 kTC 리셋 노이즈(

)가 센싱 결과 얻어진 신호에 더해진 kTC 노이즈와 상관된 경우, 그 차이값을 구할 때 kTC 노이즈가 제거된다. 이 과정을 상관 더블 샘플링(correlated double sampling, CDS)라 한다.

그러나, TOF 기반의 3D 이미지 센서와 같이 검출 노드(detection node)가 아날로그 메모리로 사용되는 경우, 검출 노드에서 신호를 축적하고 있으므로, 센싱 결과 신호를 읽기 전에 먼저 리셋할 수 없다. 또한, 센스 노드(sense node)와 검출 노드(detection node)가 동일할 경우, 예를 들어, 센스 노드에 검출 회로가 바로 연결된 경우에도 센싱 결과 신호를 읽기 전에 먼저 리셋 할 수 없으므로 상관 더블 샘플링이 불가능하다.

본 발명 일 실시예에서는 디지털 메모리(1500)를 내장한 구조를 활용하여 상관 더블 샘플링을 수행함으로써, 고정 패턴 노이즈 및 kTC 노이즈를 제거할 수 있다. 본 발명의 일 실시예에서는 배경 신호를 제거하기 위한 메모리를 보유하여, 리셋 신호를 디지털 메모리(1500)에 저장하고, 센싱 타임(

) 경과 후 저장된 리셋 신호를 디지털 메모리(1500)로부터 로드하여 센싱한 결과 신호와의 차이를 구할 수 있다.

도 14는 본 발명의 일 실시예에 따른 배경 신호를 제거하는 방법을 나타낸 흐름도이다.

복수 개의 픽셀을 이용하여 신호를 감지하는 픽셀 어레이(1100)의 임의의 픽셀에서 소정의 시간마다 두 신호를 감지한다.(S 2100) 이때, 소정의 시간은, 픽셀 어레이(1100)의 임의의 픽셀에서 신호를 감지할 수 있는 최대 범위인 다이나믹 레인지(dynamic range)를 벗어나는 임계 시간보다 작고, 감지하는 전체 시간을 복수 개의 구간으로 등분할 때 어느 한 구간에 대응되는 시간일 수 있다. 이때, 감지하는 전체 시간은 짝수 개로 등분될 수 있다. 감지하는 전체 시간 동안 소정의 시간을 주기로 계속하여 두 신호를 감지한다.

감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적한다.(S 2200) 이를 위하여, 소정의 시간마다 서로 다른 회로에 교번하여 크로스 샘플링(cross sampling)한 두 신호에 대해 감산 동작을 수행하여 차이 신호를 출력하는 단계를 수행할 수 있다. 한편, 디지털 메모리(1500)에 픽셀 어레이(1100)의 임의의 픽셀에 대한 배경 신호를 미리 저장해둘 수 있다. 이때, 임의의 픽셀에 대한 배경 신호는 픽셀 어레이 자체의 특성에 따라 근본적으로 존재하는 다양한 형태의 노이즈가 될 수 있다.

구체적으로, 디지털 메모리(1500)로부터 차이 신호의 이전 축적 값을 독출하고, 소정의 시간마다 감지된 차이 신호를 디지털 신호로 변환하여 독출된 차이 신호의 이전 축적 값에 축적할 수 있다. 예를 들어, 차이 신호와 일정하게 증가 또는 감소하는 소정의 함수를 비교하여 차이 신호를 디지털 신호로 변환하고, 차이 신호의 값이 될 때까지 소정의 함수의 값을 일정하게 증가 또는 감소시켜 차이 신호의 값을 차이 신호의 이전 축적 값에 축적할 수 있다. 또 다른 예를 들어, 아날로그 신호인 차이 신호를 고속의 아날로그 디지털 변환기(1370)를 이용하여 디지털 신호로 변환하고, 디지털 신호로 변환된 차이 신호를 디지털 합산기(1380)을 이용하여 차이 신호의 이전 축적 값에 축적할 수 있다.

한편, 소정의 시간마다 감지된 두 신호를 감산하는 동작과 차이 신호를 디지털 신호로 변환하여 축적하는 동작은 파이프라인 구조로 수행될 수 있다.

소정의 시간마다, 축적된 신호를 디지털 메모리(1500)에 저장한다.(S 2300)

한편, 상술한 본 발명의 실시예에 따른 배경 신호를 제거하는 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 이와 같은 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 이와 같은 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.

이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

1000 ... 센서
1100 ... 픽셀 어레이
1300 ... 어큐뮬레이터
1320 ... 감산기
1340 ... 비교기
1350 ... 카운터
1500 ... 디지털 메모리

Claims

복수 개의 픽셀을 이용하여 신호를 감지하는 픽셀 어레이(pixel array);
상기 픽셀 어레이의 임의의 픽셀에서 소정의 시간마다 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 어큐뮬레이터(accumulator); 및
상기 축적된 신호를 저장하는 디지털 메모리;
를 포함하고,
상기 어큐뮬레이터는,
서로 다른 회로에 대한 오프셋 전압 성분들이 축적될 때 서로 상쇄되도록 상기 디지털 신호로의 변환을 위한 상기 차이 신호를 제공하기 위해, 상기 소정의 시간마다 서로 다른 회로에 교번하여 상기 두 신호를 크로스 샘플링(cross sampling)하는 것인, 배경 신호를 제거하는 센서.
제 1 항에 있어서,
상기 소정의 시간은,
상기 픽셀 어레이의 임의의 픽셀에서 신호를 감지할 수 있는 최대 범위인 다이나믹 레인지(dynamic range)를 벗어나는 임계 시간보다 작고, 감지하는 전체 시간을 복수 개의 구간으로 등분할 때 어느 한 구간에 대응되는 시간인 센서.
제 2 항에 있어서,
상기 감지하는 전체 시간은 짝수 개로 등분되는 센서.
제 1 항에 있어서,
상기 어큐뮬레이터는,
상기 소정의 시간마다 서로 다른 회로에 교번하여 크로스 샘플링(cross sampling)한 상기 두 신호에 대해 감산 동작을 수행하여 상기 차이 신호를 출력하는 감산기를 포함하는 센서.
제 1 항에 있어서,
상기 어큐뮬레이터는,
상기 디지털 메모리로부터 상기 차이 신호의 이전 축적 값을 독출하고, 상기 소정의 시간마다 감지된 상기 차이 신호를 상기 독출된 상기 차이 신호의 이전 축적 값에 축적하는 센서.
제 1 항에 있어서,
상기 어큐뮬레이터는,
상기 차이 신호와 일정하게 증가 또는 감소하는 소정의 함수를 비교하여 상기 차이 신호를 디지털 신호로 변환하는 비교기; 및
상기 차이 신호의 값이 될 때까지 상기 소정의 함수의 값을 일정하게 증가 또는 감소시켜 상기 차이 신호의 값을 상기 차이 신호의 이전 축적 값에 축적하는 카운터(counter);
를 포함하는 센서.
제 1 항에 있어서,
상기 어큐뮬레이터는,
아날로그 신호인 상기 차이 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기; 및
상기 디지털 신호로 변환된 차이 신호를 상기 차이 신호의 이전 축적 값에 축적하는 디지털 합산기;
를 포함하는 센서.
제 1 항에 있어서,
상기 어큐뮬레이터는 소정의 시간마다 감지된 두 신호를 감산하는 동작과 상기 차이 신호를 디지털 신호로 변환하여 축적하는 동작을 파이프라인 구조로 수행하는 센서.
제 1 항에 있어서,
상기 디지털 메모리는 상기 임의의 픽셀에 대한 배경 신호를 미리 저장해두는 센서.
복수 개의 픽셀을 이용하여 신호를 감지하는 픽셀 어레이의 임의의 픽셀에서 소정의 시간마다 두 신호를 감지하는 단계;
상기 감지된 두 신호의 차이 신호를 디지털 신호로 변환하여 축적하는 단계; 및
상기 축적된 신호를 디지털 메모리에 저장하는 단계;
를 포함하고,
상기 축적하는 단계는,
서로 다른 회로에 대한 오프셋 전압 성분들이 축적될 때 서로 상쇄되도록 상기 디지털 신호로의 변환을 위한 상기 차이 신호를 제공하기 위해, 상기 소정의 시간마다 서로 다른 회로에 교번하여 상기 두 신호를 크로스 샘플링(cross sampling)하는 단계;
를 포함하는, 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 소정의 시간은,
상기 픽셀 어레이의 임의의 픽셀에서 신호를 감지할 수 있는 최대 범위인 다이나믹 레인지(dynamic range)를 벗어나는 임계 시간보다 작고, 감지하는 전체 시간을 복수 개의 구간으로 등분할 때 어느 한 구간에 대응되는 시간인 배경 신호를 제거하는 방법.
제 11 항에 있어서,
상기 감지하는 전체 시간은 짝수 개로 등분되는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 축적하는 단계는,
상기 소정의 시간마다 서로 다른 회로에 교번하여 크로스 샘플링(cross sampling)한 상기 두 신호에 대해 감산 동작을 수행하여 상기 차이 신호를 출력하는 단계를 포함하는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 축적하는 단계는,
상기 디지털 메모리로부터 상기 차이 신호의 이전 축적 값을 독출하고, 상기 소정의 시간마다 감지된 상기 차이 신호를 디지털 신호로 변환하여 상기 독출된 상기 차이 신호의 이전 축적 값에 축적하는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 축적하는 단계는,
상기 차이 신호와 일정하게 증가 또는 감소하는 소정의 함수를 비교하여 상기 차이 신호를 디지털 신호로 변환하는 단계; 및
상기 차이 신호의 값이 될 때까지 상기 소정의 함수의 값을 일정하게 증가 또는 감소시켜 상기 차이 신호의 값을 상기 차이 신호의 이전 축적 값에 축적하는 단계;
를 포함하는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 축적하는 단계는,
아날로그 신호인 상기 차이 신호를 디지털 신호로 변환하는 단계; 및
상기 디지털 신호로 변환된 차이 신호를 상기 차이 신호의 이전 축적 값에 축적하는 단계;
를 포함하는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 축적하는 단계는 상기 소정의 시간마다 감지된 두 신호를 감산하는 동작과 상기 차이 신호를 디지털 신호로 변환하여 축적하는 동작을 파이프라인 구조로 수행하는 배경 신호를 제거하는 방법.
제 10 항에 있어서,
상기 디지털 메모리에 상기 임의의 픽셀에 대한 배경 신호를 미리 저장해두는 단계를 더 포함하는 배경 신호를 제거하는 방법.
제 10 항 내지 제 18 항 중에 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.