KR20080075918A - 결함 멀티-다이 패키지의 재생 - Google Patents

결함 멀티-다이 패키지의 재생 Download PDF

Info

Publication number
KR20080075918A
KR20080075918A KR1020087016960A KR20087016960A KR20080075918A KR 20080075918 A KR20080075918 A KR 20080075918A KR 1020087016960 A KR1020087016960 A KR 1020087016960A KR 20087016960 A KR20087016960 A KR 20087016960A KR 20080075918 A KR20080075918 A KR 20080075918A
Authority
KR
South Korea
Prior art keywords
die
memory
package
dies
memory dies
Prior art date
Application number
KR1020087016960A
Other languages
English (en)
Other versions
KR100957806B1 (ko
Inventor
아브라함 메이어
Original Assignee
샌디스크 아이엘 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌디스크 아이엘 엘티디 filed Critical 샌디스크 아이엘 엘티디
Publication of KR20080075918A publication Critical patent/KR20080075918A/ko
Application granted granted Critical
Publication of KR100957806B1 publication Critical patent/KR100957806B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 패키지의 기능적인 부분을 격리하고 그리고 이것을 더 작은 메모리 패키지로서 사용하므로서 결함 멀티-다이 메모리 패키지의 재생을 교시하고 있다.
Figure P1020087016960
멀티-다이 패키지, 메모리 다이, 싱글 다이, 전압 공급선, 외부 연결부, 메모리 제품 라인, 메모리 제품

Description

결함 멀티-다이 패키지의 재생{RECYCLING FAULTY MULTI-DIE PACKAGES}
본 발명은 결함 다이를 포함하고 있는 멀티-다이 패키지를 재생하는 방법 및 시스템에 관한 것이다. 결함 멀티-다이 메모리 패키지의 재생은 패키지의 기능 부분을 분리하고 그리고 이것을 더 작은 메모리 팩키지로서 사용하므로서 달성된다.
멀티-다이 패키지는 디지털 메모리 제조 분야에서 잘 알려져 있다. 이들은 다이-제조의 한계로 인해서, 단일 칩으로 필요한 양의 메모리를 제공하는데 실용적이지않을 때 전형적으로 사용된다.
멀티-다이 패키지에서 사용되는 다이들이 자체가 대형이므로, 그 수율은 한정되고 유한하다. 종종 결함 다이가 "다이 소트(sort)" 프로세스에서 발견되는데, 다이는 자르지않은 웨이퍼에서 테스트된다. 하지만, 일부의 결함 다이는 웨이퍼가 절단되고 그리고 다이가 조립된 후까지 감지되지않는다. 이 단계에서, 패키지의 이웃 다이들 중에 하나가 결함이 있다면 기능 다이를 사용할 방법이 없다. 이것은 수율에 있어서 상당한 감소를 야기하고 그리고 제조업자에게 이익의 상당한 손실을 야기한다.
수많은 실예를 통해서, 조립 후에 결함이 발견되는 다이의 가능성이 10%라면, 결함 듀얼-다이 패키지의 가능성은 19%이고, 그리고 하나의 기능 다이를 가진 패키지의 가능성은 18%인데, 이것은 1-(0.9*0.9+0.1*0.1)의 식으로부터 결과된 것이다.
이들 백분율은 상당한 제조 물량에 영향을 미치게 될 것이다. 결함 멀티-다이 패키지는 단일-다이 패키지로서 실제로 사용될 수 없는데, 이것은 결함으로서 통상 표시되지않기 때문이다. 다시 말해서, 기능 다이는 골라내지않고, 그리고, 대부분의 경우, 결함 다이의 존재는 기능 다이의 사용을 방해한다. 이러한 결함 멀티-다이 패키지를 싱글-다이 패키지로서 사용하기 위한 수단과 방법을 제공하는 것이 바람직하다.
상기한 문제점은 커다란 다이의 적재가 보통인 상황에서 심각하다. 전형적으로, 이들 경우는 주로 고밀도 플래시 메모리 디바이스(현재는 대부분 NAND-타입 메모리)의 생산, 그리고 대형 DRAM 디바이스의 생산에서 발생한다. 적재 메모리 다이는 널리 사용되고 있는데, 이것은 동일 패키지 면적당 다이의 더 큰 밀도를 제공하기 때문이다.
대형 다이의 제조 비용은 고가이다. 또한, 대형 다이는 비교적 고장율이 높다. 다른 타입의 집적 디지털 회로에서, 부품의 일부를 사용할 수 없는 한편, 메모리 칩은 기능적으로 동질이다. 그러므로, 메모리 디바이스의 일부는 주로, 더 작은 용량의 메모리 칩으로서 이용가능하다. 생산에서 부분적으로 손상된 메모리 칩을 사용하는 방법을 개시한 종래 기술은 없다.
결함 멀티-다이 패키지를 실제로 사용될 수 있는 더 작은 수의 액티브 다이를 가진 패키지로 재생(즉, 컨버팅)하는 방법을 갖추는 것은 바람직하다.
명백하게 하기 위해서, 다음의 여러 가지 용어는 본 명세서의 문맥 내에서 사용하는 것으로 특히 한정된다. 용어 "멀티-다이"는 본 명세서에서 유사한 타입의 하나 이상의 메모리 다이를 포함하고 있는 패키지를 말한다(또한 멀티-다이 패키지로 알려져 있다). 용어 "SDP"는 본 명세서에서 싱글-다이 패키지를 말한다. 용어 "DDP"는 2개의 유사한 다이를 포함하고 있는 멀티-다이를 말한다(즉, 듀얼-다이 패키지). 용어 "QDP"는 본 명세서에서 4개의 유사한 다이를 포함하고 있는 멀티-다이를 말한다(즉, 쿼드-다이 패키지).
용어 "탑 다이"는 본 명세서에서는 DDP에서 상부 타이로서 선택되는 다이를 말한다. 용어 "버텀 다이"는 본 명세서에서는 DDP에서 하부 다이로서 선택되는 다이를 말한다. 용어 "기능 다이"는 본 명세서에서는 결함이 없는 다이를 말한다.
더욱이, 용어 "다이-패드"는 본 명세서에서 전형적으로 본드 및 핀을 통해서 다이를 외부 시스템에 연결하는데 사용하는 다이의 주변의 도체 영역을 말한다. 용어 "패키지의 바디"는 본 명세서에서 연결 핀을 배제하고, 패키지의 솔리드 부분을 말한다. 용어 "자기-격리 디자인"은 본 명세서에서, 그 전압 공급, 또는 VCC가 연결 단락될 때, 다른 상호 연결된 디바이스에 부하를 걸지않도록 설계된 I/O 회로를 말한다. 용어 "액티브"는 본 명세서에서 전력이 공급되는 다이를 말한다. 유사하게, 액티브하지않은 다이는 전력이 공급되지않는 다이를 말한다.
본 발명의 목적은 멀티-다이 패키지를 설계하는 수단 및 방법을 제공하여 결함있는 다이의 검출에 따라, 더 작은 용량의 액티브 다이를 가진 사용가능한 패키지로 쉽게 갱신할 수 있다.
명확함을 위해, 본 발명에 따라서, 결함있는 DDP를 사용가능한 SDP로 만들기 위한 수단 및 방법의 개략적인 내용을 설명한다. 이들 방법은 (1)필요할 때, 결함있는 다이는 외부로 격리될 수 있도록 패키지에서 일정한 핀을 분리하는 단계; (2)필요할 때, 전류의 서지(surge)에 의해 연소될 수 있는 다이의 퓨즈 연결을 실시하는 단계; 그리고 (3)전기 기술 분야에서 잘 알려진 다른 유사한 접근;을 포함한다.
2개의 유사한 다이가 DDP에서 상부 다이 및 하부 다이로서 사용될 때, 이들 각각은 특정된 상부 및 하부로서 자체의 상태를 가지고 있어서, 호스트 시스템은 이들 각각을 개별적으로 어드레스할 수 있다. 종래 기술에서, 이것은 여러 가지 방식으로 이루어졌다. 본 발명을 더 잘 이해하기 위해서, 여러 가지 실행하기 적합한 대체 방법이 설명된다. 이들 방법의 대표적인 실시예는:
(1)다이로 구축될 수 있는, 하부 다이로서 작용하도록 제조된 다이로부터 상부 다이로서 작용하도록 제조된 다이 사이를 구별하는, 다이 사이의 영원한(예컨대, "하드-와이어") 구별;
(2)다이가 비휘발성 메모리를 가지고 있다는 사실에 근거해서, 다이가 상부 다이인지 또는 하부 다이인지를 지시하는 데이터 비트가 제조 동안에 다이 내에 프로그램될 수 있다. 이들 방법을 수행하는 것은 다이는 그 제조에 있어서 물리적으로 동일하고, 그리고 소프트웨어에 의해서 "상부" 또는 "하부"로 라벨부착되는 것이다. 이들 해결책을 사용하여 저장될 데이터의 양이 1 비트의 정보이므로, 간단한 퓨즈가 이러한 데이터-비트 메모리로서 작용할 수 있다. 이러한 방법을 수행하는 것은 이러한 퓨즈가 할당된 하나의 타입의 다이로 연소되도록 하고, 그리고 연소되지않고 남은 것은 다른 타입의 다이로 할당된다;
(3)유일한 시리얼 넘버가 다이 각각에 프로그램될 수 있는데 이것은 ISA Plug & Play 디바이스로 이루어지면서, 호스트 컴퓨터에 의해 판독되고 그리고 디코딩될 수 있다. 이러한 방법을 수행하는 것은 시리얼 넘버가 적절한 어드레스 위치를 위한 인덱스로서 변역된다;
(4)이진법 제어 입력이 각각의 다이에 제공될 수 있어서 각각의 다이에 상부 및 하부 상태를 표시할 수 있다. 이러한 방법을 수행하는 것은 호스트 시스템에서 설치에 따라 결정될 다이의 표시를 허용한다; 그리고
(5)각각의 다이(또는 상기한 방법들중의 하나를 사용하는 다이 클러스터)를 위한 분리된 "칩 선택" 신호는 패키지에 신호를 주므로서 다이들중에 하나가 작동되기 시작하는 지시를 제공할 수 있다. 이러한 방법을 수행하는 것은 다이의 롤이 유연해지게 하며, 그리고 양 다이가 제조 및 설치시에 동일하게 되도록 한다.
본 발명의 실시예는 패키지가 선택된 다이 표시의 상응하는 방법에 따라 호스트 시스템을 기능 다이에 연결되도록 한다. 상기 실예로서 설명한 5개의 다이 표시 해결책의 리스트를 사용하여, 호스트 시스템을 기능 다이에 연결하는 것은 다음의 방식으로 이루어진다:
(a)다이 표시가 다이 내에 하드-와이어로 되 있다면(상기 (1)에서 설명한 바와 같이), 재생을 위해 이용가능한 다이는 고유하게 "기능 상부 다이" 및 "기능 하부 다이"의 2개의 타입이 될 것이다. 재생된 DDP를 사용하는 호스트 시스템은 2개의 타입이 될 수 있는데, 각각의 타입은:
(ⅰ)호스트 시스템에서 한쌍의 위치: 기능 상부 다이를 위한 하나의 와이어, 그리고 기능 하부 다이를 위한 하나의 와이어. 단지 하나의 위치는 기능 상부 또는 기능 하부의 다이의 타입에 대응하여, 재생된 다이를 포함하고 있다(호스트 시스템은 전원이 켜지면서 2개의 타입중 어느 것이 존재하는지 확인할 수 있고, 그리고 표시된 상태에 따라, 다이를 적절하게 어드레스할 수 있다. 다른 비어있는 소켓은 프로세스를 방해하지않을 것이다); 또는
(ⅱ)기능은 동일하지만, 수용한 재생 다이의 타입이 다른 호스트 시스템의 2개의 버전(기능 상부 다이를 위해 와이어된 하나의 버전은 하부 다이를 무시하고, 그리고 기능 하부 다이를 위해 와이어된 다른 버전은 상부 다이를 무시한다). 호스트 시스템의 제 1 버전은 기능 상부 다이를 가진 재생 다이로 사용되고, 그리고 제 2 버전은 기능 하부 다이를 가진 재생 다이로 사용된다;
(b)다이 표시가 다이의 제조 동안에 다이 내에 프로그램되어 있다면(상기한 (2) 및 (3)과 같이), 상기한 (a)과 같은 해결책이 적용될 수 있다;
(c)다이 표시가 다이의 외부 와이어링에 의해 제어된다면(상기한 (4)에서 설명한 바와 같이), 호스트 시스템은 하나의 소켓을 가지며, 그리고 상부 다이로서 재생 다이를 항상 처리하도록 프로그램될 수 있어서, 양 다이 지시를 상부 다이와 같이 거동하도록 보낼 수 있고, 그리고 전원을 제공하지않으므로서 결함있는 다이를 무력화시킨다(즉, VCC). 명백하게, 호스트 시스템은 또한 이러한 타입의 임의의 재생 다이를 하부 다이로서 사용하도록 디자인될 수 있다. 선택적인 VCC 적용은 다음과 같이 건설적으로 또는 파괴적으로 수행될 수 있다:
(ⅰ)건설적으로-결함있는 다이의 VCC는 연결되지않고 남아있을 수 있고, 그리고 기능 다이의 VCC는 연결될 수 있다; 또는
(ⅱ)파괴적인-양 VCC 라인은 미리 연결될 수 있고, 그리고 결함있는 다이의 VCC는 절단, 파손, 또는 절연될 수 있다; 그리고
(d)다이 할당이 "칩 선택" 신호를 사용하여 이루어진다면(이전 섹션의 (5)에서 설명한 바와 같이), 외부 와이어링 할당을 위해, 상기 (c)에서 설명한 바와 같은 해결책이 적용될 수 있다. 호스트 시스템은 양 다이를 "상부 다이"로 항상 지시할 수 있고 그리고 VCC를 기능 다이에만 제공한다.
상기 설명은 본 발명을 가능하게 하는 4개의 가능한 방법을 설명하고 있다. 4개의 방법이 모든 리스트라는 의미는 결코 아니다. 이들은 하드웨어 해결책(방법 (a) 및 (c)), 소프트웨어 해결책(방법 (b) 및 (d)), 빌트-인 해결책(방법 (a) 및 (b)), 그리고 외부에서 제어되는 해결책(방법 (c) 및 (d)):을 의미하는 "투-바이-투" 조합을 단지 보여주기 위해서 선택된 것이다.
2개의 패드 중에서 하나가 단일 소스에 연결될 필요가 있는, 상기 설명한 모든 실시예에서, 2개의 사전 와이어(pre-wired) 연결 중의 하나를 분리시키고, 또는 2개의 분리된 연결 중의 하나를 연결하는 수단이 필요하다. 사전 와이어 연결을 분리하기 위한 전형적인 수단은: 기계적인 절단, 과도한 전류 흐름에 의한 연소, 그리고 부도체 코팅으로 절연 등이다. 이들 모든 방법은, 다른 방법에 추가해서, 종래에 잘 알려져 있다. 2개의 분리 패드를 연결하는 전형적인 수단은 도체 연결이다(즉, 납땜 와이어). 이들 해결책은 또한 종래 잘 알려져 있다.
그러므로, 본 발명에 따라서, 먼저 멀티-다이 패키지가 제공되어 있는데, 이 패키지는 (a) 복수의 메모리 다이; 그리고 (b) 상기 복수의 메모리 다이의 싱글 다이에 배타적으로 전압 공급선을 제공하기 위해서, 상기 복수의 메모리 다이의 각각을 위한 패키지로부터의 적어도 하나의 외부 연결부;를 포함하고 있다.
바람직하게, 복수의 메모리 다이는 플래시 메모리 다이를 포함하고 있다.
바람직하게, 복수의 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하고 있다.
바람직하게, 복수의 메모리 다이는 자기-격리(self-isolating) 설계로 구성되는 적어도 하나의 외부 연결부 중 하나의 외부 연결부를 가지고 있다.
바람직하게, 하나의 외부 연결부는 복수의 메모리 다이의 싱글 다이에 I/O 회로를 위해 전압 공급선을 배타적으로 제공하도록 구성되어 있다.
본 발명에 따라서, 먼저 멀티-다이 메모리 패키지가 제공되어 있는데, 이 패키지는 (a) 복수의 메모리 다이 중 제 2 메모리 다이가 액티브할 때 제 1 메모리 다이는 액티브하지않는 복수의 메모리 다이;를 포함하고 있다.
바람직하게, 복수의 메모리 다이는 플래시 메모리 다이를 포함하고 있다.
바람직하게, 복수의 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하고 있다.
바람직하게, 제 1 메모리 다이는 결함이 있다.
본 발명에 따라서, 먼저 메모리 제품 라인이 제공되어 있는데, 이 메모리 제품 라인은 (a) 적어도 2개의 메모리 제품을 포함하고 있고, 적어도 2개의 메모리 제품은, (ⅰ) 실제로 동일한 사용가능한 메모리 사이즈; (ⅱ) 적어도 2개의 메모리 제품의 각각을 위한 다른 인터페이스 명세; 그리고 (ⅲ) 적어도 2개의 메모리 다이;를 포함하고 있고, 적어도 2개의 메모리 제품의 각각은 액티브하지않는 상기 적어도 2개의 메모리 다이의 다른 서브셋을 가지고 있다.
바람직하게, 메모리 다이는 플래시 메모리 다이를 포함하고 있다.
바람직하게, 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하고 있다.
본 발명에 따라서, 먼저 멀티-다이 메모리 패키지를 사용하는 방법이 제공되어 있는데, 이 방법은 (a) 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계; (b) 복수의 메모리 다이 중 제 1 다이에서 고장을 검출하는 단계; 그리고 (c) 복수의 메모리 다이 중 제 2 메모리 다이를 액티브하는 한편, 제 1 메모리 다이는 액티브하지않는 단계;를 포함하고 있다.
바람직하게, 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계는 복수의 플래시 메모리 다이를 제조하는 단계를 포함하고 있다.
바람직하게, 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계는 복수의 NAND-타입 플래시 메모리 다이를 제조하는 단계를 포함하고 있다.
이들 및 다른 실시예는 아래의 상세한 설명과 실 예를 통해서 나타날 것이다.
여기에 설명된 본 발명은 단지 실시예를 통해서, 첨부 도면을 참조하여 설명된다.
도 1은 전형적인 종래 설계로 예시된 DDP의 개략적인 도식 다이어그램;
도 2는 수정된 VCC 라인으로 팩키지된 DDP의 개략적인 도식 다이어그램;
도 3은 수정된 VCC 라인 및 VCC_I/O 라인으로 팩키지된 DDP의 개략적인 도식 다이어그램이다.
본 발명은 결함있는 다이를 포함하고 있는 멀티-다이 패키지를 재생하기 위한 방법 및 시스템이다. 본 발명에 따라서, 결함있는 다이를 포함하는 멀티-다이 패키지를 재생하기 위한 원리 및 작동은 아래 설명 및 도면을 참조하여 더 잘 이해될 것이다.
도 1은 상부 다이(22) 및 하부 다이(24)를 포함하는 전형적인 듀얼-다이 패키지 실예(20)(또는 DDP 실예(20))의ㅣ 개략적인 도식 다이어그램이다. 도 1에 도시된 DDP 실예(20)는 종래 DDPK 얼마나 전형적으로 설계되었는지를 보여줄 목적으로 도시하였다.
이러한 구성은 상부 다이(22)가 모든 패키지 컨텍트(말하자면, VCC(25), CS(26), I/O(27), 및 GND(28))에 연결을 유지하므로, 상부 다이(22)가 결함있으면, 하부 다이(24)의 성능, 그러므로 모든 DDP 실예(20)는 충격을 받는다. VCC(25)는 전원이고, 그리고 CS(26)는 "칩 셀렉트"이고(버스에서 칩의 패키지를 개별적으로 셀렉팅하는 한편, 다른 패키지를 디셀렉팅하는데 사용된다), I/O(27)는 입력/출력 신호이고, 그리고 GND(28)는 DDP 실예(20)의 접지이다. 도 1은 종래 기술의 실예일 뿐만 아니라 멀티-다이 패키지의 실예로서 도시되어 있다. 도 1에 도시된 설계는 DDP를 위한 것이고, 유사한 설계는 또한 멀티-다이 패키지를 위해 사용될 수 있다.
도 2는 상부 다이(32)와 하부 다이(34)를 포함하는 수정된 듀얼-다이 패키지(30)(또는 DDP(30))의 개략적인 도식 다이어그램을 도시하고 있다. DDP(30)는 2개의 다이 각각을 위한 개별적인 DC 전원을 포함하고, 그리고 DDP(30)의 패키지에서 개별적인 핀을 가지고 있다. VCC_T(35)는 상부 다이(32)에 DC 전압을 공급하고, 그리고 VCC_B(39)는 하부 다이(34)에 DC 전압을 공급한다. 이러한 실시예는 단지 공통 VCC(25)가 상부 다이(22) 및 하부 다이(24) 양자에 전원을 공급하는, 도 1에 도시된 DDP 실예(20)의 구성과 대비된다. DDP(30)(도 2에 도시됨)는 DDP 실예(20)(도 1에 도시됨)와 유사하게 공통 CS(36), I/O(37), 및 GND(38)를 이용하고 있다. 도 2에 도시된 설계가 DDP를 위한 것인 한편, 유사한 설계가 멀티-다이 패키지를 위해 또한 사용될 수 있다.
2개의 다이 중에서 하나가 결함있고 그리고 격리되어 있는 경우에, 도 2에 도시된 DDP(30)는 관련 VCC 핀(VCC_T(35) 또는 VCC_B(39))이 사용자에 의해 분리되게 한다. 이러한 시나리오에서, 결함있는 멀티-다이 패키지는 "상부 결함" 및 "하부 결함"의 범주로 분류될 수 있다. 하나의 다이가 결함이 있으므로 해서, SDPs가 되는 이들 패키지의 사용자는 결함있는 다이의 핀에 전압을 공급할 수 없도록 이들이 실행될 시스템을 설계할 수 있다. 예를 들면, 하부 다이가 결함있는 다이일 경우에 모든 하부 다이를 무력화(즉, 불능)시킬 수 있다.
다이들 중에 하나를 무력화시키는 추가적인 방법은: (1)결함있는 다이에 상응하는 패키지의 레그(즉, 핀)를 절단한다; (2)결함있는 다이에 상응하는 패키지의 레그를 절연 코팅으로 코팅한다; (3)결함있는 다이에 상응하는 패키지의 관련 도체 아래의 도체 패드(즉, 납땜 조인트)를 제거한다; 그리고 (4)인-라인 퓨즈 연결부를 관련 VCC 회로 트레이스 내로 용융시켜서, 전압 공급을 차단한다.
전원 시스템으로부터 다이-패드를 분리하기 위한 다른 방법 및 수단이 있다는 것은 이해될 것이다. 본 발명은 임의의 이러한 방법 또는 수단의 실시예를 포함한다.
본 발명에서, 결함있는 다이의 핀에서 전압을 얻을 수 없을 때, 다이는 호스트 시스템에 부하를 주지않고 제 2 다이에 간섭을 야기하지않도록 다이를 설계한다는 것은 이해될 것이다. 이러한 방법의 다이 설계는 종래 잘 알려져 있고 그리고 종종 라인 리시버(AM26C32-Quadruple Differential Line Receiver, Texas Instruments, Post Office Box 655303 Dallas, Texas 75265, hppt://focus.ti.com/lit/ds/symlink/am26c32.pdf에서 pdf 웹 포커스 파일로 설명되어 있음)로 사용되고, 리시버는 이것을 VCC로부터 간단히 분리하므로서 오프된다. 본 출원에서, 이러한 타입의 설계는 "자기-격리 설계"라 할 것이다.
도 3은 상부 다이(42)와 하부 다이(44)를 포함하고 있는 수정된 DDP(40)의 개략적인 도식 다이어그램을 도시한다. 본 실시예에서, 각각의 다이는 2개의 다른 전압 공급원을 가지고 있는데, 이 2개는 (1)상부 다이(42)용 Core VCC_T(45) 그리 고 하부 다이(44)용 Core VCC_B(49), 그리고 (2)상부 다이(42) 및 하부 다이(44) 양자에 I/O 전압 공급을 위한 공통 VCC_I/O(50)와 같이, 패키지에 연결된 I/O 회로 공급을 위한 하나 그리고 코어 전압 공급을 위한 하나이다. DDP(40)(도 3에 도시됨)는 DDP 실예(30)(도 2에 도시됨)와 유사한 공통 CS(46), I/O(47), 그리고 GND(48)를 이용한다.
도 3에 도시된 VCC_I/C(50)는 다이의 단지 I/O(47)에만 공급되면서, 양 다이에 공통으로 남아있을 수 있다. I/O(47)는 매우 작고, 그러므로 다이의 결함있는 부분과 같지않다. 본 실시예는 I/O(47)를 위한 표준 설계를 허용하는데, 이것은 결함있는 다이가 호스트 시스템에 장착되지않는 것을 보장하기 위해서 특별히 설계된 I/O가 필요한, 도 2의 실시예에서, I/O(37)와 대비된다. 하지만, 본 발명의 다른 바람직한 실시예에서, 2개의 다이의 VCC_I/O(50)는 각각의 다이를 위한 개별적인 공급원으로 분리될 수 있어서 다이들 중에 하나는 그 상응하는 I/O VCC(도시생략)를 불능으로 하므로서 무력화될 수 있다. 그러므로, 본 발명에 따라서, 결함있는 다이는 그 VCC를 불능으로 하므로서, 그 I/O VCC를 불능으로 하므로서, 또는 양 요소를 불능으로 하므로서 무력화될 수 있다. 도 3에 도시된 설계가 DDP를 위한 것이고, 유사한 설계가 또한 멀티-다이 패키지에 사용될 수 있다.
기능 다이를 구재하기 위해서 멀티-다이 패키지가 결함있는 다이의 무력화(즉, 불능)를 가능하게 설계되어 있는 임의의 실시예를 포함할 수 있다는 것은 이해될 것이다. 멀티-다이 패키지에 관해서, 2개 이상의 패키지에서 임의의 수의 다이를 포함하고 있는 실시예는 본 발명에 포함된다. 더욱이, 본 발명은 적어도 VCC 공급 라인의 일부가 결함있는 다이를 격리하기 위해서 분리되어 있는 한, 임의의 수의 VCC 공급 라인을 가진 실시예를 포함한다.
본 발명을 한정된 수의 실시예에 관하여 설명하였지만, 본 발명의 많은 변형, 수정 및 다른 적용은 이루어질 수 있다.

Claims (15)

  1. 멀티-다이 패키지에 있어서,
    (a) 복수의 메모리 다이; 그리고
    (b) 상기 복수의 메모리 다이의 싱글 다이에 배타적으로 전압 공급선을 제공하기 위해서, 상기 복수의 메모리 다이의 각각을 위한 패키지로부터의 적어도 하나의 외부 연결부;를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  2. 제 1 항에 있어서, 상기 복수의 메모리 다이는 플래시 메모리 다이를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  3. 제 1 항에 있어서, 상기 복수의 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  4. 제 1 항에 있어서, 상기 복수의 메모리 다이는 자기-격리 설계로 구성되는 적어도 하나의 외부 연결부 중 하나의 외부 연결부를 가진 것을 특징으로 하는 멀티-다이 메모리 패키지.
  5. 제 1 항에 있어서, 상기 적어도 하나의 외부 연결부 중 하나의 외부 연결부는 상기 복수의 메모리 다이의 싱글 다이에 I/O 회로를 위해 전압 공급선을 배타적 으로 제공하도록 구성된 것을 특징으로 하는 멀티-다이 메모리 패키지.
  6. 멀티-다이 메모리 패키지에 있어서,
    (a) 복수의 메모리 다이 중 제 2 메모리 다이가 액티브할 때 제 1 메모리 다이는 액티브하지않는 복수의 메모리 다이;를 포함하고 있는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  7. 제 6 항에 있어서, 상기 복수의 메모리 다이는 플래시 메모리 다이를 포함하고 있는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  8. 제 6 항에 있어서, 상기 복수의 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하고 있는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  9. 제 6 항에 있어서, 상기 제 1 메모리 다이는 결함있는 것을 특징으로 하는 멀티-다이 메모리 패키지.
  10. 메모리 제품 라인에 있어서,
    (a) 적어도 2개의 메모리 제품을 포함하고 있고,
    상기 적어도 2개의 메모리 제품은,
    (ⅰ) 실제로 동일한 사용가능한 메모리 사이즈;
    (ⅱ) 상기 적어도 2개의 메모리 제품의 각각을 위한 다른 인터페이스 명세; 그리고
    (ⅲ) 적어도 2개의 메모리 다이;를 포함하고 있고,
    상기 적어도 2개의 메모리 제품의 각각은 액티브하지않는 상기 적어도 2개의 메모리 다이의 다른 서브셋을 가지고 있는 것을 특징으로 하는 메모리 제품 라인.
  11. 제 10 항에 있어서, 상기 적어도 2개의 메모리 다이는 플래시 메모리 다이를 포함하는 것을 특징으로 하는 패키지.
  12. 제 10 항에 있어서, 상기 적어도 2개의 메모리 다이는 NAND-타입 플래시 메모리 다이를 포함하는 것을 특징으로 하는 패키지.
  13. 멀티-다이 메모리 패키지를 사용하는 방법에 있어서,
    (a) 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계;
    (b) 상기 복수의 메모리 다이 중 제 1 다이에서 고장을 검출하는 단계; 그리고
    (c) 상기 복수의 메모리 다이 중 제 2 메모리 다이를 액티브하는 한편, 상기 제 1 메모리 다이는 액티브하지않는 단계;를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지를 사용하는 방법.
  14. 제 13 항에 있어서, 상기 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계는 복수의 플래시 메모리 다이를 제조하는 단계를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지를 사용하는 방법.
  15. 제 13 항에 있어서, 상기 복수의 메모리 다이를 담도록 멀티-다이 메모리 패키지를 제조하는 단계는 복수의 NAND-타입 플래시 메모리 다이를 제조하는 단계를 포함하는 것을 특징으로 하는 멀티-다이 메모리 패키지를 사용하는 방법.
KR1020087016960A 2006-01-11 2007-01-08 결함 멀티-다이 패키지의 재생 KR100957806B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US75760206P 2006-01-11 2006-01-11
US60/757,602 2006-01-11
US11/395,226 US7569923B2 (en) 2006-01-11 2006-04-03 Recyclying faulty multi-die packages
US11/395,226 2006-04-03

Publications (2)

Publication Number Publication Date
KR20080075918A true KR20080075918A (ko) 2008-08-19
KR100957806B1 KR100957806B1 (ko) 2010-05-13

Family

ID=38232036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087016960A KR100957806B1 (ko) 2006-01-11 2007-01-08 결함 멀티-다이 패키지의 재생

Country Status (5)

Country Link
US (2) US7569923B2 (ko)
EP (1) EP1972009A2 (ko)
JP (1) JP2009523296A (ko)
KR (1) KR100957806B1 (ko)
WO (1) WO2007080573A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008076790A2 (en) 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
US7745234B2 (en) * 2008-06-30 2010-06-29 Sandisk Corporation Method for reclaiming semiconductor package
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
KR20160029511A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 스택 패키지 및 그를 포함하는 시스템 인 패키지
KR102468792B1 (ko) 2015-11-13 2022-11-18 삼성전자주식회사 인터페이스 보드, 그를 포함하는 mcp 테스트 시스템 및 이를 이용한 mcp 테스트 방법
KR101998026B1 (ko) * 2018-06-08 2019-07-08 삼성물산 주식회사 멀티칩 패키지를 재활용하는 방법 및 이에 관한 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953265A (en) * 1997-09-29 1999-09-14 Emc Corporation Memory having error detection and correction
JP3859912B2 (ja) * 1999-09-08 2006-12-20 株式会社東芝 不揮発性半導体記憶装置
US6434044B1 (en) * 2001-02-16 2002-08-13 Sandisk Corporation Method and system for generation and distribution of supply voltages in memory systems
KR100463199B1 (ko) * 2002-03-04 2004-12-23 삼성전자주식회사 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
US6976194B2 (en) * 2002-06-28 2005-12-13 Sun Microsystems, Inc. Memory/Transmission medium failure handling controller and method
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US8212367B2 (en) * 2004-11-10 2012-07-03 Sandisk Il Ltd. Integrated circuit die with logically equivalent bonding pads
KR100697270B1 (ko) * 2004-12-10 2007-03-21 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법

Also Published As

Publication number Publication date
US20090263935A1 (en) 2009-10-22
EP1972009A2 (en) 2008-09-24
US7964445B2 (en) 2011-06-21
US20070158825A1 (en) 2007-07-12
WO2007080573A2 (en) 2007-07-19
JP2009523296A (ja) 2009-06-18
KR100957806B1 (ko) 2010-05-13
WO2007080573A3 (en) 2009-04-16
US7569923B2 (en) 2009-08-04

Similar Documents

Publication Publication Date Title
KR100957806B1 (ko) 결함 멀티-다이 패키지의 재생
EP1386398B1 (en) Antifuse reroute of dies
KR100283030B1 (ko) 반도체 장치의 레이 아웃 구조
JPH10503042A (ja) 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法
US20040261049A1 (en) Circuit and method for error test, recordation, and repair
US7924646B2 (en) Fuse monitoring circuit for semiconductor memory device
CN102034803A (zh) 半导体装置及其控制方法
US20060002205A1 (en) Semiconductor device having relief circuit for relieving defective portion
US20050052932A1 (en) Circuitry for a programmable element
KR19980070801A (ko) 마스터 슬라이스로부터 제조되고 마스터 슬라이스에 대한 선택후 쉽게 변환되는 작동모드를 갖는 반도체 집적회로장치
CN101553919A (zh) 重复利用不合格的多晶元封装
CN100421177C (zh) 具有冗余电路的集成存储器电路及取代存储器区域的方法
CN217543321U (zh) 芯片版本识别电路及芯片
KR100324816B1 (ko) 반도체소자의퓨즈레이아웃방법및그장치
US6985396B2 (en) Semiconductor integrated circuit
TW571313B (en) Unit-architecture with implemented limited bank-column-select repairability
US6650576B2 (en) Semiconductor memory and memory board therewith
JP2000149591A (ja) 半導体記憶装置
JPS60136999A (ja) メモリ集積回路装置
KR100321165B1 (ko) Mml내에서의칼럼여분의접속방법및그장치
JPS6158254A (ja) 半導体集積回路装置
US20030209790A1 (en) Semiconductor memory module
JP2005093592A (ja) 半導体装置
JP2002372570A (ja) マルチチップモジュール及びそのテスト方法
JPS59144097A (ja) 半導体デジタル回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee