KR101998026B1 - 멀티칩 패키지를 재활용하는 방법 및 이에 관한 메모리 장치 - Google Patents

멀티칩 패키지를 재활용하는 방법 및 이에 관한 메모리 장치 Download PDF

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Abstract

멀티칩 패키지(Multi-chip package)를 재활용하는 메모리 장치는, 데이터가 저장되는 제 1 칩, 제 1 칩을 제어하는 제 2 칩, 주 핀 그룹 및 보조 핀 그룹을 포함하는, 멀티칩 패키지, 멀티칩 패키지와 연결되어 멀티칩 패키지를 제어하는 제어기를 포함하고, 보조 핀 그룹은 제 2 칩이 비활성화 또는 리셋되면, 제 1 칩과 제어기 사이의 인터페이스를 제공하도록 구성된다.

Description

멀티칩 패키지를 재활용하는 방법 및 이에 관한 메모리 장치 {METHOD FOR RECYCLING MULTI-CHIP PACKAGE AND MEMORY DEVICE THEREOF}
본 개시는 멀티칩 패키지를 재활용하는 방법 및 이에 관한 메모리 장치에 관한 것이다.
반도체 장치는 어플리케이션의 성능 조건을 만족하기 위해, 멀티칩 패키지(Multi-chip package; MCP) 형태로 발전되고 있다. 여기서, 멀티칩 패키지는 여러 종류의 반도체를 하나로 통합하여 만든 반도체를 의미하며, 최근에는 멀티칩 패키지 내에 제어기(controller)를 내장한 eMMC(Embedded Multi Media Card), eMCP(Embedded Multi Chip Package), UFS(Universal Flash Storage) 등과 같은 기술이 적용된 메모리 장치가 출시되고 있다. 멀티칩 패키지에 관한 기술 발전으로 인해 태블릿 PC, 휴대폰, PDA(personal digital assistant), 랩톱, 미디어 플레이어, GPS(global positioning system) 장치, 전자책 단말기, MP3 플레이어, 디지털 카메라를 포함한 휴대용 전자 장치들의 성능이 향상되고 크기는 점점 작아지는 추세이다.
그러나, 멀티칩 패키지의 경우 외부 장치와 인터페이스가 연결되는 칩에 문제가 발생하면 다른 칩들의 기능이 정상임에도 불구하고 멀티칩 패키지 전체를 사용할 수 없는 문제가 발생할 수 있다.
멀티칩 패키지에 포함된 단일 칩들을 재활용하는 방법 및 이에 관한 메모리 장치가 제공될 필요가 있다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
일 측면에 따른, 멀티칩 패키지(Multi-chip package)를 재활용하는 메모리 장치는, 데이터가 저장되는 제 1 칩, 제 1 칩을 제어하는 제 2 칩, 주 핀 그룹 및 보조 핀 그룹을 포함하는, 멀티칩 패키지, 멀티칩 패키지와 연결되어 멀티칩 패키지를 제어하는 제어기를 포함하고, 제 2 칩이 비활성화 또는 리셋 상태가 되면 보조 핀 그룹은 제 1 칩과 제어기 사이의 인터페이스를 제공하도록 구성될 수 있다.
또한, 제 2 칩은 보조 핀 그룹을 통해 비활성화 또는 리셋 상태로 설정될 수 있다. 한편, 제 2 칩은 주 핀 그룹을 통해 비활성화 또는 리셋 상태로 설정될 수 있다. 여기서 제 2 칩이 비활성화 또는 리셋 상태가 되면, 제어기는 보조 핀 그룹을 통해 제 1 칩을 제어하도록 구성될 수 있다.
여기서, 멀티칩 패키지는 주 핀 그룹에 대응되는 제 1 솔더볼 그룹 및 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고, 메모리 장치는 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount) 되지 않은 상태로, 멀티칩 패키지가 조립된 것일 수 있다.
또한, 멀티칩 패키지는 주 핀 그룹에 대응되는 제 1 솔더볼 그룹 및 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고, 메모리 장치는 멀티칩 패키지가 조립될 때, 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount)될 수 있다.
또한, 멀티칩 패키지는 플래시 메모리이고 제어기는 SSD 메모리의 제어기일 수 있다. 여기서, 멀티칩 패키지는 eMMC(embedded Multi Media Card), eMCP (embedded Multi Chip Package), UFS(Universal Flash Storage) 중 적어도 하나일 수 있다. 그리고, 제 1 칩은 raw NAND 이고, 제 2 칩은 NAND 제어기일 수 있다.
한편, 보조 핀 그룹은 멀티칩 패키지의 재활용 이전에 멀티칩 패키지의 테스트를 위해 제공되었던 것일 수 있다.
또한, 제어기는 제 1 칩을 제어하기 위해, 보조 핀 그룹의 핀 맵(pin map)에 기초하여 프로그래밍될 수 있다.
다른 일 측면에 따른, 멀티칩 패키지를 재활용하는 방법에서, 멀티칩 패키지는 데이터가 저장되는 제 1 칩, 제 1 칩을 제어하는 제 2 칩, 주 핀 그룹 및 보조 핀 그룹을 포함하고, 멀티칩 패키지 재활용 방법은 멀티칩 패키지가 포함된 메모리 장치에 제어기를 추가하는 단계; 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계; 및 제 2 칩이 비활성화 또는 리셋 상태가 되면, 제어기가 제 1 칩을 제어할 수 있도록, 보조 핀 그룹을 이용하여 제 1 칩과 제어기 사이의 통신이 연결되는 단계를 포함할 수 있다.
또한, 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계는 보조 핀 그룹을 통해 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계일 수 있다. 또한, 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계는 주 핀 그룹을 통해 상기 제 2 칩이 비활성화 또는 리셋 상태로 설정하는 단계일 수 있다.
여기서, 멀티칩 패키지가 주 핀 그룹에 대응되는 제 1 솔더볼 그룹 및 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고, 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount) 되지 않고, 멀티칩 패키지가 조립된 경우, 보조 핀 그룹을 이용하여 제 1 칩과 제어기 사이의 통신이 연결되는 단계는, 제 2 솔더볼 그룹에 포함된 볼을 기판에 마운트하는 단계를 포함할 수 있다.
또한 멀티칩 패키지 재활용 방법은, 제어기가 제 1 칩을 제어하기 위해, 보조 핀 그룹의 핀 맵에 기초하여 프로그래밍하는 단계를 더 포함할 수 있다.
상기된 바에 따르면, 멀티칩 패키지의 조립이 완료된 이후에도 멀티칩 패키지에 포함된 단일 칩을 제어할 수 있으므로, 단일 칩의 기능을 용이하게 변경할 수 있다. 또한, 멀티칩 패키지에 포함된 단일 칩을 시장 수요의 변화에 따라 재활용함으로써, 시장 수요에 맞춰 대응할 수 있다.
도 1은 종래의 멀티칩 패키지가 제어되는 과정을 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 메모리 장치의 블럭도이다.
도 3은 다른 일 실시예에 따른 메모리 장치의 블럭도이다.
도 4는 일 실시예에 따른 멀티칩 패키지를 설명하기 위한 도면이다.
도 5는 다른 일 실시예에 따른 멀티칩 패키지를 설명하기 위한 도면이다.
도 6은 일 실시예에 따라 멀티칩 패키지에 포함된 제 1 칩을 재활용하는 방법을 설명하기 위한 흐름도이다.
아래에서는 첨부한 도면을 참조하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 개시의 실시예를 상세히 설명한다. 그러나 설명은 예시를 위한 것이며, 본 개시가 속하는 기술분야의 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다. 예를 들어, 이하 실시예들은 멀티칩 패키지를 포함하는 메모리 장치를 전제하여 구체적으로 설명하지만, 메모리 장치의 특유한 사항을 제외하고는 다른 임의의 멀티칩 패키지를 포함하는 전자 장치에도 적용 가능하다. 또한, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. 이하 첨부된 도면들을 참조하여 실시예들을 상세히 설명하기로 한다.
도 1은 종래의 멀티칩 패키지가 제어되는 과정을 설명하기 위한 도면이다.
멀티칩 패키지는 여러 종류의 반도체를 하나로 통합하여 만든 반도체를 의미한다. 예를 들어 도 1을 참고하면, 멀티칩 패키지(100)는 마스터 칩(master chip, 110)과 슬레이브 칩(slave chip, 120)을 포함할 수 있다. 도 1에는 멀티칩 패키지(100)가 마스터 칩(110)과 슬레이브 칩(120)을 각각 하나씩 포함하는 것으로 도시되었으나, 멀티칩 패키지(100)에 포함될 수 있는 마스터 칩(110)과 슬레이브 칩(120)의 수는 이에 제한되지 않는다.
마스터 칩(110)은 멀티칩 패키지(100)에 포함된 복수의 칩들 중에서 외부 장치(150)와 데이터를 주고 받을 수 있도록 독립적으로 구성된 칩으로 정의된다. 여기서 마스터 칩(110)은 멀티칩 패키지(100)의 입출력 핀(105)과 서로 연결되고, 입출력 핀(105)을 통해 외부 장치(150)와 연결될 수 있다. 마스터 칩(110)은 멀티칩 패키지(100)에 포함된 복수의 칩들에 관한 데이터를 입출력 핀(105)을 통해 외부 장치(150)로 송신하거나, 외부 장치(150)로부터 멀티칩 패키지(100)에 관한 제어 명령을 수신할 수 있다. 또한, 마스터 칩(110)은 외부 장치(150)로부터 수신된 제어 명령 또는 마스터 칩(110)의 로직에 기초하여, 슬레이브 칩(120)을 제어할 수 있다.
한편, 슬레이브 칩(120)은 마스터 칩(110)과 연결되어 마스터 칩(110)의 제어에 따라 동작하는 칩을 의미한다. 슬레이브 칩(120)은 멀티칩 패키지(100)의 입출력 핀과 연결되어 있지 않으므로, 외부 장치(150)와 직접적으로 연결되지 않는다. 따라서 마스터 칩(110)을 사용하지 못하는 경우, 슬레이브 칩(120)이 정상적으로 동작할 수 있음에도 슬레이브 칩(120)을 사용할 수 없다. 또한, 도 1의 멀티칩 패키지(100)의 슬레이브 칩(120)은 마스터 칩(110)을 통해서만 외부 장치(150)와 통신할 수 있으므로, 멀티칩 패키지(100)의 외부에 위치한 제어기(미도시)를 통해 슬레이브 칩(120)을 제어할 수 없고, 멀티칩 패키지(100) 조립 이후에 설계를 변경하여, 슬레이브 칩(120) 단독으로 사용하기 어렵다.
도 2는 일 실시예에 따른 메모리 장치의 블럭도이다.
도 2를 참고하면, 일 실시예에 따르는 메모리 장치(200)는 멀티칩 패키지(210)와 제어기(240)를 포함할 수 있다. 예를 들어, 멀티칩 패키지(210)는 플래시 메모리이고, 제어기(240)는 SSD(Solid State Drive) 메모리의 제어기일 수 있다. 또한, 멀티칩 패키지(210)가 플래시 메모리 중에서도 eMMC, eMCP 및 UFS 중 적어도 하나일 수 있으나, 멀티칩 패키지(210)의 구체적인 용도는 이에 제한되지 않는다.
멀티칩 패키지(210)는 제 1 칩(230)과 제 2 칩(220)을 포함할 수 있다. 예를 들어, 멀티칩 패키지(210)가 UFS인 경우, 제 1 칩(230)은 raw NAND이고, 제 2 칩(220)은 UFS용 NAND 제어기일 수 있다. 한편, 멀티칩 패키지(210)는 주 핀 그룹(213)과 보조 핀 그룹(215)을 포함할 수 있다. 주 핀 그룹(213)과 보조 핀 그룹(215)은 멀티칩 패키지(210) 외부에 위치하는 입출력 단자에 해당하며, 외부 장치(150) 또는 제어기(240)와 데이터를 송수신하기 위해 구성된 입출력 핀을 의미한다. 주 핀 그룹(213)의 경우, 특정 통신 규격에 따르는 핀 맵(pin map)에 기초하여 구성될 수 있다. 주 핀 그룹(213)과 제 2 칩(220)은 핀 맵에 기초하여 입력 신호 및 출력 신호가 정의될 수 있다. 보조 핀 그룹(215)은 멀티칩 패키지(210)의 입출력 단자들 중에서 주 핀 그룹(213)을 제외한 나머지 입출력 단자들로 구성될 수 있다.
여기서, 보조 핀 그룹(215)은 제어기(240)와 연결될 수 있다. 도 2의 제 1 칩(230) 및 제 2 칩(220)은 도 1의 슬레이브 칩(120) 및 마스터 칩(110)과 각각 대응될 수 있으나, 제 1 칩(230) 및 제 2 칩(220)은 이에 제한되지 않는다. 예를 들어, 제 2 칩(220)은 제 1 칩(230)을 제어하는 제어기일 수 있고, 제 1 칩(230)으로부터 수신된 데이터를 외부 장치(미도시)로 전달하는 기능의 칩일 수 있으나, 제 2 칩(220)의 기능은 이에 제한되지 않는다. 이와 유사하게, 제 1 칩(230)은 데이터를 저장하는 기능의 칩일 수 있고, 더 나아가 주 핀 그룹에 연결되지 않으면서 다양한 기능을 수행할 수 있는 칩으로 정의될 수 있다.
한편, 주 핀 그룹(213)은 제 1 칩(230) 및 제 2 칩(220)에 관한 데이터를 송수신하도록 구성된 입출력 핀을 의미한다. 예를 들어, 주 핀 그룹(213)은 도 1의 입출력 핀(105)과 대응되는 핀들을 의미한다.
반면, 보조 핀 그룹(215)은 멀티칩 패키지(210)의 입출력 핀들 중에서, 멀티칩 패키지(210)의 조립이 완료된 후에도 설계 변경이 가능한 핀들을 의미한다. 주 핀 그룹의 제 2 칩 비활성화 또는 리셋 신호에 의해 보조 핀 그룹(215)은 제 2 칩(220)이 비활성화 또는 리셋 상태가 되면 제 1 칩(230)과 제어기(240) 사이의 인터페이스를 제공하도록 구성된다. 제어기(240)는 보조 핀 그룹(215)을 통해 제 1 칩(230)을 제어하기 위해, 보조 핀 그룹(215)의 핀 맵에 기초하여 프로그래밍될 수 있다. 또한, 보조 핀 그룹(215)은 제 2 칩(220)과도 와이어를 통해 연결된 입출력 핀일 수도 있다. 예를 들어, 멀티칩 패키지(210)가 조립된 이후에 제 1 칩(230)으로 기능을 변경하기 위해 제 2 칩(220) 대신 제어기(240)가 제 1 칩(230)을 제어해야 하는 경우, 보조 핀 그룹(215)과 제어기(240)가 연결될 수 있다. 또한, 멀티칩 패키지(210)가 조립된 이후 제 2 칩(220)의 기능에 문제가 생기면, 제 2 칩(220)을 비활성화 또는 리셋 시킨 후, 제어기(240)를 통해 제 1 칩(230)에 직접 접근할 수 있다. 한편, 보조 핀 그룹(215)은 멀티칩 패키지(210)의 테스트를 위해 제공되는 것일 수 있다.
도 2를 참고하면, 제 1 칩(230)과 제 2 칩(220)이 보조 핀 그룹(225)에 연결되는 것으로 도시되었으나, 본 개시의 다른 실시예에 따른 메모리 장치(200)는 보조 핀 그룹(225)과 제 2 칩(220)만 연결되는 것도 가능하다. 다시 말해서, 제 2 칩(220)은 멀티칩 패키지(210)에 포함된 이후에 설계 변경이 어려운 입출력 핀들과 연결될 수 있다. 그러나, 도 2 내지 도 3에 대한 설명은 보조 핀 그룹(215)이 제 1 칩(230)과 제 2 칩(220)에 연결되는 실시예를 가정하여 설명한다.
도 2를 참고하면, 제 2 칩(220)은 주 핀 그룹(213)의 제 2 칩 비활성화 또는 리셋 신호에 의해 비활성화 또는 리셋 상태로 설정될 수 있다. 제 2 칩(220)이 비활성화 또는 리셋 상태가 되기 이전에는, 제 2 칩(220)은 제 1 칩(230)을 제어하고 있고, 보조 핀 그룹(215)에는 임의의 제어신호가 수신되지 않는 상태일 수 있다. 이때 제 2 칩(220)이 비활성화 또는 리셋 상태가 되면, 제 2 칩(220)은 동작이 중지되거나, 제 1 칩(230) 및 제어기(240)와의 인터페이스 기능을 상실할 수 있다. 다시 말해서, 제 2 칩(220)이 비활성화 또는 리셋 상태가 되면 제 2 칩(220)은 DNU 상태가 되고, 제 1 칩(230)을 제어할 수 없게 된다. 또한, 제 2 칩(220)이 비활성화 또는 리셋 되면, 제어기(240)는 제 1 칩(230)을 직접 제어할 수 있다. 이러한 경우, 제 1 칩(230)은 제 2 칩(220) 없이 동작이 가능하게 된다. 따라서, 제 2 칩(220)이 기능 상에 문제가 발생하거나, 멀티칩 패키지(210)의 기능을 변경해야 하는 경우, 제 2 칩(220)은 비활성화 또는 리셋 상태가 되고, 제어기(240)는 제 1 칩(230)을 단독으로 활용할 수 있게 된다. 따라서, 본 개시의 일 실시예에 따른 메모리 장치(200)는 멀티칩 패키지(210)에 포함된 단일 칩을 재활용할 수 있다.
도 3은 다른 일 실시예에 따른 메모리 장치의 블럭도이다.
도 3을 참고하면, 제 2 칩(320)은 보조 핀 그룹(315)의 제 2 칩 비활성화 또는 리셋 신호에 의해 비활성화 또는 리셋 상태로 설정될 수 있다. 제 2 칩(320)이 비활성화 또는 리셋 상태로 설정된 경우, 제어기(340)는 제 1 칩(330)을 제어하고, 외부 장치(미도시)와 연결되어 제 1 칩(330)에 관한 데이터를 송수신할 수 있다.
도 4는 일 실시예에 따른 멀티칩 패키지를 설명하기 위한 도면이다.
멀티칩 패키지는 복수의 단으로 칩들을 쌓아 올린 형태일 수 있다. 예를 들어, 메모리 장치는 칩을 2층으로 쌓는 DDP(Double Die Packaging), 3층으로 쌓는 TDP(Triple Die Packaging) 및 4층으로 쌓는 QDP(Quad Die Packaging) 형태일 수 있다. 도 4를 참고하면, 멀티칩 패키지(400)는 반도체 칩이 장착되는 기판(substrate) 위에 제 1 칩과 제 2 칩이 순차적으로 집적된 구조일 수 있다. 여기서, 멀티칩 패키지(400)가 BGA(Ball Grid Array) 패키지인 경우, 기판은 메인 PCB(Printed Circuit Board)와 연결을 위해 솔더볼(solder ball)을 더 포함할 수 있다. 도 4는 솔더볼이 멀티칩 패키지(400)의 입출력 단자 역할을 하는 것으로 도시되었으나, 솔더볼 대신 리드프레임(lead frame)과 같은 연결 수단이 이용될 수 있고, 솔더볼 및 리드프레임 각각은 입출력 핀과 대응될 수 있음은 당해 기술분야의 통상의 기술자에게 자명한 사항이다.
도 4를 참고하면, 주 핀 그룹과 대응되는 솔더볼은 제 1 솔더볼 그룹(410)이고, 보조 핀 그룹과 대응되는 솔더볼은 제 2 솔더볼 그룹(420)일 수 있다. 또한, 제 2 칩은 제 1 솔더볼(410)과 와이어(wire)를 통해 연결될 수 있고, 이와 유사하게, 제 1 칩과 제 2 칩은 제 2 솔더볼 그룹(420)과 와이어를 통해 연결될 수 있다. 여기서 멀티칩 패키지(400)는 제 2 솔더볼 그룹의 볼(ball)들이 기판에 마운트(mount)된 상태로 조립될 수 있다.
도 5는 다른 일 실시예에 따른 멀티칩 패키지를 설명하기 위한 도면이다.
만약 기판에 제 2 솔더볼 그룹이 마운트되어 조립된 경우, 멀티칩 패키지를 재활용하기 이전에는 제 2 솔더볼 그룹이 사용되지 않을 수 있다. 이러한 경우, 사용되지 않는 제 2 솔더볼 그룹이 장착되어 기판을 제작하는 데 제약을 줄 수 있다. 따라서, 본 개시의 일 실시예에 따른 멀티칩 패키지는 제 2 솔더볼 그룹이 마운트되지 않은 상태로 조립이 될 수 있다. 이러한 경우, 제 2 솔더볼 그룹은 멀티칩 패키지를 재활용할 때 기판에 마운트될 수 있다.
도 5를 참고하면, 멀티칩 패키지(500)는 BGA(Ball Grid Array) 패키지 일 수 있다. 이 때, 멀티칩 패키지(500)는 주 핀 그룹과 대응하는 제 1 솔더볼 그룹(510) 및 보조 핀 그룹과 대응하는 제 2 솔더볼(520)을 포함할 수 있다. 여기서 멀티칩 패키지(500)의 조립 시점에 제 2 솔더볼(520)은 볼 랜드(ball land)에 장착되지 않고, 제 2 칩을 비활성 또는 리셋 상태로 설정하고 제 1 칩을 사용하고자 할 때에 제2 솔더볼을 기판에 마운트하여 사용할 수 있다. 다시 말해서, 멀티칩 패키지(500) 외부에 위치한 제어기가 제 1 칩을 직접 할 때, 제 2 솔더볼(520)이 생성될 수 있다.
도 6은 일 실시예에 따라 멀티칩 패키지에 포함된 제 1 칩을 재활용하는 방법을 설명하기 위한 흐름도이다.
일 실시예 따른 메모리 장치(200)에 포함된 멀티칩 패키지(210)는 데이터가 저장되는 제 1 칩(230), 제 1 칩(230)을 제어하는 제 2 칩(220), 주 핀 그룹(213) 및 보조 핀 그룹(215)을 포함할 수 있다.
한편 제 1 칩(230)의 재활용 이전에는, 메모리 장치(200)의 제 2 칩(220)이 제 1 칩(230)을 제어할 수 있다. 제 1 칩(230)과 제 2 칩(220)은 멀티칩 패키지(210)에 포함된 칩들을 의미하며, 제 2 칩(220)은 제 1 칩(230)을 제어하고 외부 장치(미도시)와 연결될 수 있고, 제 1 칩(230)은 제 2 칩(220)에 제어에 따라 특정 기능을 수행할 수 있다. 또한, 제 2 칩(220)은 주 핀 그룹(223)을 통해 외부 장치(미도시)로 제 1 칩(230) 및 제 2 칩(220)에 관한 데이터를 전송할 수 있고, 외부 장치(미도시)로부터 제 1 칩(230) 및 제 2 칩(220)에 대한 제어 명령을 수신할 수 있다. 또한, 제 2 칩(220)은 외부 장치(미도시)로부터 수신된 제어 명령에 기초하여, 제 1 칩(230)을 제어할 수 있다. 예를 들어, 멀티칩 패키지(210)는 eMMC, eMCP, UFS 중 적어도 하나일 수 있다. 또한, 제 1 칩(230)은 raw NAND 이고, 제 2 칩(220)은 NAND 제어기일 수 있다.
단계 S610에서, 멀티칩 패키지(210)가 포함된 메모리 장치(200)에 제어기(240)를 추가할 수 있다. 여기서, 멀티칩 패키지(210)는 플래시 메모리이고 제어기(240)는 SSD 메모리의 제어기일 수 있다.
단계 S620에서, 제 2 칩(220)은 비활성화 또는 리셋 상태로 설정될 수 있다. 여기서, 제 2 칩(220)은 보조 핀 그룹(215)을 통해 비활성화 또는 리셋 상태로 설정될 수 있고, 주 핀 그룹(213)을 통해 또는 리셋 상태로 설정될 수 있다. 제 2 칩(220)을 비활성화 또는 리셋 상태로 설정하는 신호는 1 비트 또는 복수개의 비트 신호일 수 있으며, 제 2 칩(220)이 비활성화 또는 리셋 상태로 설정되면, 제 2 칩(220)은 DNU 상태로 전환될 수 있다.
단계 S630에서, 제 2 칩(220)이 비활성화 또는 리셋 상태가 되면, 제어기(240)가 제 1 칩(230)을 제어할 수 있도록, 보조 핀 그룹(215)을 이용하여 제 1 칩(230)과 제어기(240) 사이의 통신이 연결될 수 있다. 이때 제어기(240)는 보조 핀 그룹(215)을 통해 제 1 칩(230)을 제어하기 위해, 보조 핀 그룹(215)의 핀 맵에 기초하여 프로그래밍될 수 있다. 여기서 멀티칩 패키지(210)가 주 핀 그룹(213)에 대응되는 제 1 솔더볼 그룹(510) 및 보조 핀 그룹(215)에 대응되는 제 2 솔더볼 그룹(520)을 포함할 때, 제 2 솔더볼 그룹(520)이 마운트되지 않고, 멀티칩 패키지(210)가 조립될 수 있다. 이러한 경우, 단계 S630은 제 2 솔더볼 그룹(520)에 포함된 볼을 기판에 마운트하는 단계를 포함할 수 있다.
단계 S630이후, 메모리 장치(200)의 제어기(240)는 보조 핀 그룹(215)을 통해 제 1 칩(230)을 제어할 수 있다.
본 개시의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 멀티칩 패키지(Multi-chip package)를 재활용하는 메모리 장치에 있어서,
    데이터가 저장되는 제 1 칩, 상기 제 1 칩을 제어하는 제 2 칩, 주 핀 그룹 및 보조 핀 그룹을 포함하는, 멀티칩 패키지; 및
    상기 멀티칩 패키지와 연결되어 상기 멀티칩 패키지를 제어하는 제어기;
    를 포함하고,
    상기 보조 핀 그룹은 상기 제 2 칩이 비활성화 또는 리셋 상태가 되면 상기 제 1 칩과 상기 제어기 사이의 인터페이스를 제공하도록 구성된, 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 칩은 상기 보조 핀 그룹을 통해 비활성화 또는 리셋 상태로 설정되는 것인, 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 칩은 상기 주 핀 그룹을 통해 비활성화 또는 리셋 상태로 설정되는 것인, 메모리 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 칩이 비활성화 또는 리셋 상태가 되면, 상기 제어기는 상기 보조 핀 그룹을 통해 상기 제 1 칩을 제어하도록 구성되는, 메모리 장치.
  5. 제 1 항에 있어서,
    상기 멀티칩 패키지는,
    상기 주 핀 그룹에 대응되는 제 1 솔더볼 그룹; 및
    상기 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고,
    상기 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount) 되지 않은 상태로, 상기 멀티칩 패키지가 조립되는 것인, 메모리 장치.
  6. 제 1 항에 있어서,
    상기 멀티칩 패키지는,
    상기 주 핀 그룹에 대응되는 제 1 솔더볼 그룹; 및
    상기 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고,
    상기 멀티칩 패키지가 조립될 때, 상기 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount) 되는 것인, 메모리 장치.
  7. 제 1 항에 있어서,
    상기 멀티칩 패키지는 플래시 메모리이고 상기 제어기는 SSD 메모리의 제어기인, 메모리 장치.
  8. 제 6 항에 있어서,
    상기 멀티칩 패키지는 eMMC(embedded Multi Media Card), eMCP (embedded Multi Chip Package), UFS(Universal Flash Storage) 중 적어도 하나인, 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 1 칩은 raw NAND 이고, 상기 제 2 칩은 NAND 제어기인, 메모리 장치.
  10. 제 1 항에 있어서,
    상기 보조 핀 그룹은,
    상기 멀티칩 패키지의 재활용 이전에 상기 멀티칩 패키지의 테스트를 위해 제공되었던 것인, 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제어기는 상기 제 1 칩을 제어하기 위해, 상기 보조 핀 그룹의 핀 맵에 기초하여 프로그래밍되는 것인, 메모리 장치.
  12. 멀티칩 패키지를 재활용하는 방법에 있어서,
    상기 멀티칩 패키지는 데이터가 저장되는 제 1 칩, 상기 제 1 칩을 제어하는 제 2 칩, 주 핀 그룹 및 보조 핀 그룹을 포함하고,
    상기 방법은
    상기 멀티칩 패키지가 포함된 메모리 장치에 제어기를 추가하는 단계;
    상기 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계; 및
    상기 제 2 칩이 비활성화 또는 리셋 상태가 되면, 상기 제어기가 상기 제 1 칩을 제어할 수 있도록, 상기 보조 핀 그룹을 이용하여 상기 제 1 칩과 상기 제어기 사이의 통신이 연결되는 단계;
    를 포함하는, 멀티칩 패키지 재활용 방법.
  13. 제 12 항에 있어서,
    상기 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계는,
    상기 보조 핀 그룹을 통해 상기 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계인, 멀티칩 패키지 재활용 방법.
  14. 제 12 항에 있어서,
    상기 제 2 칩을 비활성화 또는 리셋 상태로 설정하는 단계는,
    상기 주 핀 그룹을 통해 상기 제 2 칩이 비활성화 또는 리셋 상태로 설정하는 단계인, 멀티칩 패키지 재활용 방법.
  15. 제 12 항에 있어서,
    상기 멀티칩 패키지가 상기 주 핀 그룹에 대응되는 제 1 솔더볼 그룹 및 상기 보조 핀 그룹에 대응되는 제 2 솔더볼 그룹을 더 포함하고,
    상기 제 2 솔더볼 그룹에 포함된 볼(ball)이 기판에 마운트(mount) 되지 않고, 상기 멀티칩 패키지가 조립된 경우,
    상기 보조 핀 그룹을 이용하여 상기 제 1 칩과 상기 제어기 사이의 통신이 연결되는 단계는, 상기 제 2 솔더볼 그룹에 포함된 볼을 상기 기판에 마운트하는 단계를 포함하는, 멀티칩 패키지 재활용 방법.
  16. 제 12 항에 있어서,
    상기 제어기가 상기 제 1 칩을 제어하기 위해, 상기 제어기를 상기 보조 핀 그룹의 핀 맵에 기초하여 프로그래밍하는 단계;
    를 더 포함하는, 멀티칩 패키지 재활용 방법.
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