KR20160029511A - 스택 패키지 및 그를 포함하는 시스템 인 패키지 - Google Patents

스택 패키지 및 그를 포함하는 시스템 인 패키지 Download PDF

Info

Publication number
KR20160029511A
KR20160029511A KR1020140119158A KR20140119158A KR20160029511A KR 20160029511 A KR20160029511 A KR 20160029511A KR 1020140119158 A KR1020140119158 A KR 1020140119158A KR 20140119158 A KR20140119158 A KR 20140119158A KR 20160029511 A KR20160029511 A KR 20160029511A
Authority
KR
South Korea
Prior art keywords
output
semiconductor chip
input
pad
power supply
Prior art date
Application number
KR1020140119158A
Other languages
English (en)
Inventor
김상환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140119158A priority Critical patent/KR20160029511A/ko
Priority to US14/570,888 priority patent/US9318469B2/en
Priority to CN201510058356.5A priority patent/CN105990325B/zh
Publication of KR20160029511A publication Critical patent/KR20160029511A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 기술은 시스템 인 패키지에 관한 것으로서, 기판 위의 제1 영역에 배치되는 제1 반도체 칩 및 제2 반도체 칩과, 상기 기판 위의 제2 영역에 배치되어 상기 제1 및 제2 반도체 칩의 데이터 출력에 따라 상기 제1 반도체 칩 또는 상기 제2 반도체 칩으로 전원 전압을 선택적으로 제공하기 위한 컨트롤러를 포함하되, 상기 제1 및 제2 반도체 칩 각각은, 제1 배선에 의해 공통으로 연결되어 상기 데이터의 입출력 동작시 상기 컨트롤러로부터 상기 전원 전압을 공통으로 공급받는 제1 전원 영역, 상기 데이터 출력을 위한 출력 드라이버 및 제2 배선 및 제3 배선에 의해 각각 독립적으로 상기 컨트롤러와 연결되어 상기 컨트롤러로부터 상기 데이터 출력시 상기 출력 드라이버의 동작을 위한 상기 전원 전압을 독립적으로 공급받는 제2 전원 영역이 제공된다.

Description

스택 패키지 및 그를 포함하는 시스템 인 패키지{STACK PACKAGE AND SYSTEM IN PACKAGE INCLUDING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 출력 패드에 연결되는 출력 드라이버 및 상기 출력 드라이버에 전원을 공급하기 위한 패드를 포함하는 다수의 반도체 칩을 포함하는 스택 패키지 및 그를 포함하는 시스템 인 패키지에 관한 것이다.
최근, 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높이는 방법과, 하나의 반도체 패키지 내부의 여러 개의 반도체 칩들을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging) 하는 방법만을 변경하여 손쉽게 구현할 수 있다. 또한 후자의 경우 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점들이 있다. 이에 따라 하나의 반도체 패키지에 여러 개의 반도체 칩들을 실장하는 멀티 칩 패키지(MCP; Multi Chip Package)에 대한 응용 범위가 점점 넓어지고 있는 추세이다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩들을 실장하는 방법은 다양하게 있을 수 있지만, 소형화를 추구하는 전자제품의 특성으로 인하여 대부분의 반도체 메모리 제조업체들은 반도체 칩들을 수직으로 쌓아서 패키징하는 스택 패키지 형태를 선호하고 있다. 스택 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있다.
통상적으로 스택 패키지는 1개 이상의 반도체 칩들로 구성되는데, 패키지 핀은 한정되어 있으므로 같은 입출력 채널에 상기 반도체 칩들의 입출력 패드들이 같이 붙어 있게 된다.
한 개의 스택 패키지 안에 들어가는 반도체 칩의 개수가 많을수록 패키지 핀의 기생 커패시턴스(capacitance) 또한 증가하게 된다. 고속으로 동작하는 입출력 패드의 경우에 이렇게 증가하는 기생 커패시턴스는 고속 동작을 저해할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 다수의 반도체 칩 각각에 구비된 출력 드라이버에 독립적으로 전원을 공급함으로써 데이터 입출력 패드의 로딩을 감소시키는 스택 패키지 및 그를 포함하는 시스템 인 패키지를 제공하고자 한다.
본 발명의 실시예에 따른 시스템 인 패키지는, 기판 위의 제1 영역에 배치되는 제1 반도체 칩 및 제2 반도체 칩과, 상기 기판 위의 제2 영역에 배치되어 상기 제1 및 제2 반도체 칩의 데이터 출력에 따라 상기 제1 반도체 칩 또는 상기 제2 반도체 칩으로 전원 전압을 선택적으로 제공하기 위한 컨트롤러를 포함하되, 상기 제1 및 제2 반도체 칩 각각은, 제1 배선에 의해 공통으로 연결되어 상기 데이터의 입출력 동작시 상기 컨트롤러로부터 상기 전원 전압을 공통으로 공급받는 제1 전원 영역; 상기 데이터 출력을 위한 출력 드라이버; 및 제2 배선 및 제3 배선에 의해 각각 독립적으로 상기 컨트롤러와 연결되어 상기 컨트롤러로부터 상기 데이터 출력시 상기 출력 드라이버의 동작을 위한 상기 전원 전압을 독립적으로 공급받는 제2 전원 영역을 포함할 수 있다.
또한, 본 발명의 실시예에 스택 패키지는, 기판 위에 적층되는 제1 반도체 칩 및 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩은, 제1 칩 인에이블 신호가 입력되는 제1 칩 인에이블 패드, 데이터가 입출력되는 제1 입출력 패드, 상기 데이터 출력을 위한 제1 출력 드라이버 및 상기 제1 출력 드라이버에 전원 전압을 공급하기 위한 제1 출력 패드를 포함하고, 상기 제2 반도체 칩은, 제2 칩 인에이블 신호가 입력되는 제2 칩 인에이블 패드, 상기 데이터가 입출력되는 제2 입출력 패드, 상기 데이터 출력을 위한 제2 출력 드라이버 및 상기 제2 출력 드라이버에 전원 전압을 공급하기 위한 제2 출력 패드를 포함하며, 상기 제1 및 제2 칩 인에이블 패드 각각은 제1 배선 및 제2 배선에 의해 독립적으로 외부와 연결되고, 상기 제1 및 제2 입출력 패드는 제3 배선에 의해 공통으로 상호 연결되며, 상기 제1 및 제2 출력 패드는 제4 및 제5 배선에 의해 각각 독립적으로 외부와 연결되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 스택 패키지는, 기판 위에 적층되는 복수 개의 반도체 칩들을 포함하되, 상기 복수 개의 반도체 칩 각각은, 칩 인에이블 신호가 입력되는 칩 인에이블 패드, 데이터가 입출력되는 입출력 패드, 상기 데이터 출력을 위한 출력 드라이버 및 상기 출력 드라이버에 전원을 공급하기 위한 출력 패드를 포함하며, 상기 복수 개의 반도체 칩 각각에 포함되는 상기 출력패드들은 다수의 배선에 의해 각각 독립적으로 외부와 연결되는 것을 특징으로 한다.
본 발명의 실시예들에 의한 시스템 인 패키지에 의하면, 컨트롤러는 데이터 출력이 이루어지는지 아닌지에 따라서 다수의 반도체 칩 각각에 구비된 출력 드라이버에 공급되는 전원을 선택적으로 공급하여 출력 드라이버의 기생 캐패시턴스를 감소시킴으로써 데이터 입출력 패드의 로딩을 줄이는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 도시한 평면도이다.
도 2는 도 1에 도시된 제어신호 생성부를 상세히 도시한 블록 다이어그램이다.
도 3은 도 1에 도시된 제1 반도체 칩 및 제2 반도체 칩에 각각 구비되는 출력 드라이버를 도시한 회로도이다.
도 4는 도 1에 도시된 스택 패키지의 출력 드라이버에 공급되는 출력 전원을 독립적으로 제어하는 것을 나타낸 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 시스템 인 패키지를 도시한 평면도이다.
도 1을 참조하면, 시스템 인 패키지는 기판(미도시)의 제1 영역 위에서 순차적으로 적층되는 제1 반도체 칩(110) 및 제2 반도체 칩(120)과, 기판(미도시)의 제2 영역 위에 배치되는 컨트롤러(160)를 포함할 수 있다. 본 발명의 실시예에서 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)은 플래시 메모리 칩이지만, 경우에 따라서는 다른 형태의 메모리 칩일 수도 있다.
상기 제1 반도체 칩(110)은 제1 칩 인에이블 패드(111), 복수 개의 제1 입출력 패드들(112a, 112b, ..., 112n), 제1 전원 패드(113, 114), 제1 출력 패드(115, 116) 및 내부에 형성된 제1 출력 드라이버(미도시)를 포함할 수 있다. 마찬가지로 상기 제2 반도체 칩(120)은 제2 칩 인에이블 패드(121), 복수 개의 제2 입출력 패드들(122a, 122b, ..., 122n), 제2 전원 패드(123, 124), 제2 출력 패드(125, 126) 및 내부에 형성된 제2 출력 드라이버(미도시)를 포함할 수 있다.
상기 제1 칩 인에이블 패드(111) 및 상기 제2 칩 인에이블 패드(121)는 각각 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)을 활성화하기 위한 제1 칩 인에이블 신호(CE1) 및 제2 칩 인에이블 신호(CE2)를 입력받기 위한 패드이고, 상기 제1 칩 인에이블 신호(CE1) 및 상기 제2 칩 인에이블 신호(CE2)는 상기 컨트롤러(160)로부터 전달받을 수 있다. 또한, 상기 제1 칩 인에이블 패드(111) 및 상기 제2 칩 인에이블 패드(121)는 각각 상기 컨트롤러(160)와 본딩 와이어(131a, 131b)를 통해 전기적으로 연결될 수 있다. 본 실시예에서는 연결수단으로 본딩 와이어를 사용하였으나, 이는 단지 일 예로서 경우에 따라서는 와이어 외의 다른 배선을 연결수단으로 사용할 수도 있으며, 이는 이하의 다른 모든 예에서도 동일하게 적용된다.
상기 제1 입출력 패드들(112a, 112b, ..., 112n) 및 상기 제2 입출력 패드들(122a, 122b, ..., 122n)은 각각 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)으로의 데이터 입출력 신호(IO 0~7)의 입력 및 출력을 위한 패드들이다. 상기 제1 입출력 패드들(112a, 112b, ..., 112n) 및 상기 제2 입출력 패드들(122a, 122b, ..., 122n)은 본딩 와이어들(132a, 132b, ..., 132n)을 통해 연결된다. 구체적으로 제1 입출력 패드(112a) 및 제2 입출력 패드(122a)는 본딩 와이어(132a)를 통해 상호 전기적으로 연결될 수 있다. 이에 따라 상기 컨트롤러(160)를 통해 입력되는 데이터 입출력 신호(IO 0~7)는 상기 본딩 와이어(132a)를 통해 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)으로 함께 입력된다. 이와 같은 연결 방식은 나머지 제1 입출력 패드들(112b, ..., 112n) 및 제2 입출력 패드들(122b, ..., 122n)에 대해서도 적용되며, 따라서 상기 나머지 제1 입출력 패드들(112b, ..., 112n) 및 상기 제2 입출력 패드들(122b, ..., 122n) 또한 본딩 와이어(132b, ..., 132n)를 통해 상호 전기적으로 연결될 수 있다.
상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)은 상기 컨트롤러(160)로부터 전원 전압을 공급받기 위해 각각 제1 전원 영역(140) 및 제2 전원 영역(150)으로 상기 전원 전압을 공급받을 수 있다.
상기 제1 전원 영역(140)은 상기 데이터 입출력 신호(IO 0~7)의 입출력 동작이 이루어지는 IO 블록에서 사용되는 전원 전압(VCCQ) 및 접지 전압(VSSQ)을 상기 컨트롤러(160)로부터 공급받기 위한 상기 제1 전원 패드(113, 114) 및 상기 제2 전원 패드(123, 124)를 포함하며, 상기 제1 전원 패드(113, 114)와 상기 제2 전원 패드(123, 124)는 본딩 와이어(133, 134)를 통해 상기 컨트롤러(160)와 상호 전기적으로 연결된다. 즉, 상기 컨트롤러(160)로부터 공급되는 상기 전원 전압(VCCQ) 및 상기 접지 전압(VSSQ)은 본딩 와이어(133, 134)를 통해 상기 제1 전원 패드(113, 114) 및 상기 제2 전원 패드(123, 124)로 공통으로 입력될 수 있다.
상기 제2 전원 영역(150)은 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120) 내부에 형성된 상기 출력 드라이버의 동작을 위한 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 및 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 상기 컨트롤러(160)로부터 공급받기 위한 제1 출력 패드(115, 116) 및 제2 출력 패드(125, 126)를 포함할 수 있다. 상기 제1 출력 패드(115, 116)는 각각 본딩 와이어(135a, 136b)를 통해 상기 컨트롤러(160)와 상호 전기적으로 연결되어 있으며, 상기 제2 출력 패드(125, 125)는 각각 본딩 와이어(135b, 136b)를 통해 상기 컨트롤러(160)와 상호 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 반도체 칩(110)에서만 상기 데이터 출력이 이루어지는 경우, 상기 제1 출력 패드(115, 116)로만 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1)이 공급될 수 있다. 이는 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120) 중에서 상기 데이터의 출력이 이루어지는 상기 제1 반도체 칩(110)의 출력 드라이버로만 전원이 공급되고, 상기 제2 반도체 칩(120)의 출력 드라이버에는 전원이 차단되는 것을 의미한다.
다시 말하면, 상기 제1 반도체 칩(110) 또는 상기 제2 반도체 칩(120)의 데이터 출력 동작에 따라서 상기 컨트롤러(160)는 각각 독립적으로 연결된 상기 제1 출력 패드(115, 116) 또는 상기 제2 출력 패드(125, 126)를 통해 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 또는 상기 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 선택적으로 공급할 수 있다. 이와 같은 동작을 위해 상기 컨트롤러(160)는 제어부(161) 및 전원 공급부(162)를 포함할 수 있다.
상기 제어부(161)는 라이징 딜레이부(161_1) 및 제어신호 생성부(161_2)를 포함할 수 있다. 상기 라이징 딜레이부(161_1)는 제1 및 프리 칩 인에이블 신호(PRE_CE1) 및 제2 프리 칩 인에이블 신호(PRE_CE2)에 응답하여 라이징 에지를 딜레이하여 상기 제1 칩 인에이블 신호(CE1) 및 상기 제2 칩 인에이블 신호(CE2)를 생성할 수 있다. 생성된 상기 제1 칩 인에이블 신호(CE1) 및 상기 제2 칩 인에이블 신호(CE2)는 상기 제1 반도체 칩(110) 또는 상기 제2 반도체 칩(120)의 동작에 따라 전달될 수 있다.
상기 제어신호 생성부(161_2)는 상기 제1 프리 칩 인에이블 신호(PRE_CE1) 및 상기 제2 칩 프리 인에이블 신호(PRE_CE2)에 응답하여 복수의 제어신호(CTRL<1:3>)를 생성할 수 있다. 상기 복수의 제어신호(CTRL<1:3>)는 상기 전원 공급부(162)에서 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)의 상기 제1 전원 영역(140) 및 상기 제2 전원 영역(150)으로 전원을 공급하는 것을 제어할 수 있다.
상기 복수의 제어신호(CTRL<1:3>) 중에서 상기 전원을 상기 제1 전원 영역(140)으로 공통으로 공급하도록 제어하는 제1 제어신호(CTRL1)는 상기 제1 프리 칩 인에이블 신호(PRE_CE1) 또는 상기 제2 프리 칩 인에이블 신호(PRE_CE2) 중에서 어느 하나의 신호라도 활성화가 되면 활성화될 수 있다.
또한, 상기 제어신호 생성부(161_2)는 상기 제1 반도체 칩(110) 또는 상기 제2 반도체 칩(120) 중에서 데이터 출력이 이루어지는 해당 반도체 칩의 상기 제2 전원 영역(150)으로 상기 전원 공급부(160)가 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 또는 상기 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 선택적으로 공급할 수 있도록 제어하는 것이 가능하다. 이를 위해 상기 제어신호 생성부(161_2)는 상기 복수의 제어신호(CTRL<1:3>) 중에서 상기 제1 반도체 칩(110)의 상기 제2 전원 영역(150)으로 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1)을 공급하도록 제어하는 제2 제어신호(CTRL2) 및 상기 제2 반도체 칩(120)의 상기 제2 전원 영역(150)으로 상기 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 공급하도록 제어하는 제3 제어신호(CTRL3)를 생성할 수 있다. 이에 대한 상세한 설명은 도 2에서 하기로 한다.
상기 전원 공급부(162)는 상기 복수의 제어신호(CTRL<1:3>)에 응답하여 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)의 상기 제1 전원 영역(140)으로 전원 전압(VCCQ) 및 접지 전압(VSSQ)을 공급하고, 상기 제2 전원 영역(150)으로 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 또는 상기 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 선택적으로 공급할 수 있다. 상기 전원 공급부(162)는 상기 제1 제어 신호(미도시)에 응답하여 상기 전원 전압(VCCQ) 및 상기 접지 전압(VSSQ)을 공급하고, 상기 제2 제어신호(CTRL2) 또는 상기 제2 제어신호(CTRL2)에 응답하여 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 또는 상기 제2 출력 전원(VCCQ_2, VSSQ_OUT2)을 선택적으로 출력하기 위한 스위칭 동작을 수행할 수 있다. 상기 스위칭 소자(미도시)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
종래에는, 복수 개의 반도체 칩을 적층하는 경우, 각 반도체 칩에 구비된 출력 드라이버로 전원을 공급하기 위한 출력 패드들은 한 개의 본딩 와이어를 통해 컨트롤러와 연결되어 있었다. 따라서, 상기 복수 개의 반도체 칩 중 어느 한 개의 반도체 칩에서만 데이터 출력이 이루어진다고 하더라도 적층된 모든 반도체 칩의 출력 드라이버에 전원이 공통으로 공급되기 때문에 상기 출력 드라이버에 구비된 트랜지스터에 따른 기생 캐패시턴스에 의해 데이터 신호가 출력되는 속도가 저하되는 현상이 발생하는 문제점이 있었다.
그러나, 본 발명의 실시예는 상기 컨트롤러(160)가 상기 복수 개의 반도체 칩, 예를 들어, 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)에 구비된 출력 드라이버에 전원을 선택적으로 공급하는 것을 제어함으로써 상기 기생 캐패시턴스를 줄이고, 그로 인해 상기 데이터 입출력 신호(IO 0~7)가 출력되는 속도가 저하되는 현상을 없애는 것이 가능하다.
한편, 본 발명의 실시예는 2개의 반도체 칩을 적층하는 구조를 설명하고 있으나, 이는 일 예로서 경우에 따라서는 2개 이상의 반도체 칩을 적층할 수 있으며, 그에 따라서 각 반도체 칩에 구비된 출력 패드로 공급되는 출력 전원을 독립적으로 제어하기 위한 본딩 와이어는 상기 컨트롤러(160)와 독립적으로 각각 연결될 수 있다. 또한, 상기 적층된 반도체 칩의 개수가 증가함에 따라서 상기 각 칩의 제2 전원 영역(150)에 공급되는 출력 전원을 제어하기 위한 복수의 제어신호(160)의 개수 또한 상기 반도체 칩의 개수에 대응하여 생성될 수 있다.
도 2는 도 1에 도시된 제어신호 생성부를 상세히 도시한 블록 다이어그램이다.
도1 및 도 2를 참조하면, 상기 제어신호 생성부(161_2)는 제1 제어신호 생성부(161_2c), 제2 제어신호 생성부(161_2a) 및 제3 제어신호 생성부(161_2b)를 포함할 수 있다.
상기 제1 제어신호 생성부(161_2c)는 제1 프리 칩 인에이블 신호(PRE_CE1) 또는 제2 프리 칩 인에이블 신호(PRE_CE2)에 응답하여 상기 전원 전압(VCCQ) 및 접지 전압(VSSQ)을 제1 반도체 칩(110) 및 제2 반도체 칩(120)의 제1 전원 영역(140)에 공통으로 공급하도록 제어하기 위한 제1 제어신호(CTRL1)를 생성할 수 있다. 즉, 상기 제1 프리 칩 인에이블 신호(CE1) 또는 상기 제2 프리 칩 인에이블 신호(PRE_CE2) 중에서 어느 하나의 신호라도 인에이블 되면 그에 따라서 상기 제1 제어신호(CTRL1)가 인에이블 되어 상기 제1 반도체 칩(110) 및 상기 제2 반도체 칩(120)으로 상기 전원 전압(VCCQ) 및 상기 접지 전압(VSSQ)을 공급하는 것이 가능하다.
상기 제2 제어신호 생성부(161_2a)는 상기 제1 프리 칩 인에이블 신호(PRE_CE1)에 응답하여 상기 제1 반도체 칩(110)의 출력 패드(115, 116)로 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1)을 공급하도록 제어하기 위한 제2 제어신호(CTRL2)를 생성할 수 있다. 즉, 상기 제1 반도체 칩(110)에서 출력 동작이 이루어지는 경우, 상기 제1 프리 칩 인에이블 신호(PRE_CE1)가 인에이블 되면 그에 따라서 상기 제2 제어신호(CTRL2)가 인에이블 되어 상기 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1)이 상기 제1 반도체 칩(110)의 상기 제1 출력 패드(115, 116)로 공급되도록 제어하는 것이 가능하다.
상기 제3 제어신호 생성부(161_2b)는 상기 제2 프리 칩 인에이블 신호(PRE_CE2)에 응답하여 상기 제2 반도체 칩(120)의 출력 패드(125, 126)로 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)을 공급하도록 제어하기 위한 제3 제어신호(CTRL3)를 생성할 수 있다. 즉, 상기 제2 반도체 칩(120)에서 출력 동작이 이루어지는 경우, 상기 제2 프리 칩 인에이블 신호(PRE_CE2)가 인에이블 되면 그에 따라서 상기 제3 제어신호(CTRL3)가 인에이블 되어 상기 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)이 상기 제2 반도체 칩(120)의 상기 제2 출력 패드(125, 126)로 공급되도록 제어하는 것이 가능하다.
한편, 상기 제1 내지 제3 제어신호 생성부(161_2c, 161_2a, 161_2b)는 각각 딜레이부(DLY)와 노아 게이트(NOR4, NOR1, NOR2)를 포함하고 있는데, 이는 상기 제1 및 제2 프리 칩 인에이블 신호(PRE_CE1, PRE_CE2)가 비활성화 된 이후에도 전원 공급의 안정화를 위해 일정시간 동안 활성화 구간을 유지하기 위함이다. 따라서 상기 제1 내지 제3 제어신호(CTRL1, CTRL2, CTRL3)는 상기 제1 및 제2 프리 칩 인에이블 신호(PRE_CE1, PRE_CE2)가 비활성화 된 이후에도 일정 시간동안 활성화 구간을 유지할 수 있다.
도 3은 도 1에 도시된 제1 반도체 칩 및 제2 반도체 칩에 각각 구비되는 출력 드라이버를 도시한 회로도이다.
도 3을 참조하면, 출력 드라이버는 프리 드라이버부(310) 및 출력 드라이버부(320)을 포함할 수 있다.
상기 프리 드라이버부(310)는 데이터 스큐율 및 듀티 사이클을 조절하기 위한 풀업 신호(미도시) 및 풀다운 신호(미도시)를 생성하여 상기 출력 드라이버부(320)로 전달한다.
상기 출력 드라이버부(320)는 반도체 칩의 최종 출력 드라이버로 데이터를 입출력 패드(IO PAD)를 통해 출력할 수 있다. 그러나, 출력 드라이버부(320)는 드라이버 사이즈가 크므로 그에 따른 정션 캐패시턴스(junction capacitance)가 크고, 패드 쪽 캐패시턴스량 중에 큰 비중을 차지할 수 있다. 이와 같이 정션 캐패시턴스가 큰 출력 드라이버에 공급되는 전압을 독립적으로 제어하지 않고, 한 번에 공급하게 되면 상기 출력 드라이버에서 발생하는 기생 캐패시터는 증가하고, 그로인해 데이터 신호가 출력되는 속도가 저하될 수 있다. 따라서, 복수 개의 반도체 칩 각각에 구비된 출력 드라이버에 공급되는 전원을 각각 독립적으로 제어함으로써 상기 출력 드라이버에서 발생하는 기생 캐패시턴스를 줄이는 것이 가능하다.
상기 출력 드라이버에 공급되는 전원 전압(VCCQ) 및 접지 전압(VSSQ)는 도 1에 도시된 제1 출력 전원(VCCQ_OUT1, VSSQ_OUT1) 또는 제2 출력 전원(VCCQ_OUT2, VSSQ_OUT2)일 수 있으며, 상기 입출력 패드(IO_PAD)는 도1에 도시된 상기 제1 입출력 전원 패드들(112a, 112b, ..., 112n) 또는 상기 제2 입출력 전원 패드들(122a, 122b, ..., 122n)일 수 있다.
도 4는 도 1에 도시된 시스템 인 패키지의 출력 드라이버에 공급되는 출력 전원을 독립적으로 제어하는 것을 나타낸 타이밍 다이어그램이다.
도 1 내지 도 4를 참조하면, 상기 제2 프리 칩 인에이블 신호(PRE_CE2)가 활성화됨에 따라서 상기 컨트롤러(160)는 전원 전압(VCCQ)을 상기 제1 및 제2 반도체 칩(110, 120)에 공급할 수 있다. 이때, 상기 전원 전압(VCCQ)은 본딩 와이어를 통해 입력될 수 있다. 그로 인해, 상기 제1 및 제2 반도체 칩(110, 120)에 구비된 출력 드라이버를 제외한 데이터 입출력 회로에 상기 전원 전압(VCCQ)이 공급될 수 있다.
이후, 상기 제2 반도체 칩(120)의 출력 드라이버를 활성화하기 위해 상기 컨트롤러(160)에 구비된 제어신호 생성부(161_2)는 상기 제2 프리 칩 인에이블 신호(PRE_CE2)에 응답하여 상기 제2 출력 전원(VCCQ_OUT2)을 제어하기 위한 제3 제어신호(CTRL3)를 생성한다. 따라서 상기 제3 제어신호(CTRL3)가 활성화됨에 따라서 상기 컨트롤러(160)에 구비된 전원 공급부(162)는 상기 제2 출력 전원(VCCQ_OUT2)를 상기 제2 반도체 칩(120)의 출력 드라이버로 공급한다. 그로 인해 상기 제2 반도체 칩(120)의 출력 드라이버는 활성화될 수 있다. 전원 인가 후 일정 시간을 거쳐 전원의 안정화가 된 후, 상기 컨트롤러(160)에 구비된 라이징 딜레이부(161_1)는 상기 제2 프리 칩 인에이블 신호(PRE_CE2)의 라이징 에지를 딜레이하여 제2 칩 인에이블 신호(CE2)를 활성화한다. 상기 제2 칩 인에이블 신호(CE2)에 응답하여 상기 제2 반도체 칩(120)은 실질적으로 활성화될 수 있다. 따라서, 활성화된 상기 제2 반도체 칩(120)의 출력 드라이버는 활성화되어 데이터 출력 동작을 정상적으로 수행할 수 있다. 반면, 데이터 출력이 이루어지지 않는 상기 제1 반도체 칩(110)에는 상기 제1 출력 전원(VCCQ_OUT1)이 차단되고, 따라서 상기 제1 칩 인에이블 신호(CE1)도 활성화되지 않는 것을 볼 수 있다. 다시 말하면, 상기 컨트롤러(160)는 제어부(161)를 통해 상기 제1 반도체 칩(110)과 상기 제2 반도체 칩(120) 중에서 데이터 출력이 이루어지지 않는 상기 제1 반도체 칩(110)의 출력 드라이버에는 전원을 차단시키는 것이 가능하다. 그로 인해, 출력 드라이버의 트랜지스터로 인해 발생하는 기생 캐패시턴스를 줄이고 따라서 데이터 출력시 발생하는 로딩을 줄이는 것이 가능하다.
한편, 본 발명의 실시예는 적층된 복수 개의 반도체 칩들 각각에 구비된 출력 드라이버에 공급되는 전원 전압을 독립적으로 제어하는 것을 일 예로 들었으나, 한 개의 반도체 칩만을 구비하는 경우, 캐패시턴스 로딩을 줄이기 위해서는 출력 드라이버에 복수 개 구비될 수 있는 핑거들의 공급 전원을 각각 독립적으로 제어하는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 제1 반도체 칩 120 : 제2 반도체 칩
140 : 제1 전원 영역 150 : 제2 전원 영역
160 : 컨트롤러
111, 121 : 제1 및 제2 칩 인에이블 패드
112a 내지 112n : 복수 개의 제1 입출력 패드들
113, 114 : 제1 전원 패드
115, 116 : 제1 출력 패드
122a 내지 122n : 복수 개의 제2 입출력 패드들
123, 124 : 제2 전원 패드
125, 126 : 제2 출력 패드
161 : 제어부 162 : 전원 공급부
161_1 : 라이징 딜레이부 161_2 : 제어신호 생성부

Claims (20)

  1. 기판 위의 제1 영역에 배치되는 제1 반도체 칩 및 제2 반도체 칩과, 상기 기판 위의 제2 영역에 배치되어 상기 제1 및 제2 반도체 칩의 데이터 출력에 따라 상기 제1 반도체 칩 또는 상기 제2 반도체 칩으로 전원 전압을 선택적으로 제공하기 위한 컨트롤러를 포함하되,
    상기 제1 및 제2 반도체 칩 각각은,
    제1 배선에 의해 공통으로 연결되어 상기 데이터의 입출력 동작시 상기 컨트롤러로부터 상기 전원 전압을 공통으로 공급받는 제1 전원 영역;
    상기 데이터 출력을 위한 출력 드라이버; 및
    제2 배선 및 제3 배선에 의해 각각 독립적으로 상기 컨트롤러와 연결되어 상기 컨트롤러로부터 상기 데이터 출력시 상기 출력 드라이버의 동작을 위한 상기 전원 전압을 독립적으로 공급받는 제2 전원 영역
    을 포함하는 시스템 인 패키지.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 제1 및 제2 반도체 칩으로 제1 및 제2 칩 인에이블 신호를 제공하고, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 상기 제2 전원 영역으로 상기 전원 전압을 선택적으로 공급하도록 제어하기 위한 제어부; 및
    상기 제어부의 제어에 따라서 상기 제1 반도체 칩 또는 상기 제2 반도체 칩의 상기 제2 전원 영역으로 상기 전원 전압을 선택적으로 공급하기 위한 전원 공급부
    를 포함하는 시스템 인 패키지.
  3. 제2항에 있어서,
    상기 제어부는,
    상기 제1 및 제2 프리 칩 인에이블 신호에 응답하여 상기 제1 전원 영역 및 상기 제2 전원 영역으로 상기 전원 전압을 공급하도록 제어하는 제어신호를 생성하기 위한 제어신호 생성부
    를 포함하되,
    상기 제어신호 생성부는,
    상기 제1 또는 제2 프리 칩 인에이블 신호에 응답하여 상기 제1 및 제2 반도체 칩의 상기 제1 전원 영역으로 상기 제1 배선을 통해 상기 전원 전압을 공통으로 공급하도록 제어하기 위한 제1 제어신호를 생성하는 제1 제어신호 생성부;
    상기 제1 프리 칩 인에이블 신호에 응답하여 상기 제1 반도체 칩의 상기 제2 전원 영역으로 상기 전원 전압을 공급하도록 제어하기 위한 제2 제어신호 생성부; 및
    상기 제2 프리 칩 인에이블 신호에 응답하여 상기 제2 반도체 칩의 상기 제2 전원 영역으로 상기 전원 전압을 공급하도록 제어하기 위한 제2 제어신호 생성부
    를 포함하는 시스템 인 패키지.
  4. 제3항에 있어서,
    상기 제1 내지 제3 제어신호는 상기 제1 및 제2 프리 칩 인에이블 신호가 디스에이블 되더라도 일정 시간동안 활성화 구간을 유지하는 것을 특징으로 하는 시스템 인 패키지.
  5. 제3항에 있어서,
    상기 제1 내지 제3 제어신호는 상기 제1 및 제2 칩 인에이블 신호보다 앞서 활성화되는 것을 특징으로 하는 시스템 인 패키지.
  6. 제3항에 있어서,
    상기 제어부는,
    제1 및 제2 프리 칩 인에이블 신호의 라이징 에지를 딜레이하여 상기 제1 및 제2 칩 인에이블 신호를 생성하기 위한 라이징 딜레이부를 더 포함하는 시스템 인 패키지.
  7. 제2항에 있어서,
    상기 제1 반도체 칩은 상기 제1 칩 인에이블 신호가 입력되는 제1 칩 인에이블 패드 및 상기 데이터가 입출력되는 제1 입출력 패드를 더 포함하고, 상기 제2 반도체 칩은 상기 제2 칩 인에이블 신호가 입력되는 제2 칩 인에이블 패드 및 상기 데이터가 입출력되는 제2 입출력 패드를 더 포함하는 시스템 인 패키지.
  8. 제7항에 있어서,
    상기 제1 칩 인에이블 패드 및 상기 제2 칩 인에이블 패드는 제4 및 제5 배선에 의해 각각 독립적으로 상기 컨트롤러와 연결되고, 상기 제1 입출력 패드 및 상기 제2 입출력 패드는 제6 배선에 의해 공통으로 상호 연결되는 시스템 인 패키지.
  9. 제7항에 있어서,
    상기 제1 반도체 칩의 제1 칩 인에이블 패드, 상기 제1 입출력 패드 및 상기 제1 전원 영역이 노출되도록 상기 제1 반도체 칩 위에 상기 제2 반도체 칩이 배치되는 시스템 인 패키지.
  10. 제7항에 있어서,
    상기 제1 입출력 패드 및 상기 제2 입출력 패드는 상기 데이터의 개수에 대응되는 개수를 갖는 시스템 인 패키지.
  11. 제8항에 있어서,
    상기 제1 내지 제6 배선은 상기 컨트롤러와 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 전기적으로 연결시키는 시스템 인 패키지.
  12. 제7항에 있어서,
    상기 출력 드라이버는,
    데이터 스큐율 및 듀티 사이클을 조절하기 위한 풀업 신호 및 풀다운 신호를 생성하기 위한 프리 드라이버부; 및
    해당 반도체 칩의 데이터를 해당 입출력 패드를 통해 출력하기 위한 출력 드라이버부
    를 포함하는 시스템 인 패키지.
  13. 기판 위에 적층되는 제1 반도체 칩 및 제2 반도체 칩을 포함하되,
    상기 제1 반도체 칩은, 제1 칩 인에이블 신호가 입력되는 제1 칩 인에이블 패드, 데이터가 입출력되는 제1 입출력 패드, 상기 데이터 출력을 위한 제1 출력 드라이버 및 상기 제1 출력 드라이버에 전원 전압을 공급하기 위한 제1 출력 패드를 포함하고,
    상기 제2 반도체 칩은, 제2 칩 인에이블 신호가 입력되는 제2 칩 인에이블 패드, 상기 데이터가 입출력되는 제2 입출력 패드, 상기 데이터 출력을 위한 제2 출력 드라이버 및 상기 제2 출력 드라이버에 전원 전압을 공급하기 위한 제2 출력 패드를 포함하며,
    상기 제1 및 제2 칩 인에이블 패드 각각은 제1 배선 및 제2 배선에 의해 독립적으로 외부와 연결되고, 상기 제1 및 제2 입출력 패드는 제3 배선에 의해 공통으로 상호 연결되며, 상기 제1 및 제2 출력 패드는 제4 및 제5 배선에 의해 각각 독립적으로 외부와 연결되는 스택 패키지.
  14. 제13항에 있어서,
    상기 제1 반도체 칩의 제1 칩 인에이블 패드, 상기 제1 입출력 패드 및 상기 제1 출력 패드가 노출되도록 상기 제1 반도체 칩 위에 상기 제2 반도체 칩이 배치되는 스택 패키지.
  15. 제13항에 있어서,
    상기 제1 입출력 패드 및 상기 제2 입출력 패드는 상기 데이터 개수에 대응되는 개수를 갖는 스택 패키지.
  16. 제13항에 있어서,
    상기 제1 반도체 칩은 상기 데이터의 입출력 동작시 외부로부터 상기 전원 전압을 공급받기 위한 제1 전원 패드를 더 포함하고, 상기 제2 반도체 칩은 상기 전원 전압을 공급받기 위한 제2 전원 패드를 더 포함하되,
    상기 제1 및 제2 전원 패드는 제6 배선에 의해 공통으로 상호 연결되는 스택 패키지.
  17. 제13항에 있어서,
    상기 제1 출력 드라이버 및 상기 제2 출력 드라이버는 상기 제1 출력 패드를 통해 공급되는 상기 전원 전압 또는 상기 제2 출력 패드를 통해 공급되는 상기 전원 전압에 의해 독립적으로 동작하는 스택 패키지.
  18. 기판 위에 적층되는 복수 개의 반도체 칩들을 포함하되,
    상기 복수 개의 반도체 칩 각각은,
    칩 인에이블 신호가 입력되는 칩 인에이블 패드, 데이터가 입출력되는 입출력 패드, 상기 데이터 출력을 위한 출력 드라이버 및 상기 출력 드라이버에 전원을 공급하기 위한 출력 패드를 포함하며,
    상기 복수 개의 반도체 칩 각각에 포함되는 상기 출력 패드들은 다수의 배선에 의해 각각 독립적으로 외부와 연결되는 스택 패키지.
  19. 제18항에 있어서,
    상기 복수 개의 반도체 칩들은 상기 기판 위에서 계단 형태로 적층되는 스택 패키지.
  20. 제18항에 있어서,
    상기 입출력 패드는 상기 데이터의 개수에 대응되는 개수를 갖는 스택 패키지.
KR1020140119158A 2014-09-05 2014-09-05 스택 패키지 및 그를 포함하는 시스템 인 패키지 KR20160029511A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140119158A KR20160029511A (ko) 2014-09-05 2014-09-05 스택 패키지 및 그를 포함하는 시스템 인 패키지
US14/570,888 US9318469B2 (en) 2014-09-05 2014-12-15 Stack package and system-in-package including the same
CN201510058356.5A CN105990325B (zh) 2014-09-05 2015-02-04 层叠封装体和包括层叠封装体的系统级封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140119158A KR20160029511A (ko) 2014-09-05 2014-09-05 스택 패키지 및 그를 포함하는 시스템 인 패키지

Publications (1)

Publication Number Publication Date
KR20160029511A true KR20160029511A (ko) 2016-03-15

Family

ID=55438212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140119158A KR20160029511A (ko) 2014-09-05 2014-09-05 스택 패키지 및 그를 포함하는 시스템 인 패키지

Country Status (3)

Country Link
US (1) US9318469B2 (ko)
KR (1) KR20160029511A (ko)
CN (1) CN105990325B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074569A (ko) 2018-12-17 2020-06-25 양정민 반려동물을 위한 덴탈 기능성 천연성분 겔 조성물과 덴탈 기능성 실리콘소재 놀이기구

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7668665B2 (en) * 2003-09-22 2010-02-23 Advanced Structure Monitoring, Inc. Methods of networking interrogation devices for structural conditions
US7569923B2 (en) * 2006-01-11 2009-08-04 Sandisk Il. Ltd. Recyclying faulty multi-die packages
CN101553919A (zh) * 2006-01-11 2009-10-07 晟碟以色列有限公司 重复利用不合格的多晶元封装
KR20080090844A (ko) 2007-04-06 2008-10-09 주식회사 하이닉스반도체 반도체메모리소자의 출력장치
US7688665B2 (en) * 2007-09-25 2010-03-30 Qimonda North America Corp. Structure to share internally generated voltages between chips in MCP
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
KR102033784B1 (ko) 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법
KR20150073635A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 칩, 이를 포함하는 스택 칩 및 그 테스트 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074569A (ko) 2018-12-17 2020-06-25 양정민 반려동물을 위한 덴탈 기능성 천연성분 겔 조성물과 덴탈 기능성 실리콘소재 놀이기구

Also Published As

Publication number Publication date
CN105990325A (zh) 2016-10-05
US9318469B2 (en) 2016-04-19
US20160071823A1 (en) 2016-03-10
CN105990325B (zh) 2019-08-16

Similar Documents

Publication Publication Date Title
US8837191B2 (en) Semiconductor apparatus
US20030057775A1 (en) Semiconductor integrated circuit and multi-chip package
US9208827B2 (en) Semiconductor stacked package
US9647664B2 (en) Output driver, semiconductor apparatus, system, and computing system using the same
US20120284480A1 (en) Memory systems, memory controllers, memory modules and methods for interfacing with memory modules
US9318420B2 (en) Chip stack packages, system in packages including the same, and methods of operating the same
US8861287B2 (en) Interface circuit
US8344754B2 (en) Multi-chip package
US8907698B2 (en) On-die termination circuit and termination method
US8896340B2 (en) Semiconductor modules
KR20130107836A (ko) 멀티 칩 반도체 장치
KR20160029511A (ko) 스택 패키지 및 그를 포함하는 시스템 인 패키지
KR100630761B1 (ko) 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
KR102029594B1 (ko) 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법
US9600424B2 (en) Semiconductor chips, semiconductor chip packages including the same, and semiconductor systems including the same
US8369176B2 (en) Multi-chip memory device
US10255954B1 (en) Memory device
US20080116572A1 (en) Semiconductor memory modules, methods of arranging terminals therein, and methods of using thereof
JP6214520B2 (ja) 半導体回路装置
US9443826B2 (en) Stack package and reduction of standby current
US20230112669A1 (en) Semiconductor integrated circuit
US20150009764A1 (en) Output circuit and semiconductor storage device
US8536904B2 (en) Command buffer circuit of semiconductor apparatus
KR20100129082A (ko) 데이터 출력 드라이버의 임피던스를 조정할 수 있는 반도체 메모리 장치
KR20090000358A (ko) 멀티 칩 패키지 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid